KR20130124884A - 복수의 뱅크 그룹에 멀티 코어 억세스를 하는 메모리 장치 - Google Patents

복수의 뱅크 그룹에 멀티 코어 억세스를 하는 메모리 장치 Download PDF

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Abstract

복수의 뱅크 그룹에 멀티 코어 억세스를 하는 메모리 장치가 개시된다. 본 발명의 실시예에 따르면, 버스트 길이(burst length)가 b(b는 2 이상의 정수)이고, 커맨드(command)당 k(k는 2 이상 b 이하의 정수)번 코어 억세스(core access)를 하며, 커맨드를 수신하는 메모리 장치는, 복수의 뱅크 그룹을 포함하는 메모리셀 어레이, 각각의 뱅크 그룹마다 구비되며, 상응하는 뱅크 그룹의 독출 데이터 중 일부를 선택하는 멀티플렉서 제어신호를 생성하는 복수의 뱅크 그룹 제어부, 및 상기 복수의 뱅크 그룹 제어부로부터 수신한 상기 멀티플렉서 제어신호에 따라, 상기 복수의 뱅크 그룹의 독출 데이터를 순차적으로 출력하는 멀티플렉서를 포함한다. 상기 멀티플렉서의 출력 데이터에 포함되는 각각의 데이터는 동일한 시간 길이를 갖는다.

Description

복수의 뱅크 그룹에 멀티 코어 억세스를 하는 메모리 장치{MEMORY DEVICE PERFORMING MULTIPLE CORE ACCESSES WITH BANK GROUP}
본 발명은 복수의 뱅크 그룹에 멀티 코어 억세스를 하는 메모리 장치에 관한 것으로, 보다 상세하게는 임의의 버스트 길이를 구현하기 위해 뱅크 그룹의 입출력 데이터를 제어하는 메모리 장치에 관한 것이다.
메모리 속도(Memory speed)의 증가에 따라 총 대역폭(total BW)는 동일하게 유지하면서 코어 억세스 속도(core access speed)를 줄이기 위하여 뱅크 그룹의 채용이 늘고 있다.
그러나 멀티 메모리 코어 엑세스(multiple memory core access)를 하는 메모리 장치에서 뱅크 그룹을 하면, 표준(spec)에 지정된 임의의 버스트 길이(n burst length)를 구현할 수 없다. 즉, 예를 들어 2bit 프리-페치(pre-fetch) 구조의 메모리 코어에서 버스트 길이가 2인 경우 뱅크 그룹을 이용하여 구현이 가능하나, 버스트 길이가 4인 경우 뱅크 그룹을 이용할 수 없다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 뱅크 그룹의 입출력 데이터를 제어하여 임의의 버스트 길이를 구현하는 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따르면, 버스트 길이(burst length)가 b(b는 2 이상의 정수)이고, 커맨드(command)당 k(k는 2 이상 b 이하의 정수)번 코어 억세스(core access)를 하며, 커맨드를 수신하는 메모리 장치는, 복수의(2 이상) 뱅크 그룹을 포함하는 메모리셀 어레이; 각각의 뱅크 그룹마다 구비되며, 상응하는 뱅크 그룹의 독출 데이터 중 일부를 선택하는 멀티플렉서 제어신호를 생성하는 복수의 뱅크 그룹 제어부; 및 상기 복수의 뱅크 그룹 제어부로부터 수신한 상기 멀티플렉서 제어신호에 따라, 상기 복수의 뱅크 그룹의 독출 데이터를 순차적으로 출력하는 멀티플렉서를 포함하고, 상기 멀티플렉서의 출력 데이터에 포함되는 각각의 데이터는 동일한 시간 길이를 갖는다.
상기 멀티플렉서 제어신호는 상기 독출 데이터 중 1번째 억세스와 2번째 억세스에 의한 독출 데이터가 연결되는 부분을 선택할 수 있다.
상기 멀티플렉서 제어신호는 상기 독출 데이터에 동기가 맞춰지고, 상기 메모리 장치는 상기 독출 데이터에서 1번째 억세스에 의한 독출 데이터를 지연시킨 지연 데이터를 상기 멀티플렉서로 출력하는 제3 래치를 더 포함할 수 있다.
이때 b=k*n이고, 상기 n은 상기 뱅크 그룹의 수일 수 있다.
상기 메모리 장치는 모드 레지스터(mode register)를 더 포함하고, 상기 모드 레지스터는 상기 n의 값을 설정할 수 있다.
이때 tCCDL=4이고, tCCDS=2일 수 있다.
상기 메모리 장치는 상기 커맨드와 메모리 기입(write) 데이터를 수신하고, 상기 복수의 뱅크 그룹 제어부는 상기 메모리 기입 데이터 중 상응하는 뱅크 그룹에 해당하는 데이터를 수신하고, 상기 수신한 데이터에 포함되는 각각의 데이터가 연속하여 이어지고 동일한 시간 길이(time space)를 갖도록 조정한 뱅크그룹 기입 데이터를 생성하여, 상기 상응하는 뱅크 그룹으로 출력할 수 있다.
상기 복수의 뱅크 그룹 제어부 각각은 상기 커맨드 중 상응하는 뱅크 그룹에 해당하는 커맨드를 선택하고 코어 억세스 횟수만큼 중복하여 상기 상응하는 뱅크 그룹의 내부 커맨드를 생성하고, 상기 내부 커맨드의 동작 지시에 상응하는 펄스를 포함하는 래치 제어신호를 생성하는 제어신호 생성부를 포함할 수 있다.
상기 복수의 뱅크 그룹 제어부 각각은 상기 수신한 데이터를 래치하여 상기 수신한 데이터 간의 갭(gap)을 없애 출력하는 제1 래치; 및 상기 래치 제어신호에 따라 상기 제1 래치의 출력 데이터를 래치하여, 상기 출력 데이터에 포함되는 각각의 데이터가 동일한 시간 길이를 갖는 뱅크그룹 기입 데이터를 생성하는 제2 래치를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 버스트 길이(burst length)가 b(b는 2 이상의 정수)이고, 커맨드(command; CMD)당 k(k는 2 이상 b 이하의 정수)번 코어 억세스(core access)를 하며, 커맨드와 메모리 기입(write) 데이터를 수신하는 메모리 장치는 복수(2 이상)의 뱅크 그룹을 포함하는 메모리셀 어레이; 및 각각의 뱅크 그룹마다 구비되며, 상기 메모리 기입 데이터 중 상응하는 뱅크 그룹에 해당하는 데이터를 수신하고, 상기 수신한 데이터에 포함되는 각각의 데이터가 연속하여 이어지고 동일한 시간 길이(time space)를 갖도록 조정한 뱅크그룹 기입 데이터를 생성하여, 상기 상응하는 뱅크 그룹으로 출력하는 복수의 뱅크 그룹 제어부를 포함한다.
복수의 뱅크 그룹 제어부 각각은 상기 커맨드 중 상응하는 뱅크 그룹에 해당하는 커맨드를 선택하고 코어 억세스 횟수만큼 중복하여 상기 상응하는 뱅크 그룹의 내부 커맨드를 생성하고, 상기 내부 커맨드의 동작 지시에 상응하는 펄스를 포함하는 래치 제어신호를 생성하는 제어신호 생성부를 포함할 수 있다.
복수의 뱅크 그룹 제어부 각각은 상기 수신한 데이터를 래치하여 상기 수신한 데이터 간의 갭(gap)을 없애 출력하는 제1 래치; 및 상기 래치 제어신호에 따라 상기 제1래치의 출력 데이터를 래치하여, 상기 출력 데이터에 포함되는 각각의 데이터가 동일한 시간 길이를 갖는 뱅크그룹 기입 데이터를 생성하는 제2 래치를 더 포함할 수 있다.
이때 b=k*n이고, 상기 n은 상기 뱅크 그룹의 수일 수 있다.
상기 메모리 장치는 모드 레지스터(mode register)를 더 포함하고, 상기 모드 레지스터는 상기 n의 값을 설정할 수 있다.
이때 tCCDL=4이고, tCCDS=2일 수 있다.
본 발명의 실시예에 따른 메모리 장치에 의하면, 임의의 버스트 길이를 구현하면서도 뱅크 그룹을 이용할 수 있어, 메모리 장치의 속도를 향상시키는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 보다 자세히 나타낸 블록도이다.
도 3은 도 2에 도시된 제1 뱅크그룹 제어부를 보다 자세히 나타낸 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 입출력 데이터 처리부의 블록도이다.
도 5는 본 발명의 일 실시예에 따른 기입 동작시의 타이밍도이다.
도 6은 종래의 버스트 길이가 4이고 코어 억세스를 2회 하는 기입 동작을 나타내는 타이밍도이다.
도 6a는 뱅크 그룹이 없는 경우로서, tCCD=2이다.
도 6b는 뱅크 그룹을 이용하고 tCCD=4인 경우이다.
도 6c는 뱅크 그룹을 이용하고, tCCDL=4이며, tCCDS=1, 3인 경우이다.
도 7은 본 발명의 일 실시예에 따른 독출 동작시의 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 독출 동작시의 타이밍도이다.
도 9는 종래의 버스트 길이가 4이고 코어 억세스를 2회 하는 독출 동작을 나타내는 타이밍도이다.
도 9a는 뱅크 그룹이 없는 경우(non BG)로서, tCCD=2이다.
도 9b는 뱅크 그룹을 이용하고 tCCD=4인 경우이다.
도 9c는 뱅크 그룹을 이용하고, tCCDL=4이며, tCCDS=1, 3인 경우이다.
도 10a는 본 발명의 일 실시예에 따른 기입 경로를 나타낸 레이아웃을 나타낸다.
도 10b는 본 발명의 일 실시예에 따른 독출 경로를 나타낸 레이아웃을 나타낸다.
도 11은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 12는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 14는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 커맨드/어드레스 수신부(110), 커맨드/어드레스 디코더(120), 메모리셀 어레이(130), 기입/독출 회로(140), 입출력 데이터 처리부(150) 및 데이터 입출력부(160)를 포함한다.
커맨드/어드레스 수신부(110)는 복수의 제어 신호(/CS, /WE, /CAS, /RAS) 및 어드레스 신호(A0~A12, BA0~BA3)를 수신할 수 있다. 또한 커맨드/어드레스 수신부(110)는 클럭 인에이블 신호(/CKE), 클럭 신호(CK) 및 반전 클럭 신호(/CK)를 수신할 수 있다.
커맨드/어드레스 디코더(120)는 상기 수신된 제어 신호(/CS, /WE, /CAS, /RAS) 및 어드레스 신호(A0~A12, BA0~BA3)를 디코딩하고, 디코딩한 신호에 기초하여 메모리셀 어레이(130)에 억세스할 수 있다. 커맨드/어드레스 디코더(120)는 모드 레지스터(mode register; MRS, 121)를 포함하여, 뱅크 그룹의 사용 여부를 제어할 수 있다.
메모리셀 어레이(130)는 제1 뱅크 그룹(131)과 제2 뱅크 그룹(133)을 포함할 수 있다. 도면에서는 편의상 2개의 뱅크 그룹만 도시되었으나, 뱅크 그룹은 2개 이상 포함될 수 있다.
기입/독출 회로(140)는 제1 뱅크 그룹(131) 및 제2 뱅크 그룹(133) 내의 메모리 셀에 데이터를 기입하거나, 상기 메모리 셀에 저장된 데이터의 검증 독출(verify read), 또는 독출(read)을 할 수 있다.
입출력 데이터 처리부(150)는 커맨드/어드레스 디코더(120)로부터 커맨드(command; CMD)를 수신한다. 입출력 데이터 처리부(150)는 커맨드(CMD)에 기초하여 기입 동작시에는 입출력 회로(160)로부터 수신한 기입 데이터의 타이밍을 조정하여 기입/독출 회로(140)로 출력하고, 독출 동작시에는 기입/독출 회로(140)로부터 수신한 출력 데이터의 타이밍을 조정하여 입출력 회로(160)로 출력한다. 입출력 데이터 처리부(150)의 상세한 구성에 대하여는 도 2 및 도 3에서 후술한다.
입출력 회로(160)는 입출력 데이터 처리부(150)에 데이터(DQ)를 제공하거나 입출력 데이터 처리부(150)로부터 데이터(DQ)를 제공받아 외부로 제공한다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 보다 자세히 나타낸 블록도이다.
도 2를 참조하면, 기입/독출 회로(140)는 각각 제1 뱅크 그룹(131) 및 제2 뱅크 그룹(133)에 상응하는 제1 기입/독출 회로(141) 및 제2 기입/독출 회로(143)를 포함한다. 입출력 데이터 처리부(150)는 제1 뱅크그룹 제어부(170), 제2 뱅크그룹 제어부(180) 및 멀티플렉서(195)를 포함한다.
제1 뱅크그룹 제어부(170) 및 제2 뱅크그룹 제어부(180)는 각각의 뱅크 그룹(131, 133)마다 각각 배치되어, 커맨드/어드레스 디코더(120)로부터 커맨드(CMD)를 수신한다. 제1 뱅크그룹 제어부(170) 및 제2 뱅크그룹 제어부(180)는 기입 동작시에는 입출력 회로(160)를 통해 제1 기입 데이터(DATA_A) 및 제2 기입 데이터(DATA_B)를 수신하고, 커맨드(CMD)에 기초하여 수신한 기입 데이터(DATA_A, DATA_B)의 타이밍을 조정하여 뱅크그룹 기입 데이터(DATA_A_2, DATA_B_2)를 생성하여, 각각 상응하는 제1 기입/독출 회로(141) 또는 제2 기입/독출 회로(143)로 출력한다. 제1 뱅크그룹 제어부(170) 및 제2 뱅크그룹 제어부(180)는 독출 동작시에는 커맨드(CMD)에 기초하여 제1 멀티플렉서 제어신호(EN_A) 및 제2 멀티플렉서 제어신호(EN_B)를 각각 생성하여 멀티플렉서(195)로 출력한다.
멀티플렉서(195)는 독출 동작시 제1 기입/독출 회로(141) 및 제2 기입/독출 회로(143)로부터 제1 독출 데이터(SA_A) 및 제2 독출 데이터(SA_B)를 수신한다. 멀티플렉서(195)는 복수의 뱅크 그룹 제어부(170, 180)로부터 수신한 멀티플렉서 제어신호(EN_A, EN_B)에 따라, 제1 독출 데이터(SA_A) 및 제2 독출 데이터(SA_B)를 순차적으로 선택한 선택 데이터(MUX_OUT)를 입출력 회로(160)로 출력한다.
도 3은 도 2에 도시된 제1 뱅크그룹 제어부를 보다 자세히 나타낸 블록도이다.
도 3을 참조하면, 제1 뱅크그룹 제어부(170)는 기입/독출 제어부(171), 제1 래치(173) 및 제2 래치(175)를 포함한다.
기입/독출 제어부(171)는 커맨드(CMD)를 수신하고, 기입 동작시 커맨드(CMD)에 기초하여 래치 제어신호(2nd_En_A)를 생성하여 제2 래치(175)로 출력할 수 있다. 한편, 기입/독출 제어부(171)는 독출 동작시에는 커맨드(CMD)에 기초하여 제1 멀티플렉서 제어신호(EN_A)를 생성하여 멀티플렉서(195)로 출력할 수 있다.
제1 래치(173)는 제1 기입 데이터(DATA_A)를 수신하고 클락(CLK)에 따라 래치하여, 제1 기입 데이터(DATA_A) 내의 갭(gap)을 없앤 제1 래치 데이터(DATA_A_1)를 생성하여 제2 래치(175)로 출력한다. 그러나 실시예에 따라, 제1 래치(173)는 클락(CLK) 대신 기입/독출 제어부(171)로부터 제1 래치 제어 신호(1st_EN_A)를 수신하고 제1 래치 제어 신호(1st_EN_A)에 따라 제1 기입 데이터(DATA_A)를 래치할 수도 있다.
제2 래치(175)는 제1 래치 데이터(DATA_A_1)를 래치 제어신호(2nd_En_A)에 따라 래치하여, 제1 래치 데이터(DATA_A_1)에 포함되는 각각의 데이터가 동일한 시간 길이(time space)를 갖도록 조정하여 뱅크그룹 기입 데이터(DATA_A_2)를 생성하고 제1 기입/독출 회로(141)로 출력한다. 제1 래치(173) 및 제2 래치(175)의 상세한 동작에 관하여는 도 5에서 후술한다.
한편, 제2 뱅크그룹 제어부(180) 또한 제1 뱅크그룹 제어부(170)과 동일한 구성을 갖고, 동일한 기능을 수행할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 입출력 데이터 처리부의 블록도이다.
도 4를 참조하면, 입출력 데이터 처리부(150')는 도 2에 도시된 입출력 데이터 처리부(150)에 비하여 제3 래치(191)를 더 포함한다. 제3 래치(191)는 각각의 뱅크 그룹에 상응하는 제1 독출 래치(192) 및 제2 독출 래치(193)를 포함할 수 있다. 제3 래치(191)는 제1 독출 데이터(SA_A) 및 제2 독출 데이터(SA_B)를 수신하고, 상기 독출 데이터(SA_A, SA_B)에서 1번째 억세스에 의한 독출 데이터를 지연시켜 상기 멀티플렉서(195)로 출력한다. 상기 입출력 데이터 처리부(150')의 상세한 동작에 관하여는 도 8에서 후술한다.
도 5는 본 발명의 일 실시예에 따른 기입 동작시의 타이밍도이다.
도 5는 2개의 뱅크 그룹을 이용하고, tCCDL=4이며, tCCDS=2인 경우에 대한 도면이다. tCCD(Column address to Column address Delay)는 컬럼 어드레스가 인가된 후 다음 컬럼 어드레스가 인가되기까지 지연되는 시간이다. tCCDL은 선택된 뱅크 그룹 액세스 후 동일 뱅크 그룹을 액세스하기까지 지연되는 시간이며, tCCDS는 선택된 뱅크 그룹 액세스 후 다른 뱅크 그룹을 액세스하기까지 지연되는 시간이다.
그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대 모드 레지스터에 설정되는 뱅크 그룹의 수 및 tCCDL, tCCDS의 값은 외부 커맨드에 의해 가변될 수 있다.
버스트 길이(burst length)는 커맨드(command; CMD)당 코어 억세스(core access) 횟수에 뱅크 그룹의 수를 곱한 값일 수 있다. 즉, 버스트 길이를 b(2 이상의 정수), 커맨드당 코어 억세스 횟수를 k(2 이상 b 이하의 정수), 뱅크 그룹의 수를 n(2 이상의 정수)라 하면, b=k*n일 수 있다. 도 5에서는 버스트 길이 4를 지원하기 위해, 뱅크 그룹의 수는 2로 결정되고, 커맨드당 코어 억세스 횟수 또한 2로 결정될 수 있다.
도 2, 도 3 및 도 5를 참조하면, 제1 뱅크그룹 제어부(170) 및 제2 뱅크그룹 제어부(180)는 커맨드/어드레스 디코더(120)로부터 커맨드(CMD)를 수신한다. 커맨드(CMD)는 제1 뱅크 그룹 및 제2 뱅크 그룹에 상응하는 각각의 커맨드(WR A, WR B)를 포함한다. 이하에서는 제1 뱅크그룹(131)의 기입 데이터의 제어 방법을 설명하며, 제1 뱅크그룹(131)과 제2 뱅크그룹(133)의 기입 데이터의 제어 방법은 동일하다.
기입/독출 제어부(171)는 커맨드(CMD) 중 제1 뱅크 그룹에 상응하는 커맨드(WR A)를 선택하고 코어 억세스 횟수만큼 중복하여 제1 내부 커맨드(CMD_A_i)를 생성한다. 기입/독출 제어부(171)는 제1 내부 커맨드(CMD_A_i)에 기초하여, 제1 내부 커맨드(CMD_A_i)의 동작 지시(WR A, WR A')에 상응하는 펄스를 포함하는 래치 제어신호(2nd_En_A)를 생성하고 제2 래치(175)로 출력한다.
기입 데이터(DQ)는 제1 뱅크그룹 및 제2 뱅크그룹에 대한 기입 데이터를 모두 포함한다. 입출력 회로(160)는 기입 데이터(DQ) 중 제1 뱅크그룹에 대한 기입 데이터(WR DATA A, WR DATA A')만 선택하여 제1 기입 데이터(DATA_A)를 생성하고 제1 뱅크그룹(131)에 상응하는 제1 뱅크 제어부(170)로 출력한다.
제1 래치(173)는 제1 기입 데이터(DATA_A)를 수신하고 클락 신호(CLK)에 따라 래치하여, 제1 기입 데이터(DATA_A)의 각각의 데이터 간의 갭(gap)을 없앤 제1 래치 데이터(DATA_A_1)를 생성하고 제2 래치(175)로 출력할 수 있다.
제2 래치(175)는 제1 래치 데이터(DATA_A_1)를 래치 제어신호(2nd_En_A)에 따라 래치하여, 각각의 데이터(210, 220, 230, 240, ...)가 동일한 시간 길이를 갖도록 조정한 뱅크그룹 기입 데이터(DATA_A_2)를 생성하여 제1 기입/독출 회로(141)로 출력한다.
제1 기입/독출 회로(141)는 제2 래치(175)에서 출력된 뱅크그룹 기입 데이터(DATA_A_2)를 수신하여, 제1 뱅크그룹(131)으로 출력한다. 이때, 뱅크그룹 기입 데이터(DATA_A_2)의 기입 속도는 기입 데이터(DQ)의 속도의 1/2이므로, 코어 억세스 속도를 감소시킬 수 있다.
도 6은 종래의 버스트 길이가 4이고 코어 억세스를 2회 하는 기입 동작을 나타내는 타이밍도이다. 도 6a는 뱅크 그룹이 없는 경우(non BG)로서, tCCD=2이다. 도 6b는 뱅크 그룹을 이용하고 tCCD=4인 경우이다. 도 6c는 뱅크 그룹을 이용하고, tCCDL=4이며, tCCDS=1, 3인 경우이다.
도 6a를 참조하면, tCCD=2이므로 기입 커맨드(WR A, WR B)는 클럭신호(CLK)의 2 클럭 사이클만큼의 간격을 가지고 인가될 수 있다. 뱅크 그룹이 없는 경우에는 코어 억세스를 2회 하더라도 기입 데이터(DQ)에 문제가 발생하지 않는다. 그러나, 뱅크 그룹을 이용하지 않아 코어 억세스 속도를 줄일 수 없다.
도 6b를 참조하면, 뱅크 그룹을 이용하여 tCCD=2에서 4로 변경할 경우, 기입 커맨드는 클럭 신호의 4 클럭 사이클만큼의 간격을 두고 입력될 수 있다. 이 경우 기입 데이터의 중간에 버블(250-1~250~4)이 발생한다.
도 6c를 참조하면, 상기 버블을 없애기 위해 tCCDL=4, tCCDS=1, 3으로 지정할 수 있다. 그러나 이 경우에는 서로 다른 뱅크 그룹 간에 데이터가 인터리브(interleaved)되어 나오므로 사용이 까다로우며, 사용자가 인터리브된 데이터의 사용을 위해 앞 데이터를 저장했다 다시 묶는 오버헤드(overhead)가 있다.
도 7은 본 발명의 일 실시예에 따른 독출 동작시의 타이밍도이다.
도 2, 도 3 및 도 7을 참조하면, 제1 뱅크그룹 제어부(170) 내의 기입/독출 제어부(171)는 커맨드(CMD)에 기초하여 제1 내부 커맨드(CMD_A_i)를 생성한다. 내부 커맨드(CMD_A_i)는 커맨드(CMD)의 동작(RD A)을 중복한 2개의 커맨드(RD A, RD A')를 포함하며, 먹스 인에이블(MUX_EN) 커맨드를 더 포함한다. 먹스 인에이블(MUX_EN) 커맨드는 클럭신호(CLK)의 2 클럭 사이클만큼의 길이로 주기적으로 인가될 수 있다. 기입/독출 제어부(171)는 먹스 인에이블(MUX_EN) 커맨드에 기초하여 제1 멀티플렉서 제어신호(EN_A)를 생성하고 멀티플렉서(195)로 출력한다.
한편, 제2 뱅크그룹 제어부(180) 내의 기입/독출 제어부 또한 제1 뱅크그룹 제어부(170) 내의 기입/독출 제어부(171)와 같이 동작하여 제2 내부 커맨드(CMD_B_i) 및 제2 멀티플렉서 제어신호(EN_B)를 생성한다.
제1 내부 커맨드(CMD_A_i) 및 제2 내부 커맨드(CMD_B_i)에 따라, 제1 뱅크 그룹(131) 및 제2 뱅크 그룹(133)에서 데이터가 독출된다. 각각의 독출 데이터(SA_A, SA_B)는 기입/독출 회로(140)를 통해 멀티플렉서(195)에 입력된다.
멀티플렉서(195)는 멀티플렉서 제어신호(EN_A, EN_B)에 따라, 독출 데이터(SA_A, SA_B)를 순차적으로 출력한다. 멀티플렉서(195)는 제1 멀티플렉서 제어신호(EN_A)에 따라, 제1 독출 데이터(SA_A)의 첫 번째 억세스 데이터(310)의 뒷 부분 절반과 두 번째 억세스 데이터(320)의 앞 부분 절반을 선택한다. 첫 번째 억세스 데이터(310)와 두 번째 억세스 데이터(320)에서 각각 선택되는 부분의 길이는 같다. 멀티플렉서(195)는 같은 방법으로 제2 독출 데이터(SA_B)에서도 데이터를 선택하여 선택 데이터(MUX_OUT)를 생성하고 입출력 회로(160)로 출력한다. 따라서 선택 데이터(MUX_OUT)에 포함되는 각각의 데이터는 동일한 시간 길이를 갖고, 데이터 간의 갭 없이 연속적으로 이어질 수 있다.
도 8은 본 발명의 다른 실시예에 따른 독출 동작시의 타이밍도이다.
도 4 및 도 8을 참조하면, 제3 래치(191)는 제1 뱅크그룹 제어부(170) 및 제2 뱅크그룹 제어부(180)에 의해 제어되어, 독출 데이터(SA_A, SA_B)의 첫 번째 억세스 데이터(310)를 지연시킨 지연 데이터(SA_A', SA_B')를 생성하여 멀티플렉서(195)로 출력한다. 이때 첫 번째 억세스 데이터(310)가 지연되는 길이는 두 번째 억세스 데이터(320)의 길이와 동일하다. 도 8에서는 첫 번째 억세스 데이터(310)를 지연시킨 지연 데이터(SA_A', SA_B')를 도시하였으나, 두 번째 억세스 데이터(320)를 지연시켜 구현할 수도 있다.
멀티플렉서 제어신호(EN_A, EN_B)는 독출 데이터(SA_A, SA_B)에 동기가 맞춰진다. 멀티플렉서(195)는 멀티플렉서 제어신호(EN_A, EN_B)에 따라, 지연 데이터(SA_A', SA_B')를 순차적으로 선택한 선택 데이터(MUX_OUT)를 입출력 회로(160)로 출력한다. 따라서 첫 번째 억세스 데이터(310)와 두 번째 억세스 데이터(320) 중 선택되는 부분의 길이는 같으므로, 선택 데이터(MUX_OUT)에 포함되는 각각의 데이터는 동일한 시간 길이를 갖는다.
도 9는 종래의 버스트 길이가 4이고 코어 억세스를 2회 하는 독출 동작을 나타내는 타이밍도이다. 도 9a는 뱅크 그룹이 없는 경우(non BG)로서, tCCD=2이다. 도 9b는 뱅크 그룹을 이용하고 tCCD=4인 경우이다. 도 9c는 뱅크 그룹을 이용하고, tCCDL=4이며, tCCDS=1, 3인 경우이다.
도 9a, 도 9b 및 도 9c 각각의 경우, 독출 동작의 경우에도 기입 동작에 관한 도 6a, 도 6b 및 도 6c의 경우와 같은 문제가 발생한다.
즉, 도 9a를 참조하면, 뱅크 그룹을 이용하지 않아 코어 억세스 속도를 줄일 수 없다.
도 9b를 참조하면, 뱅크 그룹을 이용하여 tCCD=2에서 4로 변경할 경우, 독출 커맨드(CMD)는 클럭 신호의 4 클럭 사이클만큼의 간격을 두고 입력될 수 있다. 이 경우 독출 데이터의 중간에 버블(250-1~250~4)이 발생한다.
도 9c를 참조하면, 상기 버블(250-1~250~4)을 없애기 위해 tCCDL=4, tCCDS=1, 3으로 지정할 수 있다. 그러나 이 경우에는 서로 다른 뱅크 그룹 간에 데이터가 인터리브(interleaved)되어 나오므로 사용이 까다로우며, 사용자가 인터리브된 데이터의 사용을 위해 앞 데이터를 저장했다 다시 묶는 오버헤드(overhead)가 있다.
본 발명에 따르면 상기 문제가 발생하지 않으므로, 메모리 장치의 속도가 향상된다.
도 10a는 본 발명의 일 실시예에 따른 기입 경로를 나타낸 레이아웃을 나타낸다.
도 2 및 도 10a를 참조하면, 메모리 장치(100a)의 데이터 입출력부(160)는 복수의 입출력 단자(160-1, 160-2) 각각으로부터 기입 데이터를 수신할 수 있다.
메모리 셀 어레이(130)는 각 입출력 단자(160-1, 160-2)에 상응하는 복수의 뱅크 그룹(131, 133, 135, 137)을 포함할 수 있다. 도 10a에서, 제1 뱅크 그룹(131) 및 제2 뱅크 그룹(133)이 제1 입출력 단자(160-1)에 상응하며, 제3 뱅크 그룹(135) 및 제4 뱅크 그룹(137)이 제2 입출력 단자(160-2)에 상응한다. 제1 뱅크 그룹(131) 및 제2 뱅크 그룹(133)의 구성은 제3 뱅크 그룹(135) 및 제4 뱅크 그룹(137)과 동일하므로, 이하에서는 제1 뱅크 그룹(131) 및 제2 뱅크 그룹(133)에 대하여만 설명한다.
각 뱅크 그룹(131, 133)은 복수의 메모리 블록(1311~1317, 1331~1337)을 포함할 수 있다. 예컨대, 제1 뱅크 그룹(131)은 복수의 메모리 블록(1311, 1313, 1315, 1317)을 포함할 수 있다.
기입/독출 회로(140)는 복수의 서브 기입/독출 회로(140-1~140-4)를 포함할 수 있다. 각 서브 기입/독출 회로(140-1~140-4)는 각 메모리 블록(1311~1317, 1331~1337) 사이에 배치될 수 있다.
각 뱅크 그룹(131, 133) 내의 서브 기입/독출 회로(140-1~140-4) 사이에 각 뱅크 그룹별 제2 래치(175-1, 175-2)가 배치될 수 있다. 각 뱅크 그룹(131, 133) 내의 제2 래치(175-1, 175-2) 사이에 각 뱅크 그룹별 제1 래치(173-1, 173-2)가 배치될 수 있다. 각 뱅크 그룹별 제1 래치(173-1, 173-2)는 입출력 단자(160-1)와 연결될 수 있다.
입출력 단자(160-1)가 수신한 기입 데이터는 각 뱅크 그룹별 제1 래치(173-1, 173-2) 및 제2 래치(175-1, 175-2)를 통해 연속하여 이어지고 동일한 시간 길이를 갖도록 조정되어, 각 뱅크 그룹(131, 133) 내의 메모리 블록(1311~1317, 1331~1337)에 기입된다.
도 10b는 본 발명의 일 실시예에 따른 독출 경로를 나타낸 레이아웃을 나타낸다. 도 10b의 메모리 장치(100b)의 레이아웃은 도 10a의 메모리 장치(100a)와 일부를 제외하고 동일하므로, 차이점을 위주로 설명한다.
도 2 및 도 10b를 참조하면, 멀티플렉서(195)는 뱅크 그룹(131, 133, 135, 137)이 4개인 경우, 제1 뱅크 그룹(131) 및 제2 뱅크 그룹(133)의 독출 데이터를 순차적으로 제1 입출력 단자(160-1)로 출력하는 제1 멀티플렉서(195-1) 및 제3 뱅크 그룹(135) 및 제4 뱅크 그룹(137)의 독출 데이터를 순차적으로 제2 입출력 단자(160-2)로 출력하는 제2 멀티플렉서(195-2)를 포함할 수 있다.
제1 멀티플렉서(195-1)는 각 뱅크 그룹(131, 133) 내 각 서브 기입/독출 회로(140-1~140-4)의 독출 데이터 중 하나를 선택하는 제1 먹스(197-1, 197-2) 및 각 제1 먹스에서 선택한 독출 데이터 중 하나를 선택하여 제1 입출력 단자(160-1)로 출력하는 제2 먹스(199-1)를 포함할 수 있다.
제2 먹스(199-1)는 상술한 도 7 또는 도 8과 같이 동작하여, 출력 데이터가 동일한 시간 길이를 갖고, 데이터 간의 갭 없이 연속적으로 이어지게 할 수 있다.
도 10a와 도 10b에서, 설명의 편의를 위해 기입 동작 및 독출 동작시에 동작하는 구성을 각각 별개의 도면으로 나타내었다. 그러나, 도 10a 및 도 10b의 상응하는 위치에 각각 별개의 구성이 도시되어 있는 경우, 상기 위치에 각 구성 모두를 배치하여 레이아웃을 구성할 수 있다.
예컨대 도 10a의 제2 래치(175-1)의 위치는 도 10b의 제1 먹스(197-1)에 상응하는바, 상기 위치에 제2 래치(175-1) 및 제1 먹스(197-1) 모두를 배치할 수 있다.
도 11은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 11을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
컴퓨터 시스템(400)은 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)를 포함한다. 메모리 컨트롤러(420)는 호스트(410)의 제어에 따라 반도체 메모리 장치(100)의 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있다.
반도체 메모리 장치(100)의 데이터는 호스트(410)와 메모리 컨트롤러(420)의 제어에 따라 디스플레이(430)를 통하여 디스플레이될 수 있다. 무선 송수신기(440)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(440)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(410)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 호스트(410)는 무선 송수신기(440)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(420) 또는 디스플레이(430)로 전송할 수 있다. 메모리 컨트롤러(420)는 호스트(410)에 의하여 처리된 신호를 반도체 메모리 장치(100)에 저장할 수 있다.
또한, 무선 송수신기(440)는 호스트(410)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(450)는 호스트(410)의 동작을 제어하기 위한 제어 신호 또는 호스트(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
호스트(410)는 메모리 컨트롤러(420)로부터 출력된 데이터, 무선 송수신기(440)로부터 출력된 데이터, 또는 입력 장치(450)로부터 출력된 데이터가 디스플레이(430)를 통하여 디스플레이될 수 있도록 디스플레이(430)의 동작을 제어할 수 있다.
실시 예에 따라, 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)는 호스트(410)의 일부로서 구현될 수 있고 또한 호스트(410)와 별도의 칩으로 구현될 수 있다.
도 12는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 12를 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿 (tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(500)은 호스트(510), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(520), 디스플레이(530) 및 입력 장치(540)를 포함한다.
호스트(510)는 입력 장치(450)를 통하여 입력된 데이터에 따라 메모리 장치(420)에 저장된 데이터를 디스플레이(440)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(450)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(510)는 컴퓨터 시스템(500)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(520)의 동작을 제어할 수 있다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(520)는 호스트(510)의 일부로서 구현될 수 있고 또한 호스트(510)와 별도의 칩으로 구현될 수 있다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 13을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(600)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.
컴퓨터 시스템(600)은 호스트(610), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(620)를 포함한다. 또한, 컴퓨터 시스템(600)은 이미지 센서(630) 및 디스플레이(640)를 더 포함한다.
컴퓨터 시스템(600)의 이미지 센서(630)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(610) 또는 메모리 컨트롤러(620)로 전송된다. 호스트(610)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(640)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(620)를 통하여 반도체 메모리 장치(100)에 저장될 수 있다.
또한, 반도체 메모리 장치(100)에 저장된 데이터는 호스트(610) 또는 메모리 컨트롤러(620)의 제어에 따라 디스플레이(640)를 통하여 디스플레이된다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러 (620)는 호스트(610)의 일부로서 구현될 수 있고 또한 호스트(610)와 별개의 칩으로 구현될 수 있다.
도 14는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 14를 참조하면, 도 1에 도시된 반도체 메모리 장치(100)을 포함하는 컴퓨터 시스템(700)은 호스트 컴퓨터(host computer;810)와 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 컴퓨터 시스템(700)은 호스트 컴퓨터(710)와 메모리 카드(730)을 포함한다.
호스트 컴퓨터(710)는 호스트(740) 및 호스트 인터페이스(720)을 포함한다. 메모리 카드(730)는 반도체 메모리 장치(100), 메모리 컨트롤러(750), 및 카드 인터페이스(760)를 포함한다. 메모리 컨트롤러(750)는 반도체 메모리 장치(100)와 카드 인터페이스(760) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(760)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
메모리 카드(730)가 호스트 컴퓨터(710)에 장착되면, 카드 인터페이스(760)는 호스트(740)의 프로토콜에 따라 호스트(740)와 메모리 컨트롤러(750) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(760)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트 컴퓨터(710)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
컴퓨터 시스템(700)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 컴퓨터(710)의 호스트 인터페이스(720)와 접속될 때, 호스트 인터페이스(720)는 호스트(740)의 제어에 따라 카드 인터페이스(760)와 메모리 컨트롤러(750)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100: 메모리 장치 110: 커맨드/어드레스 수신부
120: 커맨드/어드레스 디코더 130: 메모리셀 어레이
131: 제1 뱅크 그룹 133: 제2 뱅크 그룹
140: 기입/독출 회로 141: 제1 기입/독출 회로
143: 제2 기입/독출 회로 150: 입출력 데이터 처리부
160: 입출력 회로 170: 제1 뱅크그룹 제어부
171: 기입/독출 제어부 173: 제1 래치
175: 제2 래치
180: 제2 뱅크그룹 제어부
191: 제3 래치 195: 멀티플렉서
192: 제1 독출 래치 193: 제2 독출 래치
DATA_A: 제1 기입 데이터 DATA_B: 제2 기입 데이터
DATA_A_1: 제1 래치 데이터 DATA_A_2: 뱅크그룹 기입 데이터
EN_A: 제1 멀티플렉서 제어신호 EN_B: 제2 멀티플렉서 제어신호
SA_A: 제1 독출 데이터 SA_B: 제2 독출 데이터
2nd_En_A: 래치 제어신호 CMD: 커맨드
CMD_A_i: 제1 내부 커맨드 CMD_B_i: 제2 내부 커맨드
MUX_EN: 먹스 인에이블 신호 SA_A', SA_B': 지연 데이터
310: 첫 번째 억세스 데이터 320: 두 번째 억세스 데이터
MUX_OUT: 선택 데이터

Claims (10)

  1. 버스트 길이(burst length)가 b(b는 2 이상의 정수)이고, 커맨드(command)당 k(k는 2 이상 b 이하의 정수)번 코어 억세스(core access)를 하며, 커맨드를 수신하는 메모리 장치에 있어서,
    복수의(2 이상) 뱅크 그룹을 포함하는 메모리셀 어레이;
    각각의 뱅크 그룹마다 구비되며, 상응하는 뱅크 그룹의 독출 데이터 중 일부를 선택하는 멀티플렉서 제어신호를 생성하는 복수의 뱅크 그룹 제어부; 및
    상기 복수의 뱅크 그룹 제어부로부터 수신한 상기 멀티플렉서 제어신호에 따라, 상기 복수의 뱅크 그룹의 독출 데이터를 순차적으로 출력하는 멀티플렉서를 포함하고,
    상기 멀티플렉서의 출력 데이터에 포함되는 각각의 데이터는
    동일한 시간 길이를 갖는 메모리 장치.
  2. 제1항에 있어서, 상기 멀티플렉서는
    상기 멀티플렉서 제어신호에 따라, 상기 독출 데이터 중 1번째 억세스와 2번째 억세스에 의한 독출 데이터가 연결되는 부분을 선택하는 메모리 장치.
  3. 제1항에 있어서, 상기 멀티플렉서 제어신호는
    상기 독출 데이터에 동기가 맞춰지고,
    상기 메모리 장치는
    상기 독출 데이터에서 1번째 억세스에 의한 독출 데이터를 지연시킨 지연 데이터를 상기 멀티플렉서로 출력하는 제3 래치를 더 포함하는 메모리 장치.
  4. 제1항에 있어서,
    b=k*n이고,
    상기 n은 상기 뱅크 그룹의 수인 메모리 장치.
  5. 제4항에 있어서, 상기 메모리 장치는
    모드 레지스터(mode register)를 더 포함하고,
    상기 모드 레지스터는
    상기 n의 값을 설정하는 메모리 장치.
  6. 제1항에 있어서,
    tCCDL=4이고, tCCDS=2인 메모리 장치.
  7. 제1항에 있어서, 상기 메모리 장치는
    상기 커맨드와 메모리 기입(write) 데이터를 수신하고,
    상기 복수의 뱅크 그룹 제어부는
    상기 메모리 기입 데이터 중 상응하는 뱅크 그룹에 해당하는 데이터를 수신하고, 상기 수신한 데이터에 포함되는 각각의 데이터가 연속하여 이어지고 동일한 시간 길이(time space)를 갖도록 조정한 뱅크그룹 기입 데이터를 생성하여, 상기 상응하는 뱅크 그룹으로 출력하는 메모리 장치.
  8. 버스트 길이(burst length)가 b(b는 2 이상의 정수)이고, 커맨드(command; CMD)당 k(k는 2 이상 b 이하의 정수)번 코어 억세스(core access)를 하며, 커맨드와 메모리 기입(write) 데이터를 수신하는 메모리 장치에 있어서,
    복수(2 이상)의 뱅크 그룹을 포함하는 메모리셀 어레이; 및
    각각의 뱅크 그룹마다 구비되며, 상기 메모리 기입 데이터 중 상응하는 뱅크 그룹에 해당하는 데이터를 수신하고, 상기 수신한 데이터에 포함되는 각각의 데이터가 연속하여 이어지고 동일한 시간 길이(time space)를 갖도록 조정한 뱅크그룹 기입 데이터를 생성하여, 상기 상응하는 뱅크 그룹으로 출력하는 복수의 뱅크 그룹 제어부를 포함하는 메모리 장치.
  9. 제8항에 있어서, 복수의 뱅크 그룹 제어부 각각은
    상기 커맨드 중 상응하는 뱅크 그룹에 해당하는 커맨드를 선택하고 코어 억세스 횟수만큼 중복하여 상기 상응하는 뱅크 그룹의 내부 커맨드를 생성하고, 상기 내부 커맨드의 동작 지시에 상응하는 펄스를 포함하는 래치 제어신호를 생성하는 제어신호 생성부를 포함하는 메모리 장치.
  10. 제9항에 있어서, 복수의 뱅크 그룹 제어부 각각은
    상기 수신한 데이터를 래치하여 상기 수신한 데이터 간의 갭(gap)을 없애 출력하는 제1 래치; 및
    상기 래치 제어신호에 따라 상기 제1래치의 출력 데이터를 래치하여, 상기 출력 데이터에 포함되는 각각의 데이터가 동일한 시간 길이를 갖는 뱅크그룹 기입 데이터를 생성하는 제2 래치를 더 포함하는 메모리 장치.
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KR19990066271A (ko) * 1998-01-23 1999-08-16 윤종용 이중 데이터율 모드 반도체 메모리 장치

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