TW202111540A - 記憶體裝置、操作記憶體裝置的方法和記憶體系統 - Google Patents

Abstract

一種記憶體裝置包括：記憶胞元陣列、訊號線、模式選擇器電路、命令轉換器電路及內部處理器。記憶胞元陣列包括第一記憶區及第二記憶區。模式選擇器電路被配置成基於與命令一起接收的位址而產生用於控制記憶體裝置進入內部處理模式的處理模式選擇訊號。命令轉換器電路被配置成因應於處理模式選擇訊號的啟用而將所接收的命令轉換成內部處理操作命令。內部處理器被配置成在內部處理模式中因應於內部處理操作命令而對第一記憶區實行內部處理操作。

Description

記憶體裝置、操作記憶體裝置的方法和記憶體系統

本發明概念是有關於設備及方法，且更確切而言是有關於藉由使用預定義協定介面實行內部處理操作的記憶體裝置、操作記憶體裝置的方法及包括記憶體裝置的記憶體系統。

高效能應用及圖形演算法是資料密集型且計算密集型的。執行深度神經網路的應用需要具有大的計算能力及記憶能力來準確地訓練或學習不同資料集的計算系統。記憶體中處理（processing-in-memory，PIM）型處理器可位於記憶體裝置內來以內部處理的形式實行計算系統的一些計算操作。經由記憶體裝置的內部處理，可減小計算系統的計算操作負荷。

然而，當需要用於內部處理的單獨介面時，記憶體裝置的硬體配置實施起來可變得複雜。因此，可提高支援內部處理操作的成本。

本發明概念的至少一個示例性實施例提供藉由使用預定義協定介面來實行內部處理操作的記憶體裝置、操作記憶體裝置的方法及包括記憶體裝置的記憶體系統。

根據本發明概念的示例性實施例，提供一種記憶體裝置，所述記憶體裝置包括：記憶胞元陣列，包括第一記憶區及第二記憶區；訊號線（例如，命令訊號線/位址訊號線），被配置成自位於所述記憶體裝置外的來源接收命令及位址；模式選擇器電路，被配置成基於與所述命令一起接收的所述位址而產生用於控制所述記憶體裝置進入內部處理模式的處理模式選擇訊號；命令轉換器電路，被配置成因應於所述處理模式選擇訊號的啟用而將所接收的所述命令轉換成內部處理操作命令；以及內部處理器，被配置成在所述內部處理模式中因應於所述內部處理操作命令而對所述第一記憶區實行內部處理操作。

根據本發明概念的示例性實施例，提供一種操作記憶體裝置的方法，所述記憶體裝置包括記憶胞元陣列及內部處理器，所述記憶胞元陣列包括第一記憶區及第二記憶區，所述內部處理器被配置成實行內部處理操作，所述方法包括：經由預定義協定介面自位於所述記憶體裝置外的來源接收命令及位址；基於與所述命令一起接收的所述位址，產生用於控制所述記憶體裝置進入內部處理模式的處理模式選擇訊號；因應於所述處理模式選擇訊號的啟用而將所接收的所述命令轉換成內部處理操作命令；以及在所述內部處理模式中，由所述內部處理器因應於所述內部處理操作命令而對所述第一記憶區實行內部處理操作。

根據本發明概念的示例性實施例，提供一種記憶體系統，所述記憶體系統包括：記憶體裝置；以及記憶體控制器，被配置成使用連接至所述記憶體裝置的預定義協定介面來控制所述記憶體裝置。所述記憶體裝置包括：記憶胞元陣列，包括第一記憶區及第二記憶區；模式選擇器電路，被配置成經由所述預定義協定介面自所述記憶體控制器接收命令及位址，且基於與所述命令一起接收的所述位址，產生用於控制所述記憶體裝置進入內部處理模式的處理模式選擇訊號；命令轉換器電路，被配置成因應於所述處理模式選擇訊號的啟用而將所接收的所述命令轉換成內部處理操作命令；以及內部處理器，被配置成在所述內部處理模式中因應於所述內部處理操作命令而對所述第一記憶區實行內部處理操作。

圖1是示出根據本發明概念的示例性實施例的包括實行內部處理操作的記憶體裝置的系統的圖。

參考圖1，系統100包括主機裝置110及記憶體裝置120。主機裝置110可經由記憶體匯流排130通訊連接至記憶體裝置120。

可使用表達「連接」及/或「耦合」以及其派生詞來闡述一些實例。該些用語未必旨在彼此為同義詞。舉例而言，使用用語「連接」及/或「耦合」的說明可表明兩個或更多個元件彼此直接實體接觸或電性接觸。另外，用語「連接」及/或「耦合」亦可意指兩個或更多個元件彼此不直接接觸但彼此仍協作或互動。

主機裝置110可以是例如計算系統，如電腦、膝上型電腦、伺服器、工作站、可攜式通訊終端、個人數位助理（personal digital assistant，PDA）、可攜式多媒體播放器（portable multimedia player，PMP）、智慧型電話或隨身裝置。另一選擇為，主機裝置110可以是計算系統中所包括的多個組件中的一者，例如圖形卡。

主機裝置110是在系統100中實行一般電腦操作的功能區塊且可對應於中央處理單元（central processing unit，CPU）、數位訊號處理器（DSP）、圖形處理單元（graphics processing unit，GPU）或應用處理器（application processor，AP）。主機裝置110可包括管理往來於記憶體裝置120的資料傳輸及接收的記憶體控制器112（例如，控制電路）。

記憶體控制器112可根據主機裝置110的記憶體請求存取記憶體裝置120。記憶體控制器112包括用於與記憶體裝置120介接的記憶體物理層介面114。舉例而言，記憶體控制器112可用於選擇與記憶位置對應的列及行、將資料寫入至記憶位置或讀取所寫入的資料。記憶體物理層介面114可被稱為記憶體PHY 114。

記憶體控制器112包括控制暫存器116。控制暫存器116可用於將記憶體裝置120初始化及/或根據記憶體裝置120的操作特性來控制記憶體裝置120。在給系統100供電之後，記憶體控制器112可對控制暫存器116進行設定。控制暫存器116可儲存被配置成容許記憶體控制器112與記憶體裝置120正常地交互操作的各種碼。舉例而言，表明記憶體裝置120的頻率、時序及詳細操作參數的碼可儲存於控制暫存器116中。此外，控制暫存器116可儲存特定位址資訊，所述特定位址資訊由記憶體控制器112使用來根據操作模式在實體上或在邏輯上劃分記憶體裝置120的記憶胞元陣列121。

舉例而言，特定位址資訊可表明用於將記憶胞元陣列121劃分成PIM區122及正常記憶區124的特定位址。PIM區122可以是當記憶體裝置120在內部處理模式中操作時存取的記憶胞元區，且正常記憶區可以是當記憶體裝置120在正常模式中操作時存取的記憶胞元區。舉例而言，特定位址可表明用於存取PIM區122的位址且可用作容許記憶體裝置120進入內部處理模式的基本訊號。特定位址可包括例如堆疊辨識訊號、通道位址或記憶體庫位址。根據實施例，所述特定位址可包括堆疊辨識訊號、通道位址及/或記憶體庫位址的組合。

記憶體控制器112可藉由將命令CMD（例如，讀取命令、寫入命令、驗證命令等）及位址ADDR提供至記憶體裝置120來控制記憶體裝置120的寫入操作或讀取操作。此外，可在記憶體控制器112與記憶體裝置120之間傳輸及接收待寫入資料DQ及讀取資料DQ。在第一記憶體存取操作期間，可將資料DQ自記憶體控制器112傳輸至記憶體裝置120，記憶體裝置120可接收所傳輸的資料DQ，且然後記憶體裝置120可將所接收的資料DQ寫入至記憶胞元陣列121。在第二記憶體存取操作期間，記憶體裝置120可自記憶胞元陣列121讀取資料DQ，記憶體裝置120可將所讀取的資料DQ傳輸至記憶體控制器112，且然後記憶體控制器112可接收所傳輸的資料DQ。可經由記憶體PHY 114及記憶體匯流排130在記憶體控制器112與記憶體裝置120之間實行此記憶體存取操作。

記憶體PHY 114是供給在記憶體控制器112與記憶體裝置120之間進行高效通訊所需的訊號、頻率、時序、詳細操作參數以及功能性的物理層或電性層及邏輯層。記憶體PHY 114可支援電子裝置工程聯合委員會（JEDEC）標準的雙倍資料速率（double data rate，DDR）協定及/或低功率雙倍資料速率（low power double data rate，LPDDR）協定的特徵。

記憶體PHY 114可包括用於對記憶體控制器110與記憶體裝置120進行連接的連接件。可以接腳、球、訊號線或其他硬體組件的形式實施所述連接件。舉例而言，可經由記憶體PHY 114在記憶體控制器110與記憶體裝置120之間傳輸及接收時脈訊號CK（圖7）、命令CMD、位址ADDR及資料DQ。

再次使用記憶體PHY 114中的現有連接件可在積體電路IC中節約大量的空間且可避免將額外配線延伸至記憶體裝置120的成本。此外，避免額外接腳及配線會消除由於額外配線的存在而造成的潛在電磁干擾（electro-magnetic interference，EMI），且由於不需要大數目的驅動器及接收器，因此可實現電力節約。

記憶體匯流排130可包括用於傳輸命令/位址CMD/ADDR的命令/位址訊號線132及用於傳輸資料DQ的資料線134。為使圖式簡單，說明命令/位址訊號線132及資料線134是記憶體控制器110與記憶體裝置120之間的單條線，但命令/位址訊號線132及資料線134實際上可以是多條訊號線。

記憶體裝置120可在記憶體控制器112的控制下寫入資料或讀取資料。舉例而言，記憶體裝置120可以是DDR同步動態隨機存取記憶體（synchronous dynamic random access memory，SDRAM）裝置。然而，本發明概念並不僅限於此，且記憶體裝置120可以是揮發性記憶體裝置中的任一者，如LPDDR SDRAM、寬輸入/輸出（input/output，I/O）DRAM、高頻寬記憶體（high bandwidth memory，HBM）及混合記憶立方體（hybrid memory cube，HMC）。根據實施例，記憶體裝置120可以是非揮發性記憶體裝置中的任一者，如快閃記憶體、相變RAM（phase-change RAM，PRAM）、磁性RAM（magnetic RAM，MRAM）、電阻RAM（resistive RAM，RRAM）及鐵電RAM（ferroelectric RAM，FRAM）。

在本發明概念的示例性實施例中，記憶體裝置120在正常模式及內部處理模式中的一者中操作。正常模式指代實行一般資料交易操作的操作模式，且內部處理模式指代實行內部處理操作的操作模式。

在正常模式中，記憶體裝置120在記憶體控制器112的控制下實行一般資料交易操作。一般資料交易操作是根據預定義協定（如DDR協定及/或LPDDR協定）實行的資料交換操作。

在內部處理模式中，記憶體裝置120在記憶體控制器112的控制下實行內部處理操作。記憶體控制器112可使用預定義協定（如DDR協定及/或LPDDR協定）經由命令/位址訊號線132將特定位址提供至記憶體裝置120，所述特定位址是將由記憶體裝置120實行的內部處理操作的基礎。記憶體裝置120可基於所述特定位址進入內部處理模式。可經由記憶體PHY 114的現有連接件提供所述特定位址。

舉例而言，當記憶體裝置120安裝於系統100中時，可靜態地設定作為內部處理操作的基礎的特定位址。靜態設定意指可使用一個特定位址資訊來將特定位址固定下來。根據示例性實施例，在記憶體裝置120的內部處理操作之前及之後動態地設定特定位址。可在動態設定期間使用特定位址資訊的各種組合來改變特定位址。

記憶體裝置120包括記憶胞元陣列121及PIM命令轉換器126（例如，處理器或邏輯電路）。記憶胞元陣列121包括根據記憶體裝置120的操作模式在實體上或在邏輯上被劃分的PIM區122及正常記憶區124。

PIM區122可指代被配置成為在內部處理模式中實行的內部處理操作存取內部處理資料的記憶胞元區。記憶體裝置120的內部處理操作可包括對PIM區122進行寫入的操作及/或自PIM區122進行讀取的操作。

正常記憶區124可指代被配置成根據在正常模式中實行的一般資料交易操作存取資料的記憶胞元區。記憶體裝置120的資料交易操作可包括對正常記憶區124進行寫入的操作及/或自正常記憶區124進行讀取的操作。

當經由命令/位址訊號線132接收的位址ADDR包括是內部處理操作的基礎的特定位址時，PIM命令轉換器126將經由命令/位址訊號線132接收的命令CMD轉換成內部處理操作命令PIM_CMD。舉例而言，PIM命令轉換器126可將經由命令/位址訊號線132接收的命令CMD轉換成指示內部處理操作類型的內部處理操作命令PIM_CMD，所述內部處理操作類型包括例如：資料搜尋、資料算術運算（例如加、減、乘、除等）、資料移動、資料反演、資料移位、資料調換、資料比較、邏輯運算、資料處理/操作等。內部處理操作命令PIM_CMD可包括與內部處理操作相關聯的內部處理讀取命令及/或內部處理寫入命令。

可根據內部處理操作命令PIM_CMD實行自PIM區122讀取內部處理資料或將內部處理資料寫入至PIM區122的內部處理操作。內部處理資料可指代在內部處理操作時使用的參考資料或目標資料。此外，內部處理資料可包括與內部處理操作（如資料調換）相關的位址資訊。

圖2是闡述根據本發明概念的示例性實施例的記憶體裝置的方塊圖。

參考圖1及圖2，記憶體裝置120包括：記憶胞元陣列121，包括PIM區122及正常記憶區124；PIM命令轉換器126；PIM模式選擇器210（例如，邏輯電路）；第一開關231；第二開關232；PIM引擎250（例如，處理器或邏輯電路）；以及資料輸入/輸出電路260。

在記憶胞元陣列121中，PIM區122可以是被界定成當記憶體裝置120在內部處理模式中操作時為內部處理操作存取（例如，儲存）並輸出內部處理資料的區。正常記憶區124可以是被界定成當記憶體裝置120在正常模式中操作時根據一般資料交易操作存取資料的區。可將PIM區122及正常記憶區124設定為記憶胞元陣列121中的固定區。在區固定的示例性實施例中，其大小及在記憶胞元陣列l21內的實體位置保持恆定。根據實施例，可將PIM區122及正常記憶區124設定為記憶胞元陣列121中的可變區。在區可變的示例性實施例中，其大小及在記憶胞元陣列l21內的實體位置基於一個或多個條件而可動態地改變。

當記憶體裝置120在內部處理模式中操作時，PIM命令轉換器126可將經由命令/位址訊號線132接收的命令CMD轉換成內部處理操作命令PIM_CMD。

PIM模式選擇器210可經由記憶體匯流排130的命令/位址訊號線132自記憶體控制器112接收位址ADDR，並因應於所接收的位址ADDR輸出PIM模式選擇訊號PIM_SEL。PIM模式選擇器210可判斷特定位址是否包括於所接收的位址ADDR中並按照判斷的結果輸出PIM模式選擇訊號PIM_SEL。在示例性實施例中，PIM模式選擇器210在所接收的位址ADDR處於位址的預定義範圍內時輸出被設定至第一邏輯位準的PIM模式選擇訊號PIM_SEL以表明內部處理模式，且在所接收的位址ADDR處於位址的預定義範圍外時輸出被設定至第二其他邏輯位準的PIM模式選擇訊號PIM_SEL以表明正常模式。舉例而言，特定位址可以是處於所述範圍內的位址或可以是特定位址本身。

在示例性實施例中，PIM模式選擇器210獲悉的特定位址與儲存於記憶體控制器112的控制暫存器116中且用於對PIM區122進行定址的特定位址相同。舉例而言，可將一個或多個位址儲存於控制暫存器116中作為特定位址。PIM模式選擇訊號PIM_SEL用作控制訊號來判斷記憶體裝置120是進入內部處理模式並在內部處理模式中操作還是進入正常模式並在正常模式中操作。另一選擇為，可將特定位址儲存於記憶體控制器112的控制暫存器116外、記憶體控制器112的記憶體內，或者儲存於記憶體控制器外的主機裝置110的記憶體內。

當經由命令/位址訊號線132接收的位址ADDR中包括特定位址時，PIM模式選擇器210可啟用PIM模式選擇訊號PIM_SEL。藉由啟用PIM模式選擇訊號PIM_SEL，記憶體裝置120可在內部處理模式中操作。當經由命令/位址訊號線132接收的位址ADDR中不包括特定位址時，PIM模式選擇器210可禁用PIM模式選擇訊號PIM_SEL。舉例而言，可藉由將PIM模式選擇訊號PIM_SEL設定至第一邏輯位準來啟用PIM模式選擇訊號PIM_SEL，且藉由將PIM模式選擇訊號PIM_SEL設定至第二邏輯位準來禁用PIM模式選擇訊號PIM_SEL。藉由禁用PIM模式選擇訊號PIM_SEL，記憶體裝置120可在正常模式中操作。可將PIM模式選擇訊號PIM_SEL提供至第一開關231及第二開關232。

第一開關231可因應於PIM模式選擇訊號PIM_SEL而將命令/位址訊號線132選擇性地連接至PIM命令轉換器126的輸入訊號線221或內部命令訊號線240。第二開關232可因應於PIM模式選擇訊號PIM_SEL而將PIM命令轉換器126的輸出訊號線222或內部命令訊號線240選擇性地連接至記憶胞元陣列121及PIM引擎250。

第一開關231可因應於PIM模式選擇訊號PIM_SEL的啟用而將命令/位址訊號線132選擇性地連接至PIM命令轉換器126的輸入訊號線221。第一開關231可將經由命令/位址訊號線132接收的命令CMD提供至PIM命令轉換器126。PIM命令轉換器126可將經由輸入訊號線221接收的命令CMD轉換成內部處理操作命令PIM_CMD並將內部處理操作命令PIM_CMD輸出至輸出訊號線222。內部處理操作命令PIM_CMD可以是與在內部處理模式中實行的內部處理操作相關聯的命令。

第二開關232可因應於PIM模式選擇訊號PIM_SEL的啟用而將PIM命令轉換器126的輸出訊號線221連接至記憶胞元陣列121及/或PIM引擎250。第二開關232可將經由PIM命令轉換器126的輸出訊號線222輸出的內部處理操作命令PIM_CMD提供至記憶胞元陣列121的PIM區122及/或PIM引擎250。PIM引擎250可根據內部處理操作命令PIM_CMD存取PIM區122並實行內部處理操作。舉例而言，內部處理操作可包括對儲存於PIM區122中的內部處理資料進行的處理操作，例如資料搜尋、資料算術運算（例如加、減、乘、除等）、資料移動、資料反演、資料移位、資料調換、資料比較、邏輯運算、資料處理/操作等。

第一開關231可因應於PIM模式選擇訊號PIM_SEL的禁用及經由命令/位址訊號線132至內部命令訊號線240接收的命令CMD而將命令/位址訊號線132連接至內部命令訊號線240。提供至內部命令訊號線240的命令CMD可以是與在正常模式中實行的資料交易操作相關聯的命令。

第二開關232可因應於PIM模式選擇訊號PIM_SEL的禁用而將內部命令訊號線240連接至記憶胞元陣列121。可根據提供至內部命令訊號線240的命令CMD存取記憶胞元陣列121的正常記憶區124，且因此可實行資料交易操作。舉例而言，第二開關232可因應於PIM模式選擇訊號PIM_SEL的禁用而將內部命令訊號線240連接至正常記憶區124。

當記憶體裝置120在內部處理模式中操作時，PIM引擎250可根據內部處理操作命令PIM_CMD實行內部處理操作。PIM引擎250可根據內部處理操作命令PIM_CMD藉由使用記憶胞元陣列121的PIM區122來對內部處理資料實行內部處理操作。

PIM引擎250是具有處理功能性的硬體，類似於主機裝置110中所包括的處理器（例如，CPU）。當PIM引擎250被稱為內部處理器時，用語「內部」意指PIM引擎250存在於記憶體裝置120內。因此，存在於記憶體裝置120「外」的處理器可指代例如主機裝置110的處理器。

資料輸入/輸出電路260可用作記憶體裝置120的寫入驅動器（例如，驅動電路）或感測放大器。資料輸入/輸出電路260可經由記憶體匯流排130的資料線134自記憶體控制器112接收資料DQ，並將所接收的資料DQ提供至記憶胞元陣列121及/或PIM引擎250。資料輸入/輸出電路260可自記憶胞元陣列121及/或PIM引擎250接收資料DQ，並將所接收的資料DQ經由資料線134傳輸至記憶體控制器112。

當記憶體裝置120在內部處理模式中操作時，PIM引擎250可實行內部處理操作。在此種情形中，PIM引擎250可經由資料輸入/輸出電路260及資料線134來將資料DQ傳輸至記憶體控制器112/自記憶體控制器112接收資料DQ。

舉例而言，當PIM引擎250因應於內部處理操作命令PIM_CMD而實行內部處理操作時，可將經由資料線134及資料輸入/輸出電路260接收的資料DQ儲存於記憶胞元陣列121的PIM區122中作為內部處理資料。PIM引擎250可根據因應於PIM區122中的內部處理操作命令PIM_CMD而實行的內部處理操作儲存內部處理資料。PIM引擎250可根據內部處理操作命令PIM_CMD自PIM區122讀取內部處理資料。PIM引擎250可基於自PIM區122讀取的內部處理資料實行內部處理操作。PIM引擎250可將經由內部處理操作處理的內部處理資料經由資料輸入/輸出電路260及資料線134傳輸至記憶體控制器112。

內部處理操作可部分是或主要是根據內部處理操作命令PIM_CMD實行的資料交換操作。資料交換操作可包括自PIM區122讀取用於內部處理操作的內部處理資料（例如，參考資料、來源資料、目的地資料或目標資料）的操作及/或將內部處理操作的結果寫入至PIM區122的操作。舉例而言，將認為PIM引擎250根據內部處理操作命令PIM_CMD實行內部處理操作，如資料搜尋、資料移動、資料算術運算（例如加、減、乘、除等）及資料調換。

當內部處理操作命令PIM_CMD是資料搜尋命令時，PIM引擎250可搜尋與資料搜尋對應的內部處理資料是否儲存於PIM區122中。PIM引擎250可按照資料搜尋操作的結果輸出命中/缺失資訊及/或對應的位址資訊。PIM引擎250可將與資料搜尋操作相關聯的命中/缺失資訊或對應的位址資訊寫入至PIM區122。舉例而言，命中/缺失資訊可能是表明資料存在於PIM區122中的第一值及表明資料不存在於PIM區122中的第二其他值。舉例而言，當存在資料時可將位址資訊設定至資料在PIM區122內的實體位址，且當不存在資料時將位址資訊設定至無效位址（例如，-1）。

當內部處理操作命令PIM_CMD是資料移動命令時，PIM引擎250可將在PIM區122中與參考位址資訊對應的資料移動至目標區。PIM引擎250可輸出資料移入區的位址資訊作為資料移動操作的結果。可在PIM區122中實行由PIM引擎250進行的資料移動操作及寫入關於資料移入區的位址資訊的操作。目標區可以是PIM區122或正常記憶區124。舉例而言，資料移動操作可將儲存於PIM區122的第一位置中的資料移動至位於PIM區122或正常記憶區124內的第二其他位置。

當內部處理操作命令PIM_CMD是資料相加命令時，PIM引擎250可自PIM區122讀取與參考位址資訊對應的資料，將內部處理資料與所讀取的資料相加以產生和，並將相加的資料（例如，所述和）儲存於PIM區122中。PIM引擎250可輸出關於儲存所述相加資料的區的位址資訊作為資料相加操作的結果。可在PIM區122中實行由PIM引擎250進行的資料相加操作及寫入關於儲存相加資料的區的位址資訊的操作。在替代實施例中，內部處理操作命令PIM_CMD是各種算術運算（諸如，資料相減、資料相乘或資料相除）中的一者的命令。舉例而言，可自所讀取的資料減去內部處理資料，將內部處理資料乘以所讀取的資料或所讀取的資料可除以內部處理資料。

當內部處理操作命令PIM_CMD是資料調換命令時，PIM引擎250可自PIM區122讀取分別與第一參考位址資訊及第二參考位址資訊對應的第一資料及第二資料，將第一資料與第二資料彼此調換，並將所調換的第一資料及第二資料儲存於PIM區122的與第一參考位址資訊及第二參考位址資訊對應的記憶胞元中。可在PIM區122中實行由PIM引擎250進行的資料調換操作。

當記憶體裝置120在正常模式中操作時，資料輸入/輸出電路260可經由資料線134接收自記憶體控制器112接收的資料DQ，將資料DQ儲存（寫入）於記憶胞元陣列121的正常記憶區124中，並將自正常記憶區124讀取的資料經由資料線134傳輸至記憶體控制器112。記憶體裝置120可藉由使用正常記憶區124實行資料交易操作。

圖3是闡述圖2所示記憶體裝置的結構的一部分的圖。

參考圖2及圖3，記憶體裝置120包括多個堆疊記憶層301至308。舉例而言，記憶體裝置120可以是HBM。記憶層301至308可被稱為核心晶粒。記憶層301至308可構成稱為通道的多個獨立介面。記憶層301至308可各自包括兩個通道。為概念性地闡述本發明概念且簡化圖式，圖3示出奇數通道（例如CH1a、CH3a、CH5a、CH7a、CH1b、CH3b、CH5b及CH7b）排列於記憶層301至308的左側上且偶數通道（例如CH2a、CH4a、CH6a、CH8a、CH2b、CH4b、CH6b及CH8b）排列於記憶層301至308的右側上的示例性配置，但根據本發明概念的記憶層301至308的排列並不僅限於此。

舉例而言，第一記憶層301可包括通道CH1a及通道CH2a，第二記憶層302可包括通道CH3a及通道CH4a，第三記憶層303可包括通道CH5a及通道CH6a，且第四記憶層304可包括通道CH7a及通道CH8a。第五記憶層305可包括通道CH1b及通道CH2b，第六記憶層306可包括通道CH3b及通道CH4b，第七記憶層307可包括通道CH5b及通道CH6b，且第八記憶層308可包括通道CH7b及通道CH8b。在圖3的本發明實施例中，將記憶體裝置120的實例說明為堆疊有八個記憶層301至308。然而，本發明概念並不僅限於此。根據實施例，記憶體裝置120中可堆疊各個數目的記憶層（例如2、4等）。

記憶體裝置120可更包括位於堆疊記憶層301至308下方的緩衝器晶粒310。緩衝器晶粒310可被稱為記憶體緩衝器。緩衝器晶粒310可包括自記憶體控制器112（圖1）接收時脈訊號CK、命令CMD、位址ADDR及資料DQ的輸入緩衝器（或接收器）。緩衝器晶粒310可依靠通道CH1a、CH2a、CH3a、CH4a、CH5a、CH6a、CH7a、CH8a、CH1b、CH2b、CH3b、CH4b、CH5b、CH6b、CH7b及CH8b、矽穿孔TSV1至TSV8提供訊號分配功能及資料輸入/輸出功能。緩衝器晶粒310可經由形成於記憶體裝置120的外表面上的導電單元（如凸塊或焊球）與記憶體控制器112進行通訊。

緩衝器晶粒310可包括上文參考圖2所述的PIM命令轉換器126、PIM模式選擇器210、第一開關231、第二開關232、PIM引擎250及資料輸入/輸出電路260。

堆疊記憶層301至308可對應於包括上文參考圖2所述的PIM區122及正常記憶區124的記憶胞元陣列121。堆疊記憶層301至308之中的下部四個記憶層301至304可指派給PIM區122，而上部四個記憶層305至308可指派給正常記憶區124。根據本發明概念的示例性實施例，堆疊記憶層301至308之中的下部四個記憶層301至304指派給正常記憶區124，且上部四個記憶層305至308指派給PIM區122。

PIM區122的記憶層301至304與正常記憶區124的記憶層305至308可經由矽穿孔TSV1至TSV8以及電性連接至矽穿孔TSV1至TSV8的電極焊墊P1a、P2a、P3a、P4a、P5a、P6a、P7a、P8a、P1b、P2b、P3b、P4b、P5b、P6b、P7b及P8b形成共用通道CH1至CH8。為圖式的簡單起見，以圓圈示出電極焊墊P1a、P2a、P3a、P4a、P5a、P6a、P7a、P8a、P1b、P2b、P3b、P4b、P5b、P6b、P7b及P8b。可理解，電極焊墊P1a、P2a、P3a、P4a、P5a、P6a、P7a、P8a、P1b、P2b、P3b、P4b、P5b、P6b、P7b及P8b分別電性連接至矽穿孔TSV1至TSV8。

舉例而言，第一記憶層301的通道CH1a可經由電極焊墊P1a連接至矽穿孔TSV1，且第五記憶層305的通道CH1b可經由電極焊墊P1b連接至矽穿孔TSV1。電性連接至矽穿孔TSV1的通道CH1a與通道CH1b可形成第一共用通道CH1。此外，第一記憶層301的通道CH2a可經由電極焊墊P2a連接至矽穿孔TSV2，且第五記憶層305的通道CH2b可經由電極焊墊P2b連接至矽穿孔TSV2。電性連接至矽穿孔TSV2的通道CH2a與通道CH2b可形成第二共用通道CH2。

第二記憶層302的通道CH3a可經由電極焊墊P3a連接至矽穿孔TSV3，且第六記憶層306的通道CH3b可經由電極焊墊P3b連接至矽穿孔TSV3。電性連接至矽穿孔TSV3的通道CH3a與通道CH3b可形成第三共用通道CH3。此外，第二記憶層302的通道CH4a可經由電極焊墊P4a連接至矽穿孔TSV4，且第六記憶層306的通道CH4b可經由電極焊墊P4b連接至矽穿孔TSV4。電性連接至矽穿孔TSV4的通道CH4a與通道CH4b可形成第四共用通道CH4。

第三記憶層303的通道CH5a可經由電極焊墊P5a連接至矽穿孔TSV5，且第七記憶層307的通道CH5b可經由電極焊墊P5b連接至矽穿孔TSV5。電性連接至矽穿孔TSV5的通道CH5a與通道CH5b可形成第五共用通道CH5。此外，第三記憶層303的通道CH6a可經由電極焊墊P6a連接至矽穿孔TSV6，且第七記憶層307的通道CH6b可經由電極焊墊P6b連接至矽穿孔TSV6。電性連接至矽穿孔TSV6的通道CH6a與通道CH6b可形成第六共用通道CH6。

第四記憶層304的通道CH7a可經由電極焊墊P7a連接至矽穿孔TSV7，且第八記憶層308的通道CH7b可經由電極焊墊P7b連接至矽穿孔TSV7。電性連接至矽穿孔TSV7的通道CH7a與通道CH7b可形成第七共用通道CH7。此外，第四記憶層304的通道CH8a可經由電極焊墊P8a連接至矽穿孔TSV8，且第八記憶層308的通道CH8b可經由電極焊墊P8b連接至矽穿孔TSV8。電性連接至矽穿孔TSV8的通道CH8a與通道CH8b可形成第八共用通道CH8。

記憶胞元陣列121的第一共用通道CH1至第八共用通道CH8可連接至緩衝器晶粒310。在第一共用通道CH1至第八共用通道CH8中，可根據對下部記憶層301至304與上部記憶層305至308進行區分的堆疊辨識訊號SID來選擇性地存取PIM區122及正常記憶區124。舉例而言，當堆疊辨識訊號SID是邏輯「0」時，可存取第一共用通道CH1至第八共用通道CH8之中的下部記憶層301至304（亦即，PIM區122）。當疊辨識訊號SID是邏輯「1」時，可存取第一共用通道CH1至第八共用通道CH8之中的上部記憶層305至308（亦即，正常記憶區124）。

如上文參考圖2所述，當記憶體裝置120在內部處理模式中操作時，可存取PIM區122。在示例性實施例中，當設定至邏輯「0」的堆疊辨識訊號SID包括於經由記憶體匯流排130的命令/位址訊號線132接收的位址ADDR中且PIM模式選擇器210啟用PIM模式選擇訊號PIM_SEL時，記憶體裝置120在內部處理模式中操作。由於PIM模式選擇訊號PIM_SEL被啟用，因此記憶體裝置120可存取PIM區122且在內部處理模式中操作。

當記憶體裝置120在正常模式中操作時，可存取正常記憶區124。在示例性實施例中，當設定至邏輯「1」的堆疊辨識訊號SID包括於經由記憶體匯流排130的命令/位址訊號線132接收的位址ADDR中且PIM模式選擇器210禁用PIM模式選擇訊號PIM_SEL時，記憶體裝置120在正常模式中操作。由於PIM模式選擇訊號PIM_SEL被禁用，因此記憶體裝置120可存取正常記憶區124且在正常模式中操作。

在本發明實施例中，堆疊辨識訊號SID可以是特定位址，其儲存於控制暫存器116中且將記憶體控制器112的記憶胞元陣列121劃分成PIM區122及正常記憶區124。此外，堆疊辨識訊號SID可以是用於對由PIM模式選擇器210識別的PIM區122進行定址的特定位址。

圖4是闡述圖2所示記憶體裝置的結構的一部分的圖。

參考圖4，記憶體裝置120a與圖3所示記憶體裝置120的不同在於，記憶體裝置120a的記憶胞元陣列121包括第一記憶層301至第四記憶層304。在後文中，關於記憶體裝置120a的說明中與上文參考圖3所給出的說明相同的說明將省略。

在記憶體裝置120a的記憶胞元陣列121中，第一記憶層301及第二記憶層302可指派給PIM區122，而第三記憶層303及第四記憶層304可指派給正常記憶區124。根據本發明概念的示例性實施例，將第一記憶層301及第二記憶層302指派給正常記憶區124，且將第三記憶層303及第四記憶層304指派給PIM區122。

第一記憶層301至第四記憶層304的八個通道CH1a至CH8a可分別經由矽穿孔TSV1至TSV8連接至緩衝器晶粒310。可藉由3位元通道位址對八個通道CH1a至CH8a進行定址。當通道位址的最高有效位元是「0」時，可選擇第一記憶層301及第二記憶層302的通道CH1a、CH2a、CH3a及CH4a。相反，當通道位址的最高有效位元是「1」時，可選擇第三記憶層303及第四記憶層304的通道CH5a、CH6a、CH7a及CH8a。因此，可根據通道位址的最高有效位元選擇性地存取PIM區122及正常記憶區124。

通道位址的最高有效位元是將記憶體裝置120a的記憶胞元陣列121劃分成PIM區122及正常記憶區124的特定位址，且可儲存於記憶體控制器112的控制暫存器116中。此外，通道位址的最高有效位元可以是用於對由PIM模式選擇器210識別的PIM區122進行定址的特定位址。

圖5是闡述圖2所示記憶胞元陣列的結構的一部分的圖。

參考圖5，記憶胞元陣列121可包括例如八個記憶體庫BANK1至BANK8。第一記憶體庫BANK1至第四記憶體庫BANK4可指派給PIM區122，且第五記憶體庫BANK5至第八記憶體庫BANK8可指派給正常記憶區124。可藉由3位元記憶體庫位址對所述八個記憶體庫BANK1至BANK8進行定址。當記憶體庫位址的最高有效位元是「0」時，可選擇第一記憶體庫BANK1至第四記憶體庫BANK4。相反，當記憶體庫位址的最高有效位元是「1」時，可選擇第五記憶體庫BANK5至第八記憶體庫BANK8。因此，可根據記憶體庫位址的最高有效位元選擇性地存取PIM區122及正常記憶區124。

記憶體庫位址的最高有效位元是將記憶胞元陣列121劃分成PIM區122及正常記憶區124的特定位址，且可儲存於記憶體控制器112的控制暫存器116中。此外，記憶體庫位址的最高有效位元可以是用於對由PIM模式選擇器210識別的PIM區122進行定址的特定位址。

上文參考圖3至圖5所述的PIM區122及正常記憶區124是被堆疊辨識訊號SID、通道位址或記憶體庫位址設定為記憶胞元陣列121中的固定區的實例。用於將PIM區122及正常記憶區124設定為固定區的特定位址資訊可靜態地設定於記憶體控制器112的控制暫存器116中。

根據本發明概念的實施例，根據堆疊辨識訊號SID、通道位址及/或記憶體庫位址的組合將PIM區122及正常記憶區124設定為記憶胞元陣列121中的可變區。用於將PIM區122及正常記憶區124設定為可變區的特定位址資訊可動態地設定於記憶體控制器112的控制暫存器116中。

圖6是闡述根據本發明概念的示例性實施例的圖2所示記憶體裝置的操作的流程圖。

參考圖1、圖2及圖6，在操作S610中，記憶體裝置120將關於記憶胞元陣列121的PIM區122及正常記憶區124的特定位址資訊提供至記憶體控制器112。所述特定位址資訊可包括將記憶胞元陣列121劃分為PIM區122及正常記憶區124的特定位址。所述特定位址是用於對PIM區122進行定址的位址且可包括例如堆疊辨識訊號SID、通道位址及/或記憶體庫位址。特定位址資訊可儲存於記憶體控制器112的控制暫存器116中。

在操作S620中，記憶體裝置120經由命令/位址訊號線132自記憶體控制器112一起接收命令CMD與特定位址。記憶體控制器112可基於主機裝置110的記憶體請求發佈存取記憶體裝置120的命令CMD。在此種情形中，可經由記憶體PHY 114在記憶體控制器112與記憶體裝置120之間提供命令CMD及特定位址，所述記憶體PHY 114支援JEDEC標準的DDR協定及/或LPDDR協定。舉例而言，認為特定位址是堆疊辨識訊號SID，如上文參考圖3所述。

在操作S630中，記憶體裝置120判斷在操作S620中作為特定位址與命令CMD一起接收的堆疊辨識訊號SID是否對記憶胞元陣列121的PIM區122進行定址。如上文參考圖3所述，當將堆疊辨識訊號SID提供為邏輯「0」時，可存取第一共用通道CH1至第八共用通道CH8之中的下部記憶層301至304（亦即PIM區122）。相反，當將堆疊辨識訊號SID提供為邏輯「1」時，可存取第一共用通道CH1至第八共用通道CH8之中的上部記憶層305至308（亦即正常記憶區124）。

當堆疊辨識訊號SID是邏輯「0」時，在操作S640中，記憶體裝置120進入內部處理模式。記憶體裝置120的PIM模式選擇器210可因應於堆疊辨識訊號SID為邏輯「0」而啟用PIM模式選擇訊號PIM_SEL。藉由啟用PIM模式選擇訊號PIM_SEL，記憶體裝置120可在內部處理模式中操作。

在操作S641中，記憶體裝置120將在操作S620中接收的命令CMD轉換成內部處理操作命令PIM_CMD。記憶體裝置120的PIM命令轉換器126可將所接收的命令CMD轉換成指示內部處理操作類型的內部處理操作命令PIM_CMD，所述內部處理操作類型包括例如：資料搜尋、資料算術運算（例如加、減、乘、除等）、資料移動、資料反演、資料移位、資料調換、資料比較、邏輯運算及/或資料處理/操作。

在操作S642中，記憶體裝置120根據內部處理操作命令PIM_CMD實行內部處理操作。記憶體裝置120的PIM引擎250可根據內部處理操作命令PIM_CMD使用記憶胞元陣列121的PIM區122實行內部處理操作。PIM引擎250可儲存內部處理資料，所述內部處理資料是因應於內部處理操作命令PIM_CMD而在PIM區122中實行的內部處理操作的結果。另一選擇為，PIM引擎250可因應於內部處理操作命令PIM_CMD而自PIM區122讀取內部處理資料並基於所讀取的內部處理資料實行內部處理操作。當操作S642的內部處理操作已完成時，記憶體裝置120可繼續進行至操作S620且接收下一命令CMD及特定位址。

在操作S640中，當堆疊辨識訊號SID不是邏輯「0」時，記憶體裝置120在操作S650中進入正常模式。記憶體裝置120的PIM模式選擇器210可因應於堆疊辨識訊號SID為邏輯「1」而禁用PIM模式選擇訊號PIM_SEL。藉由禁用PIM模式選擇訊號PIM_SEL，記憶體裝置120可在正常模式中操作。

在操作S651中，記憶體裝置120根據在操作S620中接收的命令CMD實行資料交易操作。命令CMD可與在正常模式中實行的資料交易操作相關聯。記憶體裝置120可根據命令CMD將自記憶體控制器112接收的資料DQ經由資料線134儲存（寫入）於記憶胞元陣列121的正常記憶區124中，自正常記憶區124讀取資料，並將所讀取的資料經由資料線134傳輸至記憶體控制器112作為資料DQ。當操作S651的資料交易操作已完成時，記憶體裝置120可繼續進行至操作S620且接收下一命令CMD及特定位址。

圖7是闡述圖2所示記憶體裝置的操作的時序圖。圖7示出基於時脈訊號CK根據DDR協定及/或LPDDR協定進行的操作的時序圖。為使圖式簡單且便於闡釋，圖7概念性地示出經由資料線134將資料DQ輸入至記憶體裝置120/自記憶體裝置120輸出資料DQ的寫入操作及讀取操作。

參考圖1、圖2及圖7，在時間點Ta處，記憶體裝置120自記憶體控制器112與讀取命令RD一起接收包括堆疊辨識訊號SID的位址ADDR。在此時，堆疊辨識訊號SID被設定至邏輯「0」。儘管未示出，但可在時間點Ta之前自記憶體控制器112接收與讀取命令RD相關聯的激活命令。

因應於在時間點Ta處堆疊辨識訊號SID為邏輯「0」，記憶體裝置120進入內部處理模式。在內部處理模式中，PIM命令轉換器126將讀取命令RD轉換成內部處理讀取命令，且PIM引擎250根據所述內部處理讀取命令在記憶胞元陣列121的PIM區122中讀取寫入至與位址ADDR對應的記憶胞元的內部處理資料，並使用所讀取的內部處理資料實行內部處理操作。本發明實施例示出未將自PIM區122讀取的內部處理資料傳輸至記憶體裝置120外的記憶體控制器112的情形。根據另一實施例，將由PIM引擎250處理的內部處理資料作為資料DQ經由記憶體匯流排130的資料線134傳輸至記憶體控制器112。

在時間點Tb處，記憶體裝置120自記憶體控制器112與讀取命令RD一起接收包括堆疊辨識訊號SID的位址ADDR。在此時，堆疊辨識訊號SID被設定至邏輯「1」。

因應於在時間點Tb處堆疊辨識訊號SID為邏輯「1」，記憶體裝置120進入正常模式。在正常模式中，記憶體裝置120根據讀取命令RD在記憶胞元陣列121的正常記憶區124中讀取寫入至與位址訊號ADDR對應的記憶胞元的資料D。可將所讀取的資料D作為資料DQ經由記憶體匯流排130的資料線134傳輸至記憶體控制器112。

在時間點Tc處，記憶體裝置120自記憶體控制器112與寫入命令WR一起接收包括堆疊辨識訊號SID的位址ADDR。在此時，堆疊辨識訊號SID被設定至邏輯「0」。

因應於在時間點Tc處堆疊辨識訊號SID為邏輯「0」，記憶體裝置120進入內部處理模式。在內部處理模式中，PIM命令轉換器126將寫入命令WR轉換成內部處理寫入命令，且PIM引擎250根據內部處理寫入命令將按照實行內部處理操作的處理結果獲得的內部處理資料寫入至記憶胞元陣列121的PIM區122中與位址ADDR對應的記憶胞元。

在時間點Td處，記憶體裝置120自記憶體控制器112與寫入命令WR一起接收包括堆疊辨識訊號SID的位址ADDR。在此時，堆疊辨識訊號SID被設定至邏輯「1」。

因應於在時間點Td處堆疊辨識訊號SID為邏輯「1」，記憶體裝置120進入正常模式。在正常模式中，記憶體裝置120根據寫入命令WR將資料D寫入至記憶胞元陣列121的正常記憶區124中與位址訊號ADDR對應的記憶胞元。在此，可經由記憶體匯流排130的資料線134自記憶體控制器112接收將被寫入的資料D作為資料DQ。

在時間點Ta處的讀取命令RD與時間點Tb處的讀取命令RD之間存在被稱為CAS至CAS延遲tCCD的時序參數，所述時序參數是連續讀取命令之間所需的最小時間間隔。此外，時間點Tc處的寫入命令WR與時間點Td處的寫入命令WR之間存在時序參數tCCD，所述時序參數tCCD是連續寫入命令之間所需的最小時間間隔。時間點Ta與時間點Tb之間的時序參數tCCD可滿足JEDEC標準的DDR規格及/或LPDDR規格中所定義的tCCD時序參數要求。此外，時間點Tc與時間點Td之間的時序參數tCCD可滿足JEDEC標準的DDR規格及/或LPDDR規格中所定義的tCCD時序參數要求。

時間點Tb處的讀取命令RD與時間點Tc處的寫入命令WR之間存在被稱為讀取至寫入延遲tRTW的時序參數。時間點Tb與時間點Tc之間的時序參數tRTW可滿足JEDEC標準的DDR規格及/或LPDDR規格中所定義的tRTW時序參數要求。

圖8是闡述圖2所示PIM模式選擇器的圖。

參考圖8，與圖2所示PIM模式選擇器210相較而言，PIM模式選擇器210a判斷與命令CMD一起接收的位址ADDR與PIM模式進入碼是否一致且判斷位址ADDR與PIM模式退出碼是否一致，而不是判斷與命令CMD一起經由記憶體匯流排130的命令/位址訊號線132接收的位址ADDR是否包括用於對PIM區122進行定址的特定位址。

PIM模式選擇器210a包括PIM模式進入檢查電路810、PIM模式退出檢查電路820、PIM模式選擇訊號產生電路830。

PIM模式進入檢查電路810可儲存PIM模式進入碼，對由PIM模式選擇器210a依序接收的位址ADDR的位元值與PIM模式進入碼的位元值進行比較，並按照比較結果輸出PIM模式進入訊號PIM_ENTER。當順序位址ADDR的位元值與PIM模式進入碼的位元值一致時，PIM模式進入檢查電路810可輸出具有邏輯「1」的PIM模式進入訊號PIM_ENTER。否則，PIM模式進入檢查電路810可輸出具有邏輯「0」的PIM模式進入訊號。可將PIM模式進入訊號PIM_ENTER提供至PIM模式選擇訊號產生電路830。

在PIM模式進入碼中，舉例而言，分別與順序寫入命令WR對應的位址的位元值可被設定為緊接的位址序列（back-to-back address sequence），例如0xFFFF、0x1F1F、0xAAFF、0x0000、0x1111、0x4444、0x3333及0x0000。舉例而言，若記憶體控制器112在時間1處一起傳輸第一寫入命令與第一位址0xFFFF，在時間2處一起傳輸第二寫入命令與第二位址0x1F1F，在時間3處一起傳輸第三寫入命令與第三位址0xAAFF，在時間4處一起傳輸第四寫入命令與第四位址0x0000，在時間5處一起傳輸第五寫入命令與第五位址0x1111，在時間6處一起傳輸第六寫入命令與第六位址0x4444，在時間7處一起傳輸第七寫入命令與第七位址0x3333，且在時間8處一起傳輸第八寫入命令與第八位址0x0000，則PIM模式選擇器210a可將此序列（亦即，緊接的位址）的接收解譯為指示PIM模式選擇器210a輸出具有邏輯「1」的PIM模式進入訊號PIM_ENTER。雖然上文闡述8對命令與位址序列以發送表示PIM模式進入碼的緊接的位址，但本發明概念的實施例並不僅限於此。舉例而言，在替代實施例中可少於8對或多於8對。此外，雖然上文闡述使用位元值0xFFFF、0x1F1F、0xAAFF、0x0000、0x1111、0x4444、0x3333及0x0000，但本發明概念的實施例並不僅限於此。舉例而言，在替代實施例中位元值可具有不同的值。

PIM模式退出檢查電路820可儲存PIM模式退出碼，對由PIM模式選擇器210a依序接收的位址ADDR的位元值與PIM模式退出碼的位元值進行比較，並按照比較結果輸出PIM模式退出訊號PIM_EXIT。當順序位址ADDR的位元值與PIM模式退出碼的位元值一致時，PIM模式退出檢查電路820可輸出具有邏輯「1」的PIM模式退出訊號PIM_EXIT。否則，PIM模式退出檢查電路820可輸出具有邏輯「0」的PIM模式退出訊號PIM_EXIT。可將PIM模式退出訊號PIM_EXIT提供至PIM模式選擇訊號產生電路830。

在PIM模式退出碼中，舉例而言，分別與順序寫入命令WR對應的位址的位元值可被設定為緊接的位址序列，例如0x0000、0x2F2F、0xFFAA、0x0000、0x6666、0xF2F3、0x2333及0xFFFF。舉例而言，若記憶體控制器112在時間9處一起傳輸第九寫入命令與第九位址0x0000，在時間10處一起傳輸第十寫入命令與第十位址0x2F2F，在時間11處一起傳輸第十一寫入命令與第十一位址0xFFAA，在時間12處一起傳輸第十二寫入命令與第十二位址0x0000，在時間13處一起傳輸第十三寫入命令與第十三位址0x6666，在時間14處一起傳輸第十四寫入命令與第十四位址0xF2F3，在時間15處一起傳輸第十五寫入命令與第十五位址0x2333，且在時間16處一起傳輸第十六寫入命令與第十六位址0xFFFF，則PIM模式選擇器210a可將此序列（亦即，緊接的位址）的接收解譯為指示PIM模式選擇器210a輸出具有邏輯「1」的PIM模式退出訊號PIM_EXIT。雖然上文闡述8對命令與位址序列以發送表示PIM模式退出碼的緊接的位址，但本發明概念的實施例並不僅限於此。舉例而言，在替代實施例中可少於8對或多於8對。此外，雖然上文闡述使用位元值0x0000、0x2F2F、0xFFAA、0x0000、0x6666、0xF2F3、0x2333及0xFFFF，但本發明概念的實施例並不僅限於此。舉例而言，在替代實施例中位元值可具有不同的值。

PIM模式選擇訊號產生電路830可基於PIM模式進入訊號PIM_ENTER及PIM模式退出訊號PIM_EXIT而產生PIM模式選擇訊號PIM_SEL。PIM模式選擇訊號產生電路830可因應於具有邏輯「1」的PIM模式進入訊號PIM_ENTER及具有邏輯「0」的PIM模式退出訊號PIM_EXIT而啟用PIM模式選擇訊號PIM_SEL。藉由啟用PIM模式選擇訊號PIM_SEL，記憶體裝置120可在內部處理模式中操作。

PIM模式選擇訊號產生電路830可因應於具有邏輯「0」的PIM模式進入訊號PIM_ENTER或具有邏輯「1」的PIM模式退出訊號PIM_EXIT而禁用PIM模式選擇訊號PIM_SEL。藉由禁用PIM模式選擇訊號PIM_SEL，記憶體裝置120可在正常模式中操作。

上文參考圖8所述的PIM模式進入碼及PIM模式退出碼僅是實例，且本發明概念並不僅限於此。根據本發明概念的實施例，可以各種方式配置PIM模式進入碼及PIM模式退出碼。可將PIM模式進入碼及PIM模式退出碼按照相同的碼值儲存於記憶體控制器112的控制暫存器116、及PIM模式選擇器210a中。

圖9是闡述根據本發明概念的示例性實施例的圖2所示記憶體裝置的操作的流程圖。

參考圖1、圖2、圖8及圖9，在操作S905中，記憶體裝置120經由命令/位址訊號線132自記憶體控制器112依序接收命令CMD及位址ADDR

在操作S911中，經由PIM模式選擇器210a的PIM模式進入檢查電路810，記憶體裝置120對依序接收的位址ADDR的位元值與PIM模式進入碼的位元值進行比較，並按照比較結果輸出PIM模式進入訊號PIM_ENTER。

在操作S912中，經由PIM模式選擇器210a的PIM模式退出檢查電路820，記憶體裝置120對依序接收的位址ADDR的位元值與PIM模式退出碼的位元值進行比較，並按照比較結果輸出PIM模式退出訊號PIM_EXIT。

在操作S920中，經由PIM模式選擇器210a的PIM模式選擇訊號產生電路830，記憶體裝置120基於PIM模式進入訊號PIM_ENTER及PIM模式退出訊號PIM_EXIT而產生PIM模式選擇訊號PIM_SEL。舉例而言，PIM模式選擇訊號產生電路830可因應於具有邏輯「1」的PIM模式進入訊號PIM_ENTER及具有邏輯「0」的PIM模式退出訊號PIM_EXIT而啟用PIM模式選擇訊號PIM_SEL。PIM模式選擇訊號產生電路830可因應於具有邏輯「0」的PIM模式進入訊號PIM_ENTER或具有邏輯「1」的PIM模式退出訊號PIM_EXIT而禁用PIM模式選擇訊號PIM_SEL。

在操作S930中，記憶體裝置120判斷是否啟用在操作S920中產生的PIM模式選擇訊號PIM_SEL。

當啟用PIM模式選擇訊號PIM_SEL時，在操作S940中，記憶體裝置120進入內部處理模式。

在操作S941中，記憶體裝置120將在操作S920中接收的命令CMD轉換成內部處理操作命令PIM_CMD。記憶體裝置120的PIM命令轉換器126可將所接收的命令CMD轉換成指示內部處理操作類型的內部處理操作命令PIM_CMD，所述內部處理操作類型包括例如：資料搜尋、資料算術運算（例如加、減、乘、除等）、資料移動、資料反演、資料移位、資料調換、資料比較、邏輯運算及/或資料處理/操作。

在操作S942中，記憶體裝置120根據內部處理操作命令PIM_CMD實行內部處理操作。記憶體裝置120的PIM引擎250可根據內部處理操作命令PIM_CMD藉由使用記憶胞元陣列121的PIM區122來實行內部處理操作。PIM引擎250可將內部處理資料儲存於PIM區122中，所述內部處理資料是因應於內部處理操作命令PIM_CMD而實行的內部處理操作的結果。另一選擇為，PIM引擎250可因應於內部處理操作命令PIM_CMD而自PIM區122讀取內部處理資料，並基於讀取內部處理資料實行內部處理操作。

與此同時，當在操作S930中確定PIM模式選擇訊號PIM_SEL被禁用時，在操作S950中，記憶體裝置120進入正常模式。

在操作S951中，記憶體裝置120根據在操作S905中接收的命令CMD實行資料交易操作。命令CMD可與在正常模式中實行的資料交易操作相關聯。記憶體裝置120可根據命令CMD將經由資料線134自記憶體控制器112接收的資料DQ儲存於記憶胞元陣列121的正常記憶區124中，自正常記憶區124讀取資料DQ，並將所讀取的資料經由資料線134傳輸至記憶體控制器112作為資料DQ。

雖然已參考本發明概念的實施例特定地示出且闡述了本發明概念，但應理解，可在不背離本發明概念的精神及範疇的情況下對本發明概念做出各種形式及細節上的改變。

100:系統 110:主機裝置 112:記憶體控制器 114:記憶體物理層介面 116:控制暫存器 120、120a:記憶體裝置 121:記憶胞元陣列 122:記憶體中處理區 124:正常記憶區 126:記憶體中處理命令轉換器 130:記憶體匯流排 132:命令/位址訊號線 134:資料線 210、210a:記憶體中處理模式選擇器 221:輸入訊號線 222:輸出訊號線 231:第一開關 232:第二開關 240:內部命令訊號線 250:PIM引擎 260:資料輸入/輸出電路 301:記憶層/第一記憶層/下部記憶層 302:記憶層/第二記憶層/下部記憶層 303:記憶層/第三記憶層/下部記憶層 304:記憶層/第四記憶層/下部記憶層 305:第五記憶層/上部記憶層/記憶層 306:第六記憶層/上部記憶層/記憶層 307:第七記憶層/上部記憶層/記憶層 308:第八記憶層/上部記憶層/記憶層 310:緩衝器晶粒 810:PIM模式進入檢查電路 820:PIM模式退出檢查電路 830:PIM模式選擇訊號產生電路 ADDR:位址/位址訊號/順序位址 CH1:共用通道/第一共用通道 CH2:共用通道/第二共用通道 CH3:共用通道/第三共用通道 CH4:共用通道/第四共用通道 CH5:共用通道/第五共用通道 CH6:共用通道/第六共用通道 CH7:共用通道/第七共用通道 CH8:共用通道/第八共用通道 CH1a、CH2a、CH3a、CH4a、CH5a、CH6a、CH7a、CH8a、CH1b、CH2b、CH3b、CH4b、CH5b、CH6b、CH7b、CH8b:通道 CK:時脈訊號 CMD:命令 DQ:待寫入資料/讀取資料/資料 NOP: P1a、P2a、P3a、P4a、P5a、P6a、P7a、P8a、P1b、P2b、P3b、P4b、P5b、P6b、P7b、P8b:電極焊墊 PIM_CMD:內部處理操作命令 PIM_ENTER:PIM模式進入訊號 PIM_EXIT:PIM模式退出訊號 PIM_SEL:PIM模式選擇訊號 RD:讀取命令 S610、S620、S630、S640、S641、S642、S650、S651、S905、S911、S912、S920、S930、S940、S941、S942、S950、S951:操作 SID:堆疊辨識訊號 Ta、Tb、Tc、Td:時間點 tCCD:CAS至CAS延遲/時序參數 tRTW:讀取至寫入延遲/時序參數 TSV1、TSV2、TSV3、TSV4、TSV5、TSV6、TSV7、TSV8:矽穿孔 WR:寫入命令

結合附圖閱讀以下詳細說明，將更清晰地理解本發明概念的示例性實施例，在附圖中： 圖1是示出根據本發明概念的示例性實施例的包括實行內部處理操作的記憶體裝置的系統的圖。 圖2是闡述根據本發明概念的示例性實施例的記憶體裝置的方塊圖。 圖3至圖5是闡述圖2所示記憶體裝置的結構的一部分的圖。 圖6是闡述根據本發明概念的示例性實施例的圖2所示記憶體裝置的操作的流程圖。 圖7是闡述根據本發明概念的示例性實施例的圖2所示記憶體裝置的操作的時序圖。 圖8是闡述根據本發明概念的示例性實施例的圖2所示PIM模式選擇器的圖。 圖9是闡述根據本發明概念的示例性實施例的圖2所示記憶體裝置的操作的流程圖。

100:系統

110:主機裝置

112:記憶體控制器

114:記憶體物理層介面

116:控制暫存器

120:記憶體裝置

121:記憶胞元陣列

122:記憶體中處理區

124:正常記憶區

126:記憶體中處理命令轉換器

130:記憶體匯流排

132:命令/位址訊號線

134:資料線

ADDR:位址/位址訊號/順序位址

CMD:命令

DQ:待寫入資料/讀取資料/資料

PIM_CMD:內部處理操作命令

Claims (25)

1. 一種記憶體裝置，包括： 記憶胞元陣列，包括第一記憶區及第二記憶區； 訊號線，被配置成自位於所述記憶體裝置外的來源接收命令及位址； 模式選擇器電路，被配置成基於與所述命令一起接收的所述位址而產生用於控制所述記憶體裝置進入內部處理模式的處理模式選擇訊號； 命令轉換器電路，被配置成因應於所述處理模式選擇訊號的啟用而將所接收的所述命令轉換成內部處理操作命令；以及 內部處理器，被配置成在所述內部處理模式中因應於所述內部處理操作命令而對所述第一記憶區實行內部處理操作。
2. 如請求項1所述的記憶體裝置，其中所述訊號線連接至記憶體物理層介面，所述記憶體物理層介面支援雙倍資料速率（DDR）協定或低功率雙倍資料速率（LPDDR）協定且所述記憶體物理層介面位於所述記憶體裝置外。
3. 如請求項1所述的記憶體裝置，其中所述模式選擇器電路因應於特定位址而產生所述處理模式選擇訊號，所述特定位址包括於與所述命令一起接收的所述位址中且對所述第一記憶區與所述第二記憶區彼此進行區分。
4. 如請求項3所述的記憶體裝置，其中 所述記憶胞元陣列包括堆疊記憶層， 所述堆疊記憶層包括共用通道、矽穿孔及電性連接至所述矽穿孔的電極焊墊，且在所述共用通道中，根據堆疊辨識訊號而選擇性地存取屬於所述第一記憶區的所述堆疊記憶層及屬於所述第二記憶區的所述堆疊記憶層，且 所述特定位址包括用於存取屬於所述第一記憶區的所述堆疊記憶層的所述堆疊辨識訊號。
5. 如請求項3所述的記憶體裝置，其中 所述記憶胞元陣列包括堆疊記憶層， 所述堆疊記憶層包括共用通道、矽穿孔及電性連接至所述矽穿孔的電極焊墊，且在所述共用通道中，根據通道位址而選擇性地存取屬於所述第一記憶區的所述堆疊記憶層及屬於所述第二記憶區的所述堆疊記憶層，且 所述特定位址包括用於存取屬於所述第一記憶區的所述堆疊記憶層的所述通道位址。
6. 如請求項3所述的記憶體裝置，其中 所述記憶胞元陣列包括多個記憶體庫， 在所述多個記憶體庫之中，根據記憶體庫位址而選擇性地存取屬於所述第一記憶區的記憶體庫及屬於所述第二記憶區的記憶體庫，且 所述特定位址包括用於存取屬於所述第一記憶區的所述記憶體庫的所述記憶體庫位址。
7. 如請求項3所述的記憶體裝置，其中所述第一記憶區及所述第二記憶區藉由所述特定位址而被設定為固定區。
8. 如請求項3所述的記憶體裝置，其中所述第一記憶區及所述第二記憶區藉由所述特定位址而被設定為可變區。
9. 如請求項3所述的記憶體裝置，其中當所述特定位址不包括於與所述命令一起接收的所述位址中時，所述模式選擇器電路禁用所述處理模式選擇訊號，以使所述記憶體裝置進入正常模式。
10. 如請求項1所述的記憶體裝置，其中 所述記憶體裝置經由所述訊號線依序接收第一命令，且依序接收分別與依序接收的所述第一命令對應的位址，且 所述模式選擇器電路判斷依序接收的所述位址是否與內部處理模式進入碼及內部處理模式退出碼一致且基於判斷的結果而產生所述處理模式選擇訊號。
11. 如請求項10所述的記憶體裝置，其中當依序接收的所述位址與所述內部處理模式進入碼一致且依序接收的所述位址與所述內部處理模式退出碼不一致時，所述模式選擇器電路啟用所述處理模式選擇訊號。
12. 如請求項10所述的記憶體裝置，其中當依序接收的所述位址與所述內部處理模式進入碼不一致或依序接收的所述位址與所述內部處理模式退出碼一致時，所述模式選擇器電路禁用所述處理模式選擇訊號，以使所述記憶體裝置進入正常模式。
13. 一種操作記憶體裝置的方法，所述記憶體裝置包括記憶胞元陣列及內部處理器，所述記憶胞元陣列包括第一記憶區及第二記憶區，所述內部處理器被配置成實行內部處理操作，所述方法包括： 經由預定義協定介面自位於所述記憶體裝置外的來源接收命令及位址； 基於與所述命令一起接收的所述位址，產生用於控制所述記憶體裝置進入內部處理模式的處理模式選擇訊號； 因應於所述處理模式選擇訊號的啟用而將所接收的所述命令轉換成內部處理操作命令；以及 在所述內部處理模式中，由所述內部處理器因應於所述內部處理操作命令而對所述第一記憶區實行內部處理操作。
14. 如請求項13所述的方法，其中 所述預定義協定介面是記憶體物理層介面，所述記憶體物理層介面支援雙倍資料速率（DDR）協定或低功率雙倍資料速率（LPDDR）協定。
15. 如請求項13所述的方法，其中產生所述處理模式選擇訊號包括： 判斷與所述命令一起接收的所述位址是否包括對所述第一記憶區與所述第二記憶區彼此進行區分的特定位址； 當在與所述命令一起接收的所述位址中包括所述特定位址時，啟用所述處理模式選擇訊號；以及 當在與所述命令一起接收的所述位址中不包括所述特定位址時，禁用所述處理模式選擇訊號。
16. 如請求項15所述的方法，更包括：因應於所述處理模式選擇訊號的禁用而進入正常模式。
17. 如請求項15所述的方法，其中所述特定位址包括用於對所述第一記憶區進行定址的堆疊辨識訊號、通道位址及記憶體庫位址。
18. 如請求項15所述的方法，其中所述第一記憶區及所述第二記憶區藉由所述特定位址而被設定為固定區。
19. 如請求項15所述的方法，其中所述第一記憶區及所述第二記憶區藉由所述特定位址而被設定為可變區。
20. 如請求項13所述的方法，其中產生所述處理模式選擇訊號包括： 經由所述預定義協定介面依序接收第一命令； 經由所述預定義協定介面依序接收分別與依序接收的所述第一命令對應的位址； 判斷依序接收的所述位址是否與內部處理模式進入碼及內部處理模式退出碼一致；以及 基於判斷的結果而產生所述處理模式選擇訊號。
21. 如請求20所述的方法，其中產生所述處理模式選擇訊號包括： 當依序接收的所述位址與所述內部處理模式進入碼一致且依序接收的所述位址與所述內部處理模式退出碼不一致時，啟用所述處理模式選擇訊號；以及 當依序接收的所述位址與所述內部處理模式進入碼不一致或依序接收的所述位址與所述內部處理模式退出碼一致時，禁用所述處理模式選擇訊號。
22. 如請求項21所述的方法，更包括：因應於所述處理模式選擇訊號的禁用而進入正常模式。
23. 一種記憶體系統，包括： 記憶體裝置；以及 記憶體控制器，被配置成使用連接至所述記憶體裝置的預定義協定介面來控制所述記憶體裝置， 其中所述記憶體裝置包括： 記憶胞元陣列，包括第一記憶區及第二記憶區； 模式選擇器電路，被配置成經由所述預定義協定介面自所述記憶體控制器接收命令及位址，且基於與所述命令一起接收的所述位址，產生用於控制所述記憶體裝置進入內部處理模式的處理模式選擇訊號； 命令轉換器電路，被配置成因應於所述處理模式選擇訊號的啟用而將所接收的所述命令轉換成內部處理操作命令；以及 內部處理器，被配置成在所述內部處理模式中因應於所述內部處理操作命令而對所述第一記憶區實行內部處理操作。
24. 如請求項23所述的記憶體系統，其中所述預定義協定介面是記憶體物理層介面，所述記憶體物理層介面是雙倍資料速率（DDR）協定或低功率雙倍資料速率（LPDDR）協定。
25. 如請求項23所述的記憶體系統，其中所述模式選擇器電路因應於特定位址而產生所述處理模式選擇訊號，所述特定位址包括於與所述命令一起接收的所述位址中且對所述第一記憶區與所述第二記憶區彼此進行區分。

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