JP2007034540A - 情報処理システム - Google Patents
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Abstract
【解決手段】 情報処理システム1において、ホスト2がメモリカード3にデータを送信中、またはホスト2がメモリカード3からのデータ受信中にクロックノイズが原因でエラーが発生すると、ホスト2は、データ幅を4ビットから1ビットに変更し2回目のリトライ動作をする。データ線のバス幅を1ビットに変更することによって、クロックノイズが低減し、2回目に通信エラーが発生する確率を大幅に低減することができる。
【選択図】 図1
Description
2 ホスト(情報処理装置)
3 メモリカード(情報記憶装置)
4 クロック生成部
5 ホストコントローラ5
6 クロック抽出部
7 カードコントローラ
8 半導体メモリ
9 制御部(データ転送制御部)
10 FIFO部
11 ビット変換部
12 トランシーバ部
13 制御部
14 FIFO部
15 ビット変換部
16 トランシーバ部
B バス
CLK クロック線
CMD コマンド線
DATA0〜DATA3 データ線
Claims (5)
- 情報記憶装置と、前記情報記憶装置を管理する情報処理装置とよりなり、2本以上のデータ線を介してデータ転送が行われる情報処理システムであって、
前記情報処理装置は、
前記情報記憶装置とのデータ転送において通信エラーが発生した際に、データ転送に用いるデータ線の本数を少なくして再データ取得を行うデータ転送制御部を備えたことを特徴とする情報処理システム。 - 請求項1記載の情報処理システムにおいて、
前記データ転送制御部は、
通信エラーが発生した際に、データ転送に用いる前記データ線を1本にすることを特徴とする情報処理システム。 - 請求項1または2記載の情報処理システムにおいて、
前記情報処理装置は、
前記情報記憶装置に供給する第1のクロック信号を生成するクロック生成部を備え、
前記データ転送制御部は、
再データ取得を行う際に、前記第1のクロック信号よりも低い周波数の第2のクロック信号を生成するように前記クロック生成部の制御を行い、前記情報記憶装置に前記第2のクロック信号を供給することを特徴とする情報処理システム。 - データ転送において複数の転送モードを有した情報記憶装置と、前記情報記憶装置を管理する情報処理装置とよりなり、2本以上のデータ線を介してデータ転送が行われる情報処理システムであって、
前記情報処理装置は、
前記情報記憶装置とのデータ転送において通信エラーが発生した際に、データ転送のモードをより低速な転送モードに切り換えて再データ取得を行うデータ転送制御部を備えたことを特徴とする情報処理システム。 - 請求項4記載の情報処理システムにおいて、
前記情報処理装置は、
前記情報記憶装置に供給する第1のクロック信号を生成するクロック生成部を備え、
前記データ転送制御部は、
再データ取得を行う際に、前記第1のクロック信号よりも低い周波数の第2のクロック信号を生成するように前記クロック生成部の制御を行い、前記情報記憶装置に前記第2のクロック信号を供給することを特徴とする情報処理システム。
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JP2005215177A JP2007034540A (ja) | 2005-07-26 | 2005-07-26 | 情報処理システム |
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- 2005-07-26 JP JP2005215177A patent/JP2007034540A/ja active Pending
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