JP2007207229A

JP2007207229A - メモリカード、メモリカードのデータ駆動方法、及びメモリカードシステム

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Publication number: JP2007207229A
Application number: JP2007010598A
Authority: JP
Inventors: Seiko Park; 成浩朴; Sam-Yong Bahng; 方　三　龍; Sekigen Kyo; 碩原許
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-02-01
Filing date: 2007-01-19
Publication date: 2007-08-16
Anticipated expiration: 2027-01-19
Also published as: KR20070079225A; KR101177555B1; US20070274137A1; US7590011B2; JP4966672B2

Abstract

【課題】ホストに従ってデータ駆動能力を調節することができるメモリカード及びメモリカードのデータ駆動能力調節方法を提供する。
【解決手段】パッドと、入力信号に応じてパッドを駆動する駆動回路と、駆動回路から出力された信号の電圧レベルによって前記駆動回路出力信号の駆動電圧レベル及び駆動時点を制御する制御部とを含む。制御部はディレイ回路を含み、外部からの第１クロック信号を遅延して第２クロック信号を生成する。制御部は、第１クロック信号に同期して駆動回路の出力信号の電圧レベルを第１検出電圧としてキャプチャし、第２クロック信号に同期して駆動回路の出力信号の電圧レベルを第２検出電圧としてキャプチャする検出回路を含む。また、制御部は、第１検出電圧と第２検出電圧とに応答して、駆動回路の出力信号の駆動電圧レベル及び駆動時点を制御する駆動制御器を含む。
【選択図】図２

Description

本発明は半導体装置に係り、さらに具体的には、ホストの特性によってデータ駆動回路の駆動能力を調節することができるメモリカードに関する。

技術の発展によって、電子装置、特に携帯用電子装置は本来の機能とともに他の機能も有している。例えば、携帯用電話機には本来の通話機能とともに静止映像を撮影するためのカメラ機能と、動画を撮影するためのキャムコーダ機能とを有している。このように電子装置が本来の機能の他に加えられた機能を円滑に処理するためには、一般的に大容量の記憶装置が要求される。

大容量記憶装置として、携帯用電子装置に適するメモリは、周知のように、不揮発性メモリであるＮＡＮＤフラッシュメモリである。このような理由から、ＮＡＮＤフラッシュメモリは着脱可能なカード内に実装されて、携帯用電子装置の大容量記憶装置として用いられる。すなわち、ＮＡＮＤフラッシュメモリなどのような不揮発性メモリを含んだカード（以下では、‘メモリカード’と言うことにする）は、ユーザの要求に応じて携帯用電子装置に挿入され利用されるか、それから分離することができる。例えば、マルチメディアカード（ＭＭＣ）、セキュアデジタルカード（ＳＤｃａｒｄ）、スマートメディアカード（ＳｍａｒｔｍｅｄｉａＣａｒｄ）及びコンパクトフラッシュ（登録商標）カード（ＣｏｍｐａｃｔＦｌａｓｈＣａｒｄ）のようなカードは、デジタルカメラ、ＭＰ３プレーヤ、個人用携帯端末機（ＰＤＡ）、携帯用コンピュータ（ＨａｎｄｈｅｌｄＰＣ）、ゲーム機、ファックス機、スキャナ、プリンタなど（以下では、‘ホスト’という）のような電子装置の音声、映像及びデータ記憶媒体として用いられる。

メモリカードは挿入され利用されるほぼ二百種類のホストによって多様な動作環境に置かれるようになる。このときに、メモリカードとホストとのインターフェース互換性が重要である。例えば、ホストとメモリカードとの間にデータを送受信するためには、セットアップ／ホールド時間を合わせなければならない。従来技術では、メモリカードの設計段階でデータ出力端に駆動時点遅延オプションを含むようにしている。しかし、メモリカードの実装テスト段階において使用可能なホストに対して一々テストを実施して、適する時間遅延値を選択しなければならないという面倒さがあった。また、ホストとメモリカードとの間のデータ伝送ラインのキャパシタ成分及び終端抵抗がホスト毎に全て異なるため、メモリカードのデータ駆動能力を調節するのが困難であった。

本発明の目的は、ホストに従ってデータ駆動能力を調節することができるメモリカード及びメモリカードのデータ駆動能力調節方法を提供することにある。

上述した目的を解決するために本発明の一特徴によると、パッドと入力信号に応じて前記パッドを駆動する駆動回路と、前記駆動回路から出力された信号の電圧レベルによって前記駆動回路の出力信号の駆動電圧レベル及び駆動時点を制御する制御部とを含む。

一実施形態において、前記制御部は外部からの第１クロック信号を遅延して第２クロック信号を生成するディレイ回路と、前記第１クロック信号に同期して前記駆動回路の出力信号の電圧レベルを第１検出電圧としてキャプチャし、前記第２クロック信号に同期して前記駆動回路の出力信号の電圧レベルを第２検出電圧としてキャプチャする検出回路と、前記第１検出電圧と前記第２検出電圧とに応答して、前記駆動回路の出力信号の駆動電圧レベル及び駆動時点を制御する駆動制御器とを含む。

一実施形態において、前記第１検出電圧が前記第２検出電圧より高い場合、前記駆動制御器は前記駆動時点を遅延させ、前記駆動電圧レベルが減少するように前記駆動回路を制御する。

他の実施形態において、前記第１検出電圧が前記第２検出電圧より低い場合、前記駆動制御器は前記駆動時点を遅延させ、前記駆動電圧レベルが増加するように前記駆動回路を制御する。

一実施形態において、前記第２クロック信号をホストのストロボタイミングに同期するように遅延させる。

一実施形態において、前記メモリカードはマルチメディアカードを含む。

一実施形態において、データ情報を記憶するためのメモリをさらに含み、前記駆動回路に提供される入力信号は前記メモリから読み出されたデータである。

前記した目的を解決するために本発明の他の特徴によると、ホストに伝送される信号を駆動するための駆動回路を含むメモリカードのデータ駆動方法は、前記ホストから伝送された外部クロック信号に応答して、前記駆動回路から出力される信号の電圧レベルを第１検出電圧としてキャプチャする段階と、前記外部クロック信号の遅延クロック信号に応答して、前記駆動回路から出力される信号の電圧レベルを第２検出電圧としてキャプチャする段階とを含む。また、前記メモリカードの駆動方法は、前記第１検出電圧が前記第２検出電圧より高いか否かによって前記駆動回路から出力される信号の駆動電圧レベル及び駆動時点を調節する段階を含む。

一実施形態において、前記第１検出電圧が前記第２検出電圧より高い場合、前記駆動時点が遅延され、前記駆動電圧レベルが減少する。

他の実施形態において、前記第１検出電圧が前記第２検出電圧より低い場合、前記駆動時点が遅延され、前記駆動電圧レベルが増加する。

一実施形態において、前記遅延クロック信号は、前記ホストのストロボタイミングに同期するように遅延される。

前記した目的を解決するために本発明のさらに他の特徴によると、メモリカードシステムは、ホストと、前記ホストと接続されるように構成されたメモリカードとを含む。ここで、前記メモリカードは、メモリと、伝送ラインを介して前記ホストと接続される少なくとも１つのパッドと、前記メモリから出力されたデータによって前記パッドを駆動する駆動回路と、前記ホストのストロボタイミングに同期するように前記ホストから提供される第１クロック信号を遅延させて第２クロック信号を発生するディレイ回路と、前記第１クロック信号の遷移に応答して、前記駆動回路から出力される信号の電圧レベルを第１検出電圧としてキャプチャし、前記第２クロック信号の遷移に応答して前記駆動回路から出力される信号の電圧レベルを第２検出電圧としてキャプチャする検出回路と、前記第１検出電圧が前記第２検出電圧より高いか否かによって前記駆動回路から出力される信号の駆動時点及び駆動電圧レベルを調節する駆動制御器とを含む。

本発明によると、通信を実行するホストの種類及び特性によってメモリカード内部駆動回路の駆動能力（駆動時点及び駆動電圧レベル）を調節する装置を具備し、ホストとのインターフェース互換性を高めることができる。

また、メモリカードと通信を実行するホストの種類及び特性によって内部駆動回路の駆動能力を調節する装置をハードウェアで実現することによって、メモリカード設計の難しさ及びテストのときの煩雑さを減らすことができる。

図１は本発明に係るメモリカードシステムを示すブロック図である。図１を参照すると、メモリカード１は例えば、マルチメディアカードＭＭＣである。メモリカード１はＤＡＴ端子、ＣＭＤ端子、ＶＤＤ端子、ＶＳＳ端子、ＣＬＫ端子などの入／出力端子１０と、Ｉ／Ｏコントローラ２０、及びメモリ１１を含む。ＤＡＴ端子はデータ伝送ラインＤＡＴを介してホスト３とデータとを送受信する端子である。ＣＬＫ端子はホスト３からクロック伝送ラインＣＬＫを介してメモリカード動作のためのクロック信号ＭＣＬＫを受信する端子である。また、ＣＭＤ端子はホスト３から命令語伝送ラインＣＬＫを介して制御命令を受信する端子である。制御命令は例えば、メモリ１１からデータを読み出すか、メモリ１１にデータを記録するなどのようなメモリカード制御に係わる命令を意味する。ＶＤＤ端子は、ホスト３から直流電圧が入力される端子であり、ＶＳＳ端子は直流電圧に対する接地（Ｇｒｏｕｎｄ）の役割を果たす端子である。この他に、メモリカード１はユーザが別に定義して用いるように具備された予備端子を含む。

メモリカード１が伝送ラインＣＬＫ、ＤＡＴ、ＣＭＤを介してホスト３とデータなどのような各種の信号を交換するときには、効率的で正確な信号伝逹のために終端抵抗ＲＤＡＴ、ＲＣＭＤと伝送ラインのキャパシタ成分ＣＤＡＴ、ＣＣＭＤ、ＣＣＬＫを考慮しなければならない。したがって、メモリカード１の設計のとき、伝送ラインを介して接続される受信側と送信側とのインピーダンスマッチングのために終端抵抗（ＴｅｒｍｉｎａｔｉｏｎＲｅｓｉｓｔｏｒ）を調節する。また、メモリカード１の出力端に存在するキャパシタ成分がホスト３の種類によって変わるため、これを考慮して送信側出力端の駆動能力（駆動時点及び駆動電圧レベル）を調節しなければならない。しかし、数百に至るホスト３の種類を全て考慮して、メモリカード１の出力端の駆動能力を一々調節するのには困難がある。本発明はこのような問題点を解決するために、次のような駆動回路制御部を含むメモリカードを提供する。

図２は本発明に係るメモリカードを示すブロック図である。図２を参照すると、メモリカード１のＩ／Ｏコントローラ２０は駆動回路２１と駆動回路制御部２３とを含む。メモリカード１は上述したようにホスト（図１の３）からの制御命令に従ってメモリ１１からデータＤＡＴＡを読み出す。メモリ１１から読み出されたデータＤＡＴＡはＩ／Ｏコントローラ２０内の駆動回路２１に入力される。駆動回路２１はクロック信号ＭＣＬＫに同期してデータＭＤＡＴを出力する。出力されたデータＭＤＡＴはデータ伝送ラインＤＡＴに接続されたデータ入／出力パッド１３を介してホスト３に伝達される。ホスト３のコントローラ（図示しない）はストロボタイミングＳＴＢにメモリカード１から伝達されたデータＭＤＡＴを読み込む。

駆動回路制御部２３は駆動制御器２３１、検出回路２３３、及びディレイ回路２３５を含む。以下では、図２及び図３を参照して駆動回路制御部２３によって制御されるメモリカードの動作を説明する。図３は本発明に係るメモリカードの動作特性を説明するためのタイミング図である。

駆動回路制御部２３のディレイ回路２３５にクロック入力パッド１５を介してホスト３から伝達されるクロック信号ＭＣＬＫが入力される。ディレイ回路２３５はホスト３からのクロック信号ＭＣＬＫを所定の時間遅延させて内部クロック信号ＭＣＬＫ＿Ｄを発生する。このとき、ディレイ回路２３５はホスト３のストロボＳＴＢタイミングに同期するようにクロック信号ＭＣＬＫを遅延させる。

検出回路２３３は駆動回路２１の出力端（または、パッド１３）に接続されて駆動回路２１から出力されたデータＭＤＡＴＡが入力される。検出回路２３３はホスト３からのクロック信号ＭＣＬＫと内部クロック信号ＭＣＬＫ＿Ｄとにそれぞれ同期して駆動回路２１の出力データＭＤＡＴを検出する。すなわち、検出回路２３３はクロック信号ＭＣＬＫの上昇エッジ（ＲｉｓｉｎｇＥｄｇｅ）に同期して駆動回路２１の出力データＭＤＡＴをキャプチャする。また、検出回路２３３は内部クロック信号ＭＣＬＫ＿Ｄの上昇エッジに同期して駆動回路２１の出力データＭＤＴをキャプチャする。このときに、内部クロック信号ＭＣＬＫ＿Ｄの上昇エッジはホスト３のストロボタイミングと同一である。例えば、検出回路２３３はクロック信号ＭＣＬＫまたは内部クロック信号ＭＣＬＫ＿Ｄに同期して、駆動回路２１の出力が入力される２つのフリップフロップで構成することができる。この場合に、１つのフリップフロップは、クロック信号ＭＣＬＫに同期して、駆動回路２１の出力データＭＤＡＴを入力し、他の１つのフリップフロップは内部クロック信号ＭＣＬＫ＿Ｄに同期して、駆動回路２１の出力データＭＤＡＴを入力する。以下では、検出回路２３３がクロック信号ＭＣＬＫに同期してキャプチャした駆動回路２１の出力データＭＤＡＴを基準値ＲＥＦといい、内部クロック信号ＭＣＬＫ＿Ｄに同期してキャプチャした出力データＭＤＡＴを対象値ＴＡＲという。

駆動制御器２３１は検出回路２３３から入力された基準値ＲＥＦと対象値ＴＡＲとを比較し、比較結果によって駆動回路２１の駆動能力すなわち、駆動時点及び駆動電圧レベルを調節する。

以下では、図２及び図４乃至図６を参照して、駆動回路制御部２３を含むメモリカード１の動作を詳細に説明する。図４乃至図６は本発明において駆動回路制御装置２３によって制御されるメモリカードの動作特性を示すタイミング図である。

具体的に、ホスト３からの制御命令によってメモリカード１内部のメモリコントローラ（図示しない）の制御下にメモリ１１からデータＤＡＴＡが読み出される。メモリ１１から読み出されたデータＤＡＴＡはＩ／Ｏコントローラ２０に入力される。Ｉ／Ｏコントローラ２０の駆動回路２１はホスト３から入力されたクロック信号ＭＬＣＫに同期してデータＤＡＴＡをデータパッド１３に出力する。このとき、駆動回路制御部２３の検出回路２３３はクロック信号ＭＣＬＫに同期して基準値ＲＥＦをキャプチャして、駆動制御器２３１に伝達する。また、検出回路２３３はディレイ回路２３５から入力された内部クロック信号ＭＣＬＫに同期して対象値ＴＡＲをキャプチャし、これを駆動制御器２３１に伝達する。駆動制御器２３１は基準値ＲＥＦと対象値ＴＡＲとを比較して、比較結果によって制御信号ＣＯＮを駆動回路２１に発生する。

例えば、駆動制御器２３１は基準値ＲＥＦと対象値ＴＡＲの電圧レベルとを比較した結果、目標値の電圧レベルが低い場合には、図４に示したように、データＭＤＡＴの出力電圧レベルを上昇させるように駆動回路２１を制御する。同時に、駆動制御器２３１は、図６に示したように、データＭＤＡＴの駆動時点を遅延するように駆動回路２１を制御する。すなわち、駆動制御器２３１の出力データＭＤＡＴの駆動時点が遅延される。

一方、駆動制御器２３１は基準値ＲＥＦと対象値ＴＡＲの電圧レベルとを比較して対象値ＴＡＲの電圧レベルが基準値ＲＥＦより高い場合には、データＭＤＡＴＡの駆動電圧レベルが低くなるように駆動回路２１を制御する。同時に駆動制御器２３１は駆動回路２１のデータＭＤＡＴＡの駆動時点を遅延するように駆動回路２１を制御する。図６に示したように、駆動回路２１のデータＭＤＡＴＡ駆動時点を所定の時間遅延させると、出力データＭＤＡＴのパルス幅が長くなり、結果的にホールタイムＨが長くなる。

駆動制御器２３１は駆動回路２１の駆動電圧レベルを調節（上昇または下降）し、駆動時点が長くなるように同時または順次に制御することができる。すなわち、駆動回路制御部２３はホスト３のストロボタイミングに合わせて駆動回路２１の出力をキャプチャした値（目標値）を基準値と比較する。そして駆動回路制御部２３はその結果によって、駆動回路２１の駆動電圧レベル及び駆動時点を調節する。このとき、駆動回路制御部２３は初期に駆動回路２１の駆動電圧レベルを最高値に設定し、検出及び比較結果によって徐々に駆動電圧レベルを低め、同時に駆動時点を遅延することができる。または、初期に駆動回路２１の駆動電圧レベルを最低値に設定し、検出及び比較結果によって徐々に駆動電圧レベルを高めながら、駆動時点を遅延することもできる。

また、駆動回路制御部２３は駆動回路２１のデータ出力時間が２ｎｓ単位で長くなるように調節（遅延）できる。駆動回路制御部２３は駆動回路２１の駆動能力調節のとき、必要によって駆動時点のみを遅延するか、駆動電圧レベルのみを調節することもできる。

本発明によると、メモリカード１と通信を実行するホスト３の種類及び特性によって、メモリカード１内の駆動回路２１の駆動能力（駆動時点及び駆動電圧レベル）を調節する装置をハードウェアで実現する。したがって、メモリカード１が用いられる二百種類以上のホスト３のそれぞれの特性に適するようにホールドタイムを調節し、インターフェース互換性を高めることができる。

本発明に係る回路の構成及び動作を上述した説明及び図面によって示したが、これは例をあげて説明したに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能である。

本発明に係るメモリカードシステムを示す概路図である。図１に示した本発明に係るメモリカードを示すブロック図である。本発明に係るメモリカードの動作特性を示すタイミング図である。図２に示した駆動回路制御装置の制御によるメモリカードの動作特性を示すタイミング図である。図２に示した駆動回路制御装置の制御によるメモリカードの動作特性を示すタイミング図である。図２に示した駆動回路制御装置の制御によるメモリカードの動作特性を示すタイミング図である。

符号の説明

１メモリカード
３ホスト
１１メモリ
１３データ入／出力パッド
１５クロック信号入力パッド
２０入／出力コントローラ
２１駆動回路
２３駆動回路制御部
２３１駆動制御器
２３３検出回路
２３５ディレイ回路

Claims

パッドと、
入力信号に応じて前記パッドを駆動する駆動回路と、
前記駆動回路から出力された信号の電圧レベルによって前記駆動回路の出力信号の駆動電圧レベル及び駆動時点を制御する制御部とを含むことを特徴とするメモリカード。
前記制御部は、
外部からの第１クロック信号を遅延して第２クロック信号を生成するディレイ回路と、
前記第１クロック信号に同期して、前記駆動回路の出力信号の電圧レベルを第１検出電圧としてキャプチャし、前記第２クロック信号に同期して、前記駆動回路の出力信号の電圧レベルを第２検出電圧としてキャプチャする検出回路と、
前記第１検出電圧と前記第２検出電圧とに応答して、前記駆動回路の出力信号の駆動電圧レベル及び駆動時点を制御する駆動制御器とを含むことを特徴とする請求項１に記載のメモリカード。
前記第１検出電圧が前記第２検出電圧より高い場合、前記駆動制御器は前記駆動時点を遅延させ、前記駆動電圧レベルが減少するように前記駆動回路を制御することを特徴とする請求項２に記載のメモリカード。
前記第１検出電圧が前記第２検出電圧より低い場合、前記駆動制御器は前記駆動時点を遅延させ、前記駆動電圧レベルが増加するように前記駆動回路を制御することを特徴とする請求項２に記載のメモリカード。
前記第２クロック信号をホストのストロボタイミングに同期するように遅延させることを特徴とする請求項２に記載のメモリカード。
前記メモリカードはマルチメディアカードを含むことを特徴とする請求項１に記載のメモリカード。
データ情報を記憶するためのメモリをさらに含み、前記駆動回路に提供される入力信号は前記メモリから読み出されたデータであることを特徴とする請求項１に記載のメモリカード。
ホストに伝送される信号を駆動するための駆動回路を含むメモリカードのデータ駆動方法において、
前記ホストから伝送された外部クロック信号に応答して、前記駆動回路から出力される信号の電圧レベルを第１検出電圧としてキャプチャする段階と、
前記外部クロック信号の遅延クロック信号に応答して、前記駆動回路から出力される信号の電圧レベルを第２検出電圧としてキャプチャする段階と、
前記第１検出電圧が前記第２検出電圧より高いか否かによって前記駆動回路から出力される信号の駆動電圧レベル及び駆動時点を調節する段階とを含むことを特徴とするデータ駆動方法。
前記第１検出電圧が前記第２検出電圧より高い場合、前記駆動時点が遅延され、前記駆動電圧レベルが減少することを特徴とする請求項８に記載のメモリカードのデータ駆動方法。
前記第１検出電圧が前記第２検出電圧より低い場合、前記駆動時点が遅延され、前記駆動電圧レベルが増加することを特徴とする請求項８に記載のメモリカードのデータ駆動方法。
前記遅延クロック信号は前記ホストのストロボタイミングに同期するように遅延されることを特徴とする請求項８に記載のメモリカードのデータ駆動方法。
ホストと、
前記ホストと接続されるように構成されたメモリカードとを含み、
前記メモリカードは
メモリと、
伝送ラインを介して前記ホストと接続される少なくとも１つのパッドと、
前記メモリから出力されたデータによって前記パッドを駆動する駆動回路と、
前記ホストのストロボタイミングに同期するように前記ホストから提供される第１クロック信号を遅延させて、第２クロック信号を発生するディレイ回路と、
前記第１クロック信号の遷移に応答して、前記駆動回路から出力される信号の電圧レベルを第１検出電圧としてキャプチャし、前記第２クロック信号の遷移に応答して、前記駆動回路から出力される信号の電圧レベルを第２検出電圧としてキャプチャする検出回路と、
前記第１検出電圧が前記第２検出電圧より高いか否かによって前記駆動回路から出力される信号の駆動時点及び駆動電圧レベルを調節する駆動制御器とを含むことを特徴とするメモリカードシステム。
前記第１検出電圧が前記第２検出電圧より高い場合、前記駆動制御器は前記駆動時点を遅延させ、前記駆動電圧レベルが減少するように前記駆動回路を制御することを特徴とする請求項１２に記載のメモリカードシステム。
前記第１検出電圧が前記第２検出電圧より低い場合、前記駆動制御器は前記駆動時点を遅延させ、前記駆動電圧レベルが増加するように前記駆動回路を制御することを特徴とする請求項１２に記載のメモリカードシステム。
前記メモリカードはマルチメディアカードを含むことを特徴とする請求項１２に記載のメモリカードシステム。