CN113204503A

CN113204503A - 一种数据同步输出方法及电路

Info

Publication number: CN113204503A
Application number: CN202110597385.4A
Authority: CN
Inventors: 杨坤
Original assignee: Beijing Orende Microelectronics Technology Co ltd
Current assignee: Beijing Orende Microelectronics Technology Co ltd
Priority date: 2021-05-31
Filing date: 2021-05-31
Publication date: 2021-08-03

Abstract

本申请公开了一种数据同步输出方法及电路。所述数据同步输出方法包括：获取各条通道的接收状态；根据各条通道的接收状态判断各条通道中是否有通道未接收数据，若有，则生成阻塞信号以通过所述阻塞信号阻止已经接收数据的通道输出数据；当每条通道均接收数据后，为各条通道生成同步输出信号以使各条通道同时输出数据。本申请的数据同步输出方法放弃了原有的读取模式，采用以阻塞信号来阻止接收数据的通道输出数据，并在每条通道均接收数据后，为各条通道生成同步输出信号以使各条通道同时输出数据的方式来进行同步，采用这种方式，能够快速实现同步并输出并行数据，相对于现有技术具有更高的同步效率。

Description

一种数据同步输出方法及电路

技术领域

本申请涉及数据同步技术领域，具体涉及一种数据同步输出方法、数据同步输出电路数据同步输出电路、数据同步电路以及驱动芯片。

背景技术

名词解释：

MIPI：Mobile Industry Processor Interface，移动产业处理器接口；

CPHY：C-Physical，C端口物理层。

在当前的显示驱动芯片中，采用MIPI-CPHY接口接收视频数据时，为了扩大带宽，需要采用多通道并行输入数据，通常采用3通道输入，这样总带宽达到9.6Gbit/s。

然而，由于CPHY的特性，每条通道的高速时钟是通过本通道数据线经过时钟恢复模块得到。三条通道各自高速时钟是异步关系。现有技术使用的同步结构如附图1所示。

参见图1，以通道0为例，HS_clk_0表示数据中的时钟分量(时钟信号)。通道0、通道1和通道2的数据写入用于进行时钟同步(SYNC)的FIFO(First Input First Output，先进先出队列)后，三条通道统一依照rx_clk时钟信号进行读出输出，从而实现三通道的时钟同步。

rx_clk时钟信号可以是从通道0的时钟HS_clk_0、通道1的时钟HS_clk_1和通道2的时钟HS_clk_2中选择的时钟，也可以是另外建立的时钟。三条通道的数据经过FIFO进行时钟同步之后，输出到ALIGN(对齐)模块中，进行数据对齐。

采用上述方式，一方面，由于CPHY特性和低功耗要求，每条通道发送完成后会停止发送数据，造成失去高速时钟的情况产生。这样，对整个芯片的高速数据通路的处理周期数有严格要求，迫切需要多通道间实现快速同步，并能够保证任何通道高速时钟消失不会对高速数据通路的工作产生影响。

另一方面，大多数情况下，数据的接收与传输是由两个主体来完成的，此时，采用上述方式的传输效率较低，从而可能出现如下情况：在数据的接收还没有完成的情况下，数据的传输就已经结束了，这样，结束的传输方可能会在数据的传输完成后关闭通道，导致数据的接收不完整。

举例来说，在一个数据传输中，需要为三条通道输入数据，而三条通道会将输入的数据接收并输出，此时，输入数据的一方可能在输入完数据后就关闭通路，此时，对于数据接收的一方，则可能由于接收速度问题导致数据接收不完整。

因此，希望有一种技术方案来克服或至少减轻现有技术的至少一个上述缺陷。

发明内容

本发明的目的在于提供一种数据同步输出方法来克服或至少减轻现有技术的至少一个上述缺陷。

本发明的一个方面，提供一种

数据同步输出方法，用于至少两条通道输出数据的同步，其特征在于，所述数据同步输出方法包括：

获取各条通道的接收状态；

根据各条通道的接收状态判断各条通道中是否有通道未接收数据，若有，则生成阻塞信号以通过所述阻塞信号阻止已经接收数据的通道输出数据；

当每条通道均接收数据后，为各条通道生成同步输出信号以使各条通道同时输出数据。

可选地，每条通道均包括一个高速时钟；

当每条通道均接收数据后，为各条通道生成同步输出信号以使各条通道同时输出数据包括：

当每条通道均接收数据后，为各条通道分别生成同步输出信号以使各条通道以各条通道中在时间上最后接收数据的通道所具有的高速时钟作为读时钟同时输出数据。

可选地，每条通道的高速时钟与其他通道中的至少一条通道的高速时钟的相位不同。

可选地，所述生成阻塞信号包括：

根据各条通道的接收状态判断各条通道中是否有通道未接收数据，若有，

则判断各条已经接收数据的通道是否输出各自接收的第一数据，若是，则为已经输出第一数据的通道生成所述阻塞信号。

本申请还提供了一种数据同步输出电路，所述数据同步输出电路包括：

接收状态获取单元，所述接收状态获取单元用于获取各条通道的接收状态；

第一接收数据判断单元，所述第一接收数据判断单元用于根据各条通道的接收状态判断各条通道中是否有通道未接收数据；

阻塞信号生成单元，所述阻塞信号生成单元用于在所述接收数据判断模块判断为有时生成阻塞信号以通过所述阻塞信号阻止已经接收数据的通道输出数据；

同步输出信号生成单元，所述同步输出信号生成单元用于当每条通道均接收数据后，为各条通道生成同步输出信号以使各条通道同时输出数据。

可选地，所述数据同步输出电路进一步包括：

时钟选择单元，所述时钟选择单元用于在所述同步输出信号生成单元为各条通道分别生成同步输出信号时，选择在时间上最后接收数据的通道所具有的高速时钟为读时钟，从而使所述同步输出信号生成单元根据所述读时钟为各条通道同时输出数据。

本申请还提供了一种数据同步电路，所述数据同步电路包括：

多条通道，每条通道用于接收数据以及输出数据；

数据同步输出电路，所述数据同步输出电路为如上所述的数据同步输出电路，用于实现各条通道输出数据的同步。

可选地，每条通道均包括一个高速时钟，且每条通道的高速时钟与其他通道中的至少一条通道的高速时钟的相位不同。

本申请还提供了一种驱动芯片，所述驱动芯片包括MIPI-CPHY接口以及如上所述的数据同步电路。

可选地，所述驱动芯片为显示驱动芯片。

有益效果

本申请的数据同步输出方法放弃了原有的读取模式，采用以阻塞信号来阻止接收数据的通道输出数据，并在每条通道均接收数据后，为各条通道生成同步输出信号以使各条通道同时输出数据的方式来进行同步，采用这种方式，能够快速实现同步并输出并行数据，相对于现有技术具有更高的同步效率，采用这种方式，可以尽量与输入端的时间同步，从而防止出现现有技术中的由于接收速度问题导致数据接收不完整。

附图说明

图1为现有技术的通道同步结构的示意图。

图2是本申请一实施例的数据同步输出方法的流程示意图。

图3是图1所示的数据同步输出电路的示例性电路图。

图4为根据本申请一实施例的数据同步输出电路的结构示意图。

图5示出根据本申请一实施例的未经对齐的数据的时序图；

图6示出根据本申请一实施例的经过对齐的数据的时序图。

图7示出根据本申请一实施例的驱动芯片的结构示意图。

具体实施方式

为使本申请实施的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。所描述的实施例是本申请一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本申请的实施例进行详细说明。

需要说明的是，在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

图2是本申请一实施例的数据同步输出方法的流程示意图。

如图2所示的数据同步输出方法用于实现至少两条通道输出数据的同步，所述数据同步输出方法包括：

步骤1：获取各条通道的接收状态；

步骤2：根据各条通道的接收状态判断各条通道中是否有通道未接收数据，若有，则生成阻塞信号以通过阻塞信号阻止已经接收数据的通道输出数据；

步骤3：当每条通道均接收数据后，为各条通道生成同步输出信号以使各条通道同时输出数据。

本申请的数据同步输出方法放弃了原有的读取模式，采用以阻塞信号来阻止接收数据的通道输出数据，并在每条通道均接收数据后，为各条通道生成同步输出信号以使各条通道同时输出数据的方式来进行同步，采用这种方式，能够快速实现同步并输出并行数据，相对于现有技术具有更高的同步效率。

在本实施例中，每条通道均包括一个高速时钟；

当每条通道均接收数据后，为各条通道分别生成同步输出信号以使各条通道以各条通道中在时间上最后获取接收数据的通道所具有的高速时钟为读时钟同时输出数据。

在本实施例中，本申请的接收的数据为视频数据。可以理解的是，本申请的接收的数据并不局限为视频数据，还可以是其他类型的数据，例如存储数据等。在实际工作中，视频数据在接收数据过程中如果可以减少高速时钟工作时长，即可降低芯片的功耗。

在本实施例中，选择各条通道中的其中一条通道的高速时钟为读时钟，从而能够不依赖于另外通道的高速时钟是否存在。这样，在另外通道完成高速数据的传输后，可以关闭高速时钟，节省功耗。如附图5和6所示，整个结构多通路的数据同步和时钟选择的实现时序图。

通过本申请的方法和结构，在多通道的视频高速数据接收中，能够实现最快在2个高速时钟周期内完成快速同步和多通道数据的对齐功能。减少数据传输的时间。

在本实施例中，每条通道的高速时钟与其他通道中的至少一条通道的高速时钟的相位不同。

采用这种方式，本申请不仅实现了数据的同步输出，还实现了在数据的同步输出过程中，将各条通道的高速时钟也同步的目的。

在本实施例中，生成阻塞信号包括：

下面以举例的方式对本申请进行进一步详细阐述，可以理解的是，该举例并不构成对本申请的任何限制。

参见图3，在本实施例中，通道的数量为三条，通道为FIFO通道(先入先出队列)，且3条通道各自的高速时钟是异步关系。为了方便描述，三条通道分别称为通道0、通道1以及通道2。

假设每条通道均接收数据，其中，通道0预备接收视频数据A、B、C；通道1预备接收视频数据D、E、F，通道2道预备接收视频数据G、H、I。

采用本申请的数据同步输出方法具体如下：

步骤1：获取各条通道的接收状态；假设在第一时间点上，获取的各条通道的接收状态如下：通道0已经接收数据A，还没接收数据B、C；

通道1未接收数据、通道2未接收数据；

在此种状态下，步骤2：根据各条通道的接收状态判断各条通道中是否有通道未接收数据，若有，则生成阻塞信号以通过所述阻塞信号阻止已经接收数据的通道输出数据；

即由于通道1以及通道2均未接收到数据，因此，阻止通道0接收的数据输出。

假设在第二时间点(晚于第一时间点)，通道1接收数据D，通道2未接收数据，此时，通道0可能接收数据B，也可能第一通道已经接收完数据B、C；

此时，则继续根据各条通道的接收状态判断各条通道中是否有通道未接收数据，若有，则生成阻塞信号以通过所述阻塞信号阻止已经接收数据的通道输出数据。

假设在第三时间点(晚于第一时间点以及第二时间点)，通道2接收数据G，此时，通道0可能接收数据B，也可能通道0已经接收完数据B、C，通道1可能接收数据E，也可能通道1已经接收完数据E、F；

此时，由于三条通道均接收完数据，则进行下一步：

另外，在本申请中，以各条通道中在时间上最后获取接收数据的通道所具有的高速时钟为读时钟，在本举例中，由于通道2是在时间上最后获取接收数据的通道，因此，以通道2作为时间上最后获取接收数据的通道，即采用通道2的高速时钟作为读时钟，采用这种方式，可以在另外通道完成高速数据的传输后关闭高速时钟，节省功耗。

在多通道发送视频数据的过程中，通过使用本方法和结构，快速实现多通道的时钟同步和数据对齐作用，达到了保证高速时钟关闭前完成整个高速时钟域的逻辑功能。

在显示驱动芯片的视频数据接收过程中，减少高速时钟工作时长，在芯片的低功耗实现方面非常重要。减少高速时钟工作时间，就要求芯片在高速时钟域下逻辑功能尽快完成，各个部分的逻辑周期有着及其严格的要求。通过本申请的方法和结构，在多通道的视频高速数据接收中，能够实现最快在2个高速时钟周期内完成快速同步和多通道数据的对齐功能。减少数据传输的时间。

参见图4，在本实施例中，本申请还提供了一种数据同步输出电路400，所述数据同步输出电路包括接收状态获取单元401、第一接收数据判断单元402、阻塞信号生成单元403以及同步输出信号生成单元404，其中，

接收状态获取单元用于获取各条通道的接收状态；

第一接收数据判断单元用于根据各条通道的接收状态判断各条通道中是否有通道未接收数据；

阻塞信号生成单元用于在接收数据判断单元判断为有时生成阻塞信号以通过所述阻塞信号阻止已经接收数据的通道输出数据；

同步输出信号生成单元用于当每条通道均接收数据后，为各条通道生成同步输出信号以使各条通道同时输出数据。

在本实施例中，数据同步输出电路进一步包括时钟选择单元，所述时钟选择单元用于在所述同步输出信号生成单元为各条通道分别生成同步输出信号时，选择在时间上最后接收数据的通道所具有的高速时钟为读时钟，从而使所述同步输出信号生成单元根据所述读时钟为各条通道同时输出数据。

本申请还提供了一种数据同步输出电路，所述数据同步输出电路包括多条通道以及数据同步输出电路，每条通道用于接收数据以及输出数据；数据同步输出电路为如上所述的数据同步输出电路，用于实现各条通道输出数据的同步。

在本实施例中，每条通道均包括一个高速时钟，且每条通道的高速时钟的与其他通道中的至少一条通道的高速时钟的相位不同。

图3是图1所示的数据同步输出电路的示例性电路图。在图3所示实施例中，当同步输出信号时，存入FIFO的数据会持续输出，起到同步作用，当生成阻塞信号时，FIFO停止输出，保存输入数据。

在本实施例中，阻塞信号与同步输出信号可以是具有不同电平的同一个信号源发出的信号，例如，阻塞信号为高电平信号，同步输出信号为低电平信号。

如图3所示，以通道0为例，通道0具有输入的数据，该数据中存在时钟分量(时钟信号)，通过时钟恢复单元获得。且该通道0的目的在于输出数据，该输出数据的时钟分量经过FIFO的处理，变成clk_sel时钟。具体而言，FIFO将三条通道(通道0、通道1、通道2)的读时钟统一成clk_sel，从而实现三通道的时钟同步。通道0中的数据进入FIFO_halt后，首先输出第一个数据，然后暂停，保存输入的数据。等到通道0、通道1和通道2均保存有数据时，三个通道同时输出数据，从而实现数据对齐。

在实践中，可以通过模拟电路来处理三通道的数据中的时钟分量，得到三条通道的时钟使能信号，然后根据时钟使能信号来判断哪条通道中的数据最后到来(例如，判断MIPI-CPHY的三条通道中哪条通道的高速时钟最后关闭)。

在现有技术中，数据不能立即输出，而是需要一个时钟周期来完成读取过程，才能使数据输出。因此，本申请相对于现有技术而言，能够减少读取过程所花费的一个周期的时间，实现3个FIFO的数据的快速对齐。对齐后的三条通道数据输出给后续协议解析部分。

图5和图6示出整个结构多通路的数据同步和时钟选择的实现时序图。图5示出输入数据的情况，其中i_DATA_0表示通道0的数据情况(对齐情况)，HS_clk_0表示通道0的数据的时钟情况；i_DATA_1表示通道1的数据情况(对齐情况)，HS_clk_1表示通道1的数据的时钟情况；i_DATA_2表示通道2的数据情况(对齐情况)，HS_clk_2表示通道2的数据的时钟情况。可以看出，通道0的数据最先到来，通道2的数据最后到来。可以理解的是，各个通道的时钟数据在实际过程中是随机的，在本段描述中，并不特指各个通道必须按照图5以及图6所描述的过程实现。

图6示出经过本申请的数据对齐电路处理后的输出数据的情况，其中o_DATA_0表示通道0的输出数据的对齐情况，o_DATA_1表示通道1的输出数据的对齐情况，o_DATA_2表示通道2的输出数据的对齐情况；HALT表示阻塞信号的开启和关闭情况(线条在上方表示阻塞信号开启，数据不能输出，线条在下方表示阻塞信号关闭，数据可以输出)；clk_sel表示所选择的时钟信号，可以看出，clk_sel时钟与通道1中的数据是对齐的，也就是说，数据对齐电路选择了最后到来的通道1中的数据的时钟作为读出时钟，以实现三条通道的时钟同步。

参见图7，在本实施例中，该驱动芯片为显示驱动芯片700。

以下参照图7描述根据本发明一实施例的显示驱动芯片700。

如图7所示，显示驱动芯片700包括数据对齐电路710。

显示驱动芯片700是显示屏成像系统的主要部分，是集成了电阻、调节器、比较器和功率晶体管等部件，包括LCD模块和显示子系统，负责驱动显示器和控制驱动电流等功能，分为静态驱动和动态驱动两种方法。

以下描述根据本申请一实施例的计算机可读存储介质。

根据本实施例的计算机可读存储介质，其上存储有计算机程序指令，计算机程序指令在被处理器运行时使得处理器执行本说明书上文中描述的根据本申请各种实施例的显示驱动方法中的步骤。

在一实施例中，计算机可读存储介质可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以包括但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。

虽然，上文中已经用一般性说明及具体实施方案对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims

1.一种数据同步输出方法，用于至少两条通道输出数据的同步，其特征在于，所述数据同步输出方法包括：

获取各条通道的接收状态；

2.如权利要求1所述的数据同步输出方法，其特征在于，每条通道均包括一个高速时钟；

3.如权利要求2所述的数据同步输出方法，其特征在于，每条通道的高速时钟与其他通道中的至少一条通道的高速时钟的相位不同。

4.如权利要求3所述的数据同步输出方法，其特征在于，所述生成阻塞信号包括：

5.一种数据同步输出电路，其特征在于，所述数据同步输出电路包括：

阻塞信号生成单元，所述阻塞信号生成单元用于在所述接收数据判断单元判断为有时生成阻塞信号以通过所述阻塞信号阻止已经接收数据的通道输出数据；

6.如权利要求5所述的数据同步输出电路，其特征在于，所述数据同步输出电路进一步包括：

7.一种数据同步电路，其特征在于，所述数据同步电路包括：

多条通道，每条通道用于接收数据以及输出数据；

数据同步输出电路，所述数据同步输出电路为如权利要求5或6所述的数据同步输出电路，用于实现各条通道输出数据的同步。

8.如权利要求7所述的数据同步电路，其特征在于，每条通道均包括一个高速时钟，且每条通道的高速时钟与其他通道中的至少一条通道的高速时钟的相位不同。

9.一种驱动芯片，其特征在于，所述驱动芯片包括MIPI-CPHY接口以及如权利要求7或8所述的数据同步电路。

10.如权利要求9所述的驱动芯片，其特征在于，所述驱动芯片为显示驱动芯片。