CN112532215B - 一种多路同步信号发生系统、方法、设备及介质 - Google Patents

Abstract

本说明书实施例公开了一种多路同步信号发生系统，包括：控制器、转接器与多个信号发生器，其中，控制器连接转接器，多个信号发生器并行连接于转接器；控制器用于发送波形数据；转接器包括第一逻辑模块，第一逻辑模块用于接收控制器发送的波形数据，并将波形数据发送至对应的信号发生器；第一逻辑模块还用于产生同步信号；第一逻辑模块还用于根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，并将同步延迟时间发送至对应的信号发生器；信号发生器包括第二逻辑模块和AD模块；第二逻辑模块用于反馈转接器发送的同步信号，并根据每个信号发生器对应的延迟时间，将收到的波形数据发送至AD模块。

Description

一种多路同步信号发生系统、方法、设备及介质

技术领域

本说明书涉及计算机的技术领域，尤其涉及一种多路同步信号发生系统、方法、设备及介质。

背景技术

在很多场景都需要用到多路同步信号发生系统，以达到多台信号发生器同时生成波形信号。但多台信号发生器在产生波形信号时，存在一定的时间差。现有技术在解决上述问题时效果比较差，现需要一种效果更好的方式，减少多台信号发生器之间存在的时间差。

发明内容

本说明书一个或多个实施例提供一种多路同步信号发生系统、方法、设备及介质，用以解决如下技术问题：现有技术在解决上述问题时效果比较差，现需要一种效果更好的方式，减少多个信号发生器之间存在的时间差。

为解决上述技术问题，本说明书一个或多个实施例是这样实现的：

本说明书一个或多个实施例提供的一种多路同步信号发生系统，所述系统包括：

控制器、转接器与多个信号发生器，其中，控制器连接转接器，多个信号发生器并行连接于转接器；

控制器用于发送波形数据；

转接器包括第一逻辑模块，所述第一逻辑模块用于接收控制器发送的波形数据，并将波形数据发送至对应的信号发生器；

所述第一逻辑模块还用于产生同步信号，并通过同步信号与对应的信号发生器进行数据通信，以便通过同步信号触发各路信号发生器的同步；

所述第一逻辑模块还用于根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，并将所述同步延迟时间发送至对应的信号发生器；

信号发生器包括第二逻辑模块和AD模块；

所述第二逻辑模块用于反馈转接器发送的同步信号，并根据每个信号发生器对应的延迟时间，将收到的波形数据发送至AD模块。

进一步的，所述根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，具体包括：

针对指定的信号发生器，设定转接器处的延迟时间为0ns，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第一延迟时间，其中，记录的第一延迟时间为同步信号的整数周期数；

设定转接器处的延迟时间为第一预设值，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第二延迟时间，其中，记录的第二延迟时间为同步信号的整数周期数；

若判断出所述第二延迟时间与第一延迟时间的周期数不相同，确定出转接器与对应的信号发生器之间的同步延迟时间为第二延迟时间减去第一预设值。

进一步的，所述转接器与对应的信号发生器之间的同步延迟时间包括每个信号发生器对应的转接器处的延迟时间与信号发生器处的延迟时间；

所述第一逻辑模块具体用于：

将每个信号发生器对应的信号发生器处的延迟时间发送至对应的信号发生器。

进一步的，所述根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，具体包括：

针对指定的信号发生器，设定转接器处的延迟时间为0ns，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第三延迟时间，其中，记录的第三迟时间为同步信号的整数周期数；

设定转接器处的延迟时间为第二预设值，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第四延迟时间，其中，记录的第四延迟时间为同步信号的整数周期数；

若判断出所述第四延迟时间与第三延迟时间的周期数不相同，确定出转接器处的延迟时间为第二预设值，确定出信号发生器处的延迟时间为第四延迟时间。

进一步的，所述转接器包括第一接口与多个第二接口，第一接口用于转发同步信号，第二接口用于转发延迟时间及波形数据。

进一步的，控制器还用于设定每个波形发生器所需波形数据的参数，并在预先存储的数据库中确定出对应的波形数据。

进一步的，第一逻辑模块与第二逻辑模块皆为FPGA模块。

本说明书一个或多个实施例提供的一种多路同步信号发生方法，所述方法包括：

转接器根据预设方式确定出转接器与对应的信号发生器之间的同步延迟时间，并将转接器与对应的信号发生器之间的同步延迟时间发送至对应的信号发生器；

控制器向转接器发送波形数据，转接器将波形数据发送至对应的信号发生器；

在信号发生器接收所述波形数据后，转接器根据转接器处的延迟时间向对应的信号发生器发送同步信号；

所述转接器接收到对应的信号发生器的反馈信号后，信号发生器根据转接器与对应的信号发生器之间的同步延迟时间向AD模块发送波形数据。

本说明书一个或多个实施例提供的一种多路同步信号发生设备，所述设备包括：

至少一个处理器；以及，

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够：

转接器根据预设方式确定出转接器与对应的信号发生器之间的同步延迟时间，并将转接器与对应的信号发生器之间的同步延迟时间发送至对应的信号发生器；

控制器向转接器发送波形数据，转接器将波形数据发送至对应的信号发生器；

在信号发生器接收所述波形数据后，转接器根据转接器处的延迟时间向对应的信号发生器发送同步信号；

所述转接器接收到对应的信号发生器的反馈信号后，信号发生器根据转接器与对应的信号发生器之间的同步延迟时间向AD模块发送波形数据。

本说明书一个或多个实施例提供的一种多路同步信号发生介质，存储有计算机可执行指令，所述计算机可执行指令设置为：

转接器根据预设方式确定出转接器与对应的信号发生器之间的同步延迟时间，并将转接器与对应的信号发生器之间的同步延迟时间发送至对应的信号发生器；

控制器向转接器发送波形数据，转接器将波形数据发送至对应的信号发生器；

在信号发生器接收所述波形数据后，转接器根据转接器处的延迟时间向对应的信号发生器发送同步信号；

所述转接器接收到对应的信号发生器的反馈信号后，信号发生器根据转接器与对应的信号发生器之间的同步延迟时间向AD模块发送波形数据。

本说明书一个或多个实施例采用的上述至少一个技术方案能够达到以下有益效果：本说明书一个或多个实施例通过确定出转接器与对应的信号发生器之间的同步延迟时间，并根据每个信号发生器对应的延迟时间，将信号发生器的第二逻辑模块收到的波形数据发送至AD模块，以使得AD模块可以更好的生成同步信号。

附图说明

为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本说明书一个或多个实施例提供的一种多路同步信号发生系统的结构示意图；

图2为本说明书一个或多个实施例提供的多路同步信号发生系统的结构示意图；

图3为本说明书一个或多个实施例提供的一种多路同步信号发生方法的流程示意图。

具体实施方式

为了使本技术领域的人员更好地理解本说明书中的技术方案，下面将结合本说明书实施例中的附图，对本说明书实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本说明书实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

图1为本说明书一个或多个实施例提供的一种多路同步信号发生系统的结构示意图，系统包括：控制器、转接器与多个信号发生器，其中，控制器连接转接器，多个信号发生器并行连接于转接器。其中，

控制器用于发送波形数据；

转接器包括第一逻辑模块，所述第一逻辑模块用于接收控制器发送的波形数据，并将波形数据发送至对应的信号发生器；

所述第一逻辑模块还用于产生同步信号，并通过同步信号与对应的信号发生器进行数据通信，以便通过同步信号触发各路信号发生器的同步；

所述第一逻辑模块还用于根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，并将转接器与对应的信号发生器之间的同步延迟时间发送至对应的信号发生器；

信号发生器包括第二逻辑模块和AD模块；

所述第二逻辑模块用于反馈转接器发送的同步信号，并根据转接器与对应的信号发生器之间的同步延迟时间，将收到的波形数据发送至AD模块。

本说明书一个或多个实施例中的第一逻辑模块与第二逻辑模块皆可以为FPGA模块。

需要说明的是，根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，具体可以包括：

针对指定的信号发生器，设定转接器处的延迟时间为0ns，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第一延迟时间，其中，记录的第一延迟时间为同步信号的整数周期数；

设定转接器处的延迟时间为第一预设值，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第二延迟时间，其中，记录的第二延迟时间为同步信号的整数周期数；

若判断出所述第二延迟时间与第一延迟时间的周期数不相同，确定出转接器与对应的信号发生器之间的同步延迟时间为第二延迟时间减去第一预设值。

需要说明的时，在确定出所有信号发生器对应的同步延迟时间后，以同步延迟时间最长的信号发生器为参考，在每个信号发生器处设置需要延迟的时间，以便多个信号发生器的第二逻辑模块可以同时向AD模块发送波形数据。比如，第一个信号发生器对应的同步延迟时间为45ns，第二个信号发生器对应的延迟时间为63ns，第三个信号发生器对应的延迟时间为55ns，可以以第二个信号发生器为参考，确定出第一信号发生器延迟18ns,第三个信号发生器延迟8ns，第三个信号发生器延迟0ns。

针对上述内容，参见图2示出的多路同步信号发生系统的结构示意图，其中，转接器包括第一接口(图中的sync接口)与多个第二接口(图中的数据和控制接口)，第一接口用于转发同步信号，第二接口用于转发延迟时间及波形数据，具体可以包括：

S11、上电后，转接器通过数据接口为每个信号发生器设定ID编号，其中，每个ID编号具有唯一性；

S12、转换器向第一个信号发生器发送对应的ID编号，等待第一个信号发生器反馈的握手回复；

S13、转换器接收到握手信号后，设定同步信号生成延迟为0ns，通过sync接口发送同步信号，并开始计数，信号发生器接收到同步信号后，向转接器发送反馈的同步信号；

S14、转接器接收到反馈的同步信号后，停止计数，并记录所需要的同步延迟时间T1(T1为整数个周期数)；

S15、转接器设定同步信号生成延迟为1ns，通过sync接口发送同步信号，并开始计数，在接收到反馈的同步信号后，停止计数，记录所需要的同步延迟时间T2，若判断出T2等于T1时，执行步骤S16；

S16、逐级增大转接器设定的同步信号生成延迟时间至Ans，通过sync接口发送同步信号，并开始计数，在接收到反馈的同步信号后，停止计数，记录所需要的同步延迟时间T3，当T3不等于T1时，执行步骤S17；

S17、转接器重新发送第一个信号发生器的ID编号，停止对第一个信号发生器的同步延迟计算，确定出第一个信号发生器与转接器之间的延迟时间为(T3*B-A)ns，其中，同步信号的周期为Bns，A与B皆为大于等于1的整数，且A＜B，比如，A为4，B为10；

S18、重复步骤S12到S17，记录转接器与所有信号发生器的延迟时间。

进一步的，所述转接器与对应的信号发生器之间的同步延迟时间包括每个信号发生器对应的转接器处的延迟时间与信号发生器处的延迟时间；

所述第一逻辑模块具体用于：

可以将每个信号发生器对应的信号发生器处的延迟时间发送至对应的信号发生器，可以将每个信号发生器对应的转接器处的延迟时间保存在转接器。

根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，具体包括：

针对指定的信号发生器，设定转接器处的延迟时间为0ns，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第三延迟时间，其中，记录的第三迟时间为同步信号的整数周期数；

设定转接器处的延迟时间为第二预设值，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第四延迟时间，其中，记录的第四延迟时间为同步信号的整数周期数；

若判断出所述第四延迟时间与第三延迟时间的周期数不相同，确定出转接器处的延迟时间为第二预设值，确定出信号发生器处的延迟时间为第四延迟时间。

需要说明的时，在确定出所有信号发生器对应的同步延迟时间后，以信号发生器处延迟时间最长的信号发生器为参考，在每个信号发生器处设置需要延迟的时间，以便多个信号发生器的第二逻辑模块可以同时向AD模块发送波形数据。比如，第一个信号发生器对应的信号发生器处延迟时间为40ns(同步信号的周期可以为10ns)，第一个信号发生器对应的转接器处延迟时间为3ns，第二个信号发生器对应的信号发生器处延迟时间为50ns，第二个信号发生器对应的转接器处延迟时间为4ns，第三个信号发生器对应的信号发生器处延迟时间为60ns，第三个信号发生器对应的转接器处延迟时间为5ns，可以以第三个信号发生器为参考，转接器向第一个信号发生器发送同步信号时延迟3ns，并在第一个信号发生器的第二逻辑模块处延迟20ns；转接器向第二个信号发生器发送同步信号时延迟4ns，并在第二个信号发生器的第二逻辑模块处延迟10ns；转接器向第三个信号发生器发送同步信号时延迟3ns，并在第三个信号发生器的第二逻辑模块处延迟0ns。

针对上述内容，参见图2示出的多路同步信号发生系统的结构示意图，具体可以包括：

S21、上电后，转接器通过数据接口为每个信号发生器设定ID编号，其中，每个ID编号具有唯一性；

S22、转换器向第一个信号发生器发送对应的ID编号，等待第一个信号发生器反馈的握手回复；

S23、转换器接收到握手信号后，设定同步信号生成延迟为0ns，通过sync接口发送同步信号，并开始计数，信号发生器接收到同步信号后，向转接器发送反馈的同步信号；

S24、转接器接收到反馈的同步信号后，停止计数，并记录所需要的同步延迟时间T4(T4为整数个周期数)；

S25、转接器设定同步信号生成延迟为1ns，通过sync接口发送同步信号，并开始计数，在接收到反馈的同步信号后，停止计数，记录所需要的同步延迟时间T5，若判断出T5等于T4时，执行步骤S26；

S26、逐级增大转接器设定的同步信号生成延迟时间至Cns，通过sync接口发送同步信号，并开始计数，在接收到反馈的同步信号后，停止计数，记录所需要的同步延迟时间T6，当T6不等于T4时，执行步骤S27；

S27、转接器重新发送第一个信号发生器的ID编号，停止对第一个信号发生器的同步延迟计算，确定出转接器处的延迟时间Cns，第一个信号发生器处的延迟时间为(T6*D)ns，其中，同步信号的周期为Dns，C与D皆为大于等于1的整数，且C＜D，比如，C为5，D为9；

S28、重复步骤S22到S27，记录转接器与所有信号发生器的延迟时间。

进一步的，控制器还用于设定每个波形发生器所需波形数据的参数，并在预先存储的数据库中确定出对应的波形数据。

需要说明的是，控制器可以为工控机，转接器可以为转接卡，信号发生器可以为信号发生板卡，波形数据可以包括波形信号与控制信号。控制器可以通过控制界面，设置生成波形信号的参数，比如，波形信号的参数可以为频率、相位、占空比等，控制器的软件自动选择存储的波形信号，并发送至转接器。存储的波形信号可以是提前生成的，根据业务需求不同，存储的波形信号也不相同。控制器发送的波形信号不是一次发一个，需要发送多个，发到对应的信号发生器，并进行存储。

进一步的，图3为本说明书一个或多个实施例提供的一种多路同步信号发生方法的流程示意图，所述方法的步骤可以包括：

步骤S301，转接器根据预设方式确定出转接器与对应的信号发生器之间的同步延迟时间，并将转接器与对应的信号发生器之间的同步延迟时间发送至对应的信号发生器。

步骤S302，控制器向转接器发送波形数据，转接器将波形数据发送至对应的信号发生器。

步骤S303，在信号发生器接收所述波形数据后，转接器根据转接器处的延迟时间向对应的信号发生器发送同步信号。

步骤S304，所述转接器接收到对应的信号发生器的反馈信号后，信号发生器根据转接器与对应的信号发生器之间的同步延迟时间向AD模块发送波形数据。

进一步的，转接器与对应的信号发生器之间的同步延迟时间包括每个信号发生器对应的转接器处的延迟时间与信号发生器处的延迟时间；

所述将转接器与对应的信号发生器之间的同步延迟时间发送至对应的信号发生器，具体包括：

将每个信号发生器对应的信号发生器处的延迟时间发送至对应的信号发生器。

本说明书一个或多个实施例提供的一种多路同步信号发生设备，所述设备包括：

至少一个处理器；以及，

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够：

转接器根据预设方式确定出转接器与对应的信号发生器之间的同步延迟时间，并将转接器与对应的信号发生器之间的同步延迟时间发送至对应的信号发生器；

控制器向转接器发送波形数据，转接器将波形数据发送至对应的信号发生器；

在信号发生器接收所述波形数据后，转接器根据转接器处的延迟时间向对应的信号发生器发送同步信号；

所述转接器接收到对应的信号发生器的反馈信号后，信号发生器根据转接器与对应的信号发生器之间的同步延迟时间向AD模块发送波形数据。

本说明书一个或多个实施例提供的一种多路同步信号发生介质，存储有计算机可执行指令，所述计算机可执行指令设置为：

转接器根据预设方式确定出转接器与对应的信号发生器之间的同步延迟时间，并将转接器与对应的信号发生器之间的同步延迟时间发送至对应的信号发生器；

控制器向转接器发送波形数据，转接器将波形数据发送至对应的信号发生器；

在信号发生器接收所述波形数据后，转接器根据转接器处的延迟时间向对应的信号发生器发送同步信号；

所述转接器接收到对应的信号发生器的反馈信号后，信号发生器根据转接器与对应的信号发生器之间的同步延迟时间向AD模块发送波形数据。

在20世纪90年代，对于一个技术的改进可以很明显地区分是硬件上的改进(例如，对二极管、晶体管、开关等电路结构的改进)还是软件上的改进(对于方法流程的改进)。然而，随着技术的发展，当今的很多方法流程的改进已经可以视为硬件电路结构的直接改进。设计人员几乎都通过将改进的方法流程编程到硬件电路中来得到相应的硬件电路结构。因此，不能说一个方法流程的改进就不能用硬件实体模块来实现。例如，可编程逻辑器件(Programmable Logic Device,PLD)(例如现场可编程门阵列(Field Programmable GateArray，FPGA))就是这样一种集成电路，其逻辑功能由用户对器件编程来确定。由设计人员自行编程来把一个数字系统“集成”在一片PLD上，而不需要请芯片制造厂商来设计和制作专用的集成电路芯片。而且，如今，取代手工地制作集成电路芯片，这种编程也多半改用“逻辑编译器(logic compiler)”软件来实现，它与程序开发撰写时所用的软件编译器相类似，而要编译之前的原始代码也得用特定的编程语言来撰写，此称之为硬件描述语言(Hardware Description Language，HDL)，而HDL也并非仅有一种，而是有许多种，如ABEL(Advanced Boolean Expression Language)、AHDL(Altera Hardware DescriptionLanguage)、Confluence、CUPL(Cornell University Programming Language)、HDCal、JHDL(Java Hardware Description Language)、Lava、Lola、MyHDL、PALASM、RHDL(RubyHardware Description Language)等，目前最普遍使用的是VHDL(Very-High-SpeedIntegrated Circuit Hardware Description Language)与Verilog。本领域技术人员也应该清楚，只需要将方法流程用上述几种硬件描述语言稍作逻辑编程并编程到集成电路中，就可以很容易得到实现该逻辑方法流程的硬件电路。

控制器可以按任何适当的方式实现，例如，控制器可以采取例如微处理器或处理器以及存储可由该(微)处理器执行的计算机可读程序代码(例如软件或固件)的计算机可读介质、逻辑门、开关、专用集成电路(Application Specific Integrated Circuit，ASIC)、可编程逻辑控制器和嵌入微控制器的形式，控制器的例子包括但不限于以下微控制器：ARC 625D、Atmel AT91SAM、Microchip PIC18F26K20以及Silicone Labs C8051F320，存储器控制器还可以被实现为存储器的控制逻辑的一部分。本领域技术人员也知道，除了以纯计算机可读程序代码方式实现控制器以外，完全可以通过将方法步骤进行逻辑编程来使得控制器以逻辑门、开关、专用集成电路、可编程逻辑控制器和嵌入微控制器等的形式来实现相同功能。因此这种控制器可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置也可以视为硬件部件内的结构。或者甚至，可以将用于实现各种功能的装置视为既可以是实现方法的软件模块又可以是硬件部件内的结构。

上述实施例阐明的系统、装置、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。一种典型的实现设备为计算机。具体的，计算机例如可以为个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任何设备的组合。

为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本说明书时可以把各单元的功能在同一个或多个软件和/或硬件中实现。

本领域内的技术人员应明白，本说明书实施例可提供为方法、系统、或计算机程序产品。因此，本说明书实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本说明书实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本说明书是参照根据本说明书实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。

内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

本说明书可以在由计算机执行的计算机可执行指令的一般上下文中描述，例如程序模块。一般地，程序模块包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、数据结构等等。也可以在分布式计算环境中实践本说明书，在这些分布式计算环境中，由通过通信网络而被连接的远程处理设备来执行任务。在分布式计算环境中，程序模块可以位于包括存储设备在内的本地和远程计算机存储介质中。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置、设备、非易失性计算机存储介质实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

上述对本说明书特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

以上所述仅为本说明书的一个或多个实施例而已，并不用于限制本说明书。对于本领域技术人员来说，本说明书的一个或多个实施例可以有各种更改和变化。凡在本说明书的一个或多个实施例的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本说明书的权利要求范围之内。

Claims (8)

1.一种多路同步信号发生系统，其特征在于，所述系统包括：

控制器、转接器与多个信号发生器，其中，控制器连接转接器，多个信号发生器并行连接于转接器；

控制器用于发送波形数据；

转接器包括第一逻辑模块，所述第一逻辑模块用于接收控制器发送的波形数据，并将波形数据发送至对应的信号发生器；

所述第一逻辑模块还用于产生同步信号，并通过同步信号与对应的信号发生器进行数据通信，以便通过同步信号触发各路信号发生器的同步；

所述第一逻辑模块还用于根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，并将所述同步延迟时间发送至对应的信号发生器；

信号发生器包括第二逻辑模块和AD模块；

所述第二逻辑模块用于反馈转接器发送的同步信号，并根据每个信号发生器对应的延迟时间，将收到的波形数据发送至AD模块；

所述转接器与对应的信号发生器之间的同步延迟时间包括每个信号发生器对应的转接器处的延迟时间与信号发生器处的延迟时间；

所述第一逻辑模块具体用于：

将每个信号发生器对应的信号发生器处的延迟时间发送至对应的信号发生器，将每个信号发生器对应的转接器处的延迟时间保存在所述转接器；

所述根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，具体包括：

针对指定的信号发生器，设定转接器处的延迟时间为0ns，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第三延迟时间，其中，记录的第三迟时间为同步信号的整数周期数；

设定转接器处的延迟时间为第二预设值，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第四延迟时间，其中，记录的第四延迟时间为同步信号的整数周期数；

若判断出所述第四延迟时间与第三延迟时间的周期数不相同，确定出转接器处的延迟时间为第二预设值，确定出信号发生器处的延迟时间为第四延迟时间。

2.根据权利要求1所述的多路同步信号发生系统，其特征在于，所述根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，具体包括：

针对指定的信号发生器，设定转接器处的延迟时间为0ns，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第一延迟时间，其中，记录的第一延迟时间为同步信号的整数周期数；

设定转接器处的延迟时间为第一预设值，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第二延迟时间，其中，记录的第二延迟时间为同步信号的整数周期数；

若判断出所述第二延迟时间与第一延迟时间的周期数不相同，确定出转接器与对应的信号发生器之间的同步延迟时间为第二延迟时间减去第一预设值。

3.根据权利要求1所述的多路同步信号发生系统，其特征在于，所述转接器包括第一接口与多个第二接口，第一接口用于转发同步信号，第二接口用于转发延迟时间及波形数据。

4.根据权利要求1所述的多路同步信号发生系统，其特征在于，控制器还用于设定每个波形发生器所需波形数据的参数，并在预先存储的数据库中确定出对应的波形数据。

5.根据权利要求1所述的多路同步信号发生系统，其特征在于，第一逻辑模块与第二逻辑模块皆为FPGA模块。

6.一种多路同步信号发生方法，其特征在于，所述方法包括：

转接器根据预设方式确定出转接器与对应的信号发生器之间的同步延迟时间，并将转接器与对应的信号发生器之间的同步延迟时间发送至对应的信号发生器；

控制器向转接器发送波形数据，转接器将波形数据发送至对应的信号发生器；

在信号发生器接收所述波形数据后，转接器根据转接器处的延迟时间向对应的信号发生器发送同步信号；

所述转接器接收到对应的信号发生器的反馈信号后，信号发生器根据转接器与对应的信号发生器之间的同步延迟时间向AD模块发送波形数据；

所述转接器与对应的信号发生器之间的同步延迟时间包括每个信号发生器对应的转接器处的延迟时间与信号发生器处的延迟时间；

第一逻辑模块具体用于：

将每个信号发生器对应的信号发生器处的延迟时间发送至对应的信号发生器，将每个信号发生器对应的转接器处的延迟时间保存在所述转接器；

所述根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，具体包括：

针对指定的信号发生器，设定转接器处的延迟时间为0ns，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第三延迟时间，其中，记录的第三迟时间为同步信号的整数周期数；

设定转接器处的延迟时间为第二预设值，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第四延迟时间，其中，记录的第四延迟时间为同步信号的整数周期数；

若判断出所述第四延迟时间与第三延迟时间的周期数不相同，确定出转接器处的延迟时间为第二预设值，确定出信号发生器处的延迟时间为第四延迟时间。

7.一种多路同步信号发生设备，其特征在于，所述设备包括：

至少一个处理器；以及，

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够：

转接器根据预设方式确定出转接器与对应的信号发生器之间的同步延迟时间，并将转接器与对应的信号发生器之间的同步延迟时间发送至对应的信号发生器；

控制器向转接器发送波形数据，转接器将波形数据发送至对应的信号发生器；

在信号发生器接收所述波形数据后，转接器根据转接器处的延迟时间向对应的信号发生器发送同步信号；

所述转接器接收到对应的信号发生器的反馈信号后，信号发生器根据转接器与对应的信号发生器之间的同步延迟时间向AD模块发送波形数据；

所述转接器与对应的信号发生器之间的同步延迟时间包括每个信号发生器对应的转接器处的延迟时间与信号发生器处的延迟时间；

第一逻辑模块具体用于：

将每个信号发生器对应的信号发生器处的延迟时间发送至对应的信号发生器，将每个信号发生器对应的转接器处的延迟时间保存在所述转接器；

所述根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，具体包括：

针对指定的信号发生器，设定转接器处的延迟时间为0ns，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第三延迟时间，其中，记录的第三迟时间为同步信号的整数周期数；

设定转接器处的延迟时间为第二预设值，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第四延迟时间，其中，记录的第四延迟时间为同步信号的整数周期数；

若判断出所述第四延迟时间与第三延迟时间的周期数不相同，确定出转接器处的延迟时间为第二预设值，确定出信号发生器处的延迟时间为第四延迟时间。

8.一种多路同步信号发生介质，存储有计算机可执行指令，其特征在于，所述计算机可执行指令设置为：

转接器根据预设方式确定出转接器与对应的信号发生器之间的同步延迟时间，并将转接器与对应的信号发生器之间的同步延迟时间发送至对应的信号发生器；

控制器向转接器发送波形数据，转接器将波形数据发送至对应的信号发生器；

在信号发生器接收所述波形数据后，转接器根据转接器处的延迟时间向对应的信号发生器发送同步信号；

所述转接器接收到对应的信号发生器的反馈信号后，信号发生器根据转接器与对应的信号发生器之间的同步延迟时间向AD模块发送波形数据；

所述转接器与对应的信号发生器之间的同步延迟时间包括每个信号发生器对应的转接器处的延迟时间与信号发生器处的延迟时间；

第一逻辑模块具体用于：

将每个信号发生器对应的信号发生器处的延迟时间发送至对应的信号发生器，将每个信号发生器对应的转接器处的延迟时间保存在所述转接器；

所述根据预设方式分别确定出转接器与对应的信号发生器之间的同步延迟时间，具体包括：

针对指定的信号发生器，设定转接器处的延迟时间为0ns，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第三延迟时间，其中，记录的第三迟时间为同步信号的整数周期数；

设定转接器处的延迟时间为第二预设值，并向指定的信号发生器发送同步信号，开始计数；

当指定的信号发生器接收到同步信号后，向转接器发送反馈信号，转接器接收到反馈信号后，停止计数，并记录第四延迟时间，其中，记录的第四延迟时间为同步信号的整数周期数；

若判断出所述第四延迟时间与第三延迟时间的周期数不相同，确定出转接器处的延迟时间为第二预设值，确定出信号发生器处的延迟时间为第四延迟时间。

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