JP2008530647A - エネルギ消費を低減したバス調停制御器 - Google Patents

Abstract

装置は、第１の論理回路と第１の回路との間に接続された第１のバスと、複数の回路と関連した複数の非高インピーダンス回路アクセス論理回路と第１の論理回路との間に接続された１群の第２のバスとを含む。各回路アクセス論理回路は、（ｉ）第１の論理回路に回路書き込み値を回路書き込み期間中及び当該回路書き込み期間に続き且つ別の回路が書き込むことを許可されたとき終了するアイドル期間中に与え、且つ（ｉｉ）別の回路が書き込むことを許可されたときデフォルト値を与えるよう適合されている。第１の論理回路は、２つの連続した回路書き込み値間の変化に応答して第１のバスの状態を変えるよう適合されている。

Description

本発明は、エネルギ消費を低減する非高インピーダンス装置及び方法に関する。

スタティック・デバイス（ｓｔａｔｉｃ ｄｅｖｉｃｅｓ）の電力消費、及び特に移動装置の電力消費を低減する必要性が益々高まっている。移動装置は、例えば、情報端末（ＰＤＡ）、セルラ電話器、ラジオ、ページャ、ラップ・トップ・コンピュータ、及び類似のものを含むことができる。移動装置の電力消費は、移動装置が通常再充電する前に比較的長期間動作すると想定されているので重要である。

典型的な装置は、プロセッサ、コントローラ、メモリ・ユニット、周辺装置、及び類似のもののような複数の回路を有する。典型的には、多くの回路は、互いに中央バスにより相互接続される。

複数の回路が同じバスに接続されているとき、各回路は、媒体アクセス制御スキームに従って当該バスにアクセスすることができる。バスにアクセスすることを許可された装置は、当該バスを介して伝搬する或る一定の回路書き込み値を書き込むことができる。

回路書き込み値が、バスに沿って適正に伝搬され、そして他の回路の出力により影響されないことを保証する必要性がある。この必要性を満足させるため、様々な技術が開発された。これらの技術には、回路がその書き込みセッションを終了するとき回路が強制的にゼロ値又は１値を与える「ゼロ復帰」及び「１復帰」方策が含まれる。

バス状態の頻繁な変化はエネルギを消費することが知られている。バス状態の各変化は、様々なバス・キャパシタンスに充電（又は放電）することを書き込み回路に要求する。ゼロ復帰方策及び１復帰方策の両方は、複数のバス変化に関係する。

高インピーダンス・アーキテクチャは、回路が高インピーダンス状態に入り、そしてバス状態に対してアイドル期間中に影響を与えないようにすることを可能にする。高インピーダンス装置は、より大きいシリコン・フットプリント、試験することの問題、リピータを挿入する際に困難を招くこと、及び類似のもののような様々な欠点を有する。それらの欠点のあるものは、Ｃｈｅｕｎｇ他の米国特許出願Ｎｏ．２００２／０１６６０７４に説明されている。

集積回路のエネルギ消費を低減するための効率的な方法を提供する必要性がある。

添付の特許請求の範囲に記載されたような非高インピーダンス装置のエネルギ消費を低減するための方法及び装置が提供される。
本発明は、図面と関係した以下の詳細な説明からより完全に理解され、認められるであろう。

以下の説明は、高インピーダンス状態を許可しない非高インピーダンス装置に言及する。従って、バスに接続される構成要素は、有効値を与えなければならず、そして高インピーダンス出力を与えることによってはバスからの接続を事実上切ることを許されない。或る一定のビットの有効値が、ハイ又はローのいずれかであることができることが都合良いが、しかしこれは、必ずしもそうである必要はない。

エネルギ消費を低減することができ、そしてある場合には、バス状態の変化の量及び／又は回数を制限することによりエネルギ消費を著しく低減することができる。エネルギ低減量は、通常、様々なパラメータ、装置の構造、及び装置のバスを介したデータ転送の頻度に応じて変わる。

図１は、本発明の一実施形態に従った装置１０″を示す。図２は、本発明の一実施形態に従った装置１０を示す。図３は、本発明の別の実施形態に従った装置１０′を示す。
装置１０″は、各回路が回路制御論理回路を有する回路３０″及び５０″のような複数の回路を含む。回路３０″及び５０″は、バス１３０及び１５０により第１の論理回路１００″に接続される。第１の論理回路１００″は、第１のバス１２０により第１の回路２０に接続される。回路３０″及び５０″のそれぞれは、第１の論理回路１００″に回路書き込み値を与えるよう適合されている対応の回路アクセス論理回路３１″及び５１″を有する。回路書き込み値は、回路書き込み期間中、及び当該回路書き込み期間に続くアイドル期間中に与えられる。このアイドル期間は、別の回路が書き込むことを許可されるとき終了する。回路３０″及び５０″のそれぞれは、別の回路が書き込むことを許可されるときデフォルト値を与える。

第１の論理回路１００″は、２つの連続した回路書き込み値間の変化に応答して第１のバス１２０の状態を変えるよう適合されている。回路アクセス論理回路３１″及び５１″のそれぞれが別の回路が第１の論理回路１００″に書き込んでいるかどうかを指示するグローバル信号を受け取ることに注目されたい。

回路書き込み値が複数の信号を含むことができることに注目されたい。
本発明者は、ここで開示の方法及び装置を、典型的な書き込み動作が数クロック・サイクル毎に生じるパイプライン化された環境に適用した。本発明の他の実施形態に従って、本装置及び方法を、ゼロ待ち状態環境を含む他の環境に適用することができる。

図２の装置１０は、異なる回路デフォルト値（これは「０」のストリングの代わりに「１」のストリングである。）を有することにより、且つ装置１０′のＮＯＲゲートの代わりにＡＮＤゲートを含む第１の論理回路を有することにより、図３の装置１０′と異なる。

装置１０は、第１の回路２０、及び参照番号３０及び５０で示される複数の回路を含む。典型的には、装置１０は、２つより多い回路３０及び５０を含むが、しかし説明の便宜上、２つの回路３０及び５０のみが、示されている。第１の回路２０は、デジタル信号プロセッサ、又は汎用プロセッサ、或いは双方の組み合わせであることができるプロセッサであることが都合よい。複数の回路３０及び５０は、メモリ・ユニット、周辺装置、メモリ・アクセス制御器、及び類似のもののうちのいずれかであることが都合よい。

第１の回路２０は、複数の回路３０及び５０の人へのアクセスを制御する。このアクセスを制御するための様々な方法がある。例えば、第１の回路２０は、アクセス制御に基づくアドレスを用いることができ、そこにおいては、第１の回路２０は、人にアクセスすることができる回路（３０又は５０）のそのアドレスを、説明の便宜上図２に示していないアドレス・バス又は他のバスを介して送る。他のアクセス制御スキームを用いることができることに注目されたい。

複数の回路３０及び５０は、回路アクセス・ユニット３１及び５１を介して、そして複数の第２のバス１３０及び１５０を介して第１の論理回路１００に接続される。第１の論理回路１００は、第１のバス１２０を介して第１の回路２０に接続される。

各回路アクセス論理回路が、関連した回路内に含まれることが都合良いが、しかしこれは必ずしもそうである必要はない。
各回路アクセス論理回路は、その回路アクセス論理回路と関連した回路が書き込むことを許可されるとき回路書き込み値を第１の論理回路１００に与えるよう適合されている。各回路アクセス論理回路は更に、別の回路が書き込むことを許可されるとき、デフォルト値を与えるよう適合されている。

第１の論理回路１００は、２つの連続した回路書き込み値間の変化に応答して、第１のバス１２０の状態を変えるよう適合されている。
本発明の一実施形態に従って、回路アクセス論理回路３１及び５１は、複数の回路３０、５０のうちの少なくとも１つの回路の書き込み動作を表すグローバル信号１０１に応答する。

グローバル信号１０１は、或る一定の回路が第１の論理回路１００に書き込むことを許可されることを指示する回路書き込み信号（３３及び５３）のそれぞれに対してＯＲゲート１０２によるＯＲ演算を適用する第１の論理回路１００により発生される。

本発明の一実施形態に従って、各回路により与えられるデフォルト値は、１（「１」）のストリングである。図２の第１の論理回路１００は、ひとまとめにして参照番号１０４で示されるＡＮＤゲートのアレイを有し、当該ＡＮＤゲートのアレイは、ＡＮＤゲート１０４に並列に接続される第２のバスの各ビットに対して論理ＡＮＤ演算を実行する。従って、第１のバスの各ビットについて値は、全ての第２のバスの対応ビットの値のＡＮＤである。

回路アクセス論理回路３１、３１′、３１″、５１、５１′及び５１″のような回路アクセス論理回路が非高インピーダンス論理回路であることに注目されたい。それらの回路アクセス論理回路は、高インピーダンス状態に入ることを許可されない。各回路アクセス論理回路は、有効値が回路書き込み値であれデフォルト値であれ、当該有効値を与えねばならない。

通常は、高インピーダンスであると考えられることができるインピーダンスは、１０万オームのオーダ又はそれより高い範囲にある。或る一定の装置の高インピーダンスは、その装置に接続されるバスのインピーダンス並びに当該バスに接続された他の装置のインピーダンスに応じて定義されることができることに注目されたい。高インピーダンス状態においては、装置は、他の装置からの接続を事実上切られていると見なすことができる。

本発明の一実施形態に従って、各回路により与えられるデフォルト値は、ゼロ（「０」）のストリングである。図３の第１の論理回路１００′は、ひとまとめにして参照番号１０４′で示されるＮＯＲゲートのアレイを有し、当該ＮＯＲゲートのアレイは、ＮＯＲゲート１０４′に並列に接続される第２のバスの各ビットに対して論理ＮＯＲ演算を実行する。従って、第１のバスの各ビットについての値は、全ての第２のバスの対応ビットの値のＮＯＲである。

図２は、回路３０により書き込まれるべき情報を、雲形３６により表される様々な回路論理回路から受け取るための複数の入力を有するフリップフロップ３２を含む回路アクセス論理回路３１を示す。フリップフロップ３２は、フリップフロップ３２をセット（設定）するためのセット制御入力を有する。フリップフロップ３２がセットされない場合、当該フリップフロップ３２は、論理回路３６により与えられる書き込み値を与える。これらの書き込み値は、第１の論理回路１００から第２のバス１３０へ送られる。

回路アクセス論理回路３１は更に、入力としてグローバル信号１０１及び反転された回路書き込み信号３３を受け取るＡＮＤゲート３４を含む。ＡＮＤゲート３４の出力は、別の回路（例えば、参照番号５０で示すような回路）が許可されたとき、又は装置がリセットされた後にフリップフロップ３２をセットする（「１」のストリングを出力する）ようにフリップフロップ３２のセット制御入力に接続される。

回路５０の回路アクセス論理回路５１は、回路アクセス論理回路３１に似ている。回路アクセス論理回路５１は、フリップフロップ５２と、グローバル信号１０１及び反転された回路書き込み信号５３を受け取るＡＮＤゲート５４とを含む。

図３を再び参照すると、第１の論理回路１００′は、ＮＯＲゲート１０４′を含み、そして回路アクセス論理回路３１及び５１のそれぞれは、ゼロのデフォルト値を与えるようリセットされるフリップフロップ３２及び５２をそれに応じて含む。

図４は、本発明の一実施形態に従った例示的書き込み動作のタイミング図である。
説明を簡単にするため、以下の図表は、図２の装置１０と関連する。
以下の符号は、以下の信号を表す。即ち、ＣＬＫ５０１はクロック信号を表し、ＤＡＴＡ＿Ｃ３０ ５３０は回路３０の書き込み値を表し、ＤＡＴＡ＿Ｃ５０ ５５０は回路５０の書き込み値を表し、ＤＡＴＡ＿ＢＵＳ＿１２０５２０は第１のバス１２０上のデータを表し、ＷＲＩＴＥ＿Ｃ３０ ３３は回路３０の回路書き込み信号を表し、ＷＲＩＴＥ＿Ｃ５０５３は回路３０の回路書き込み信号を表し、ＧＳ１０１はグローバル信号を表す。

順次的なクロック・サイクルが、参照符号ＣＳ１−ＣＳ１０で示されている。
ＣＳ１で、装置１０は、リセットされ、そして回路３０及び５０は、「１」のストリングであるデフォルト値を与える。

ＣＳ２で、回路３０は、書き込むことを許可される。従って、ＣＳ２の始めで、ＷＲＩＴＥ＿Ｃ３０ ３３は、アサートされる。グローバル信号１０１がまた、アサートされる。ＣＳ２の中間で、回路３０は、ＤＡＴＡ＿Ｃ３０ ５３０の変化により示されるように、データを第１の論理回路に書き込む。このデータ（回路書き込み値とも呼ばれる。）がＶ１で示される第１のストリング値を有する第１のストリングを含むことが仮定されている。

ＣＳ２の終わりで、回路３０は、その書き込み動作を終了する。従って、ＣＳ２後に、ＷＲＩＴＥ＿Ｃ３０ ３３及びグローバル信号１０１は、ニゲートされ、そして回路３０は、第１のストリングを出力することを継続する。第１のバス１２０を介するデータは、変わらない。ＣＳ２後に開始して、回路５０が書き込むことを許可されたとき終了する期間は、回路３０によりアイドル期間と見られる。

数クロック・サイクル後に、例えば、３クロック・サイクル後に、ＣＳ６で、回路５０は、書き込むことを許可される。従って、ＷＲＩＴＥ＿Ｃ５０５３がアサートされ、グローバル信号１０１がアサートされ、ＤＡＴＡ＿Ｃ３０ ５３０が「１」のストリングと等しくなり、そしてＤＡＴＡ＿Ｃ５０５５０が、第１の値Ｖ１を有する第２のストリングに等しくなる。第１及び第２のストリングが同じ値Ｖ１を有するので、第１のバス１２０の状態は、変わらない。

ＣＳ６の終わりで、回路５０は、その書き込み動作を終了する。従って、ＣＳ６後に、ＷＲＩＴＥ＿Ｃ５０ ５３及びグローバル信号１０１は、ニゲートされ、従って、回路５０は、第２のストリングを出力することを継続し、そして第１のバス１２０を介するデータは、変わらない。ＣＳ６後に開始して、別の回路（又は回路５０ですら）が書き込むことを許可されたとき終了する期間は、回路５０によりアイドル期間と見られる。

数クロック・サイクル後に、例えば、３クロック・サイクル後に、ＣＳ１０で、回路３０は、第３の値Ｖ２を有する第３のストリングを書き込むことを許可される。従って、第１のバス１２０の状態は、変わる。

アイドル期間は、その期間中に装置のいずれもが第１の論理回路１００へ書き込むことを許可されない期間として定義されることができることに注目されたい。
図５は、本発明の一実施形態に従って第１のバスの状態を変える方法３００のフロー・チャートである。

方法３００は、非高インピーダンス回路が第１の論理回路に対して回路書き込み値を回路書き込み期間中及びその回路書き込み期間に続くアイドル期間中に与えることを可能にし、そして別の回路が書き込むことを許可されたとき終了するステップ３１０により開始する。非高インピーダンス回路は、高インピーダンス状態に入らない。

ステップ３１０は、通常、回路書き込み値を第２のバスを介して第１の論理回路に与えることを含む。ひとたび回路が第１の論理回路にアクセスすることを許可されると、当該回路は、その回路が第１の論理回路に書き込んでいる、又は第１の論理回路に書き込もうとしていることを示す回路書き込み信号をアサートすることが都合よい。

ステップ３１０には、回路が別の回路が第１の論理回路にアクセスすることを許可されたときデフォルト値を与えることを可能にするステップ３２０が続く。
ステップ３２０には、２つの連続した回路書き込み値間の変化に応答して第１のバスの状態を変えるステップ３３０が続く。各回路は、非高インピーダンス回路アクセス論理回路を備える。ステップ３３０がステップ３１０及び３２０と並列に生じることに注目されたい。

方法３００は、複数の回路のうちの少なくとも１つの回路の書き込み動作を表すグローバル信号を発生する（ステップ３４０）を含むことが都合よい。本発明の一実施形態に従って、このグローバル信号は、第１の論理回路にアクセスすることができる回路のうちのいずれの１つによりアサートされた回路書き込み信号に応答する。

方法３００は、第１の回路による第１の論理回路へのアクセスを制御する予備ステップ（図示せず）を含むことが都合よい。
デフォルト値が、「１」のストリングであり、そして方法３００が、第１のバスの状態を決定するため、第１の論理回路により一連のＡＮＤ演算を実行するステップを含むことが都合よい。

デフォルト値が、「０」のストリングであり、そして方法３００が、第１のバスの状態を決定するため、第１の論理回路により一連のＮＯＲ演算を実行するステップを含むことが都合よい。

ステップ３２０は、回路アクセス論理回路の回路をセット又はリセットするステップを含むことが都合よい。その回路は、当該回路から第１の論理回路へ与えられるデータをバイパスするよう適合されているフリップフロップであることが都合よい。

図１から図３は、複数の第２のバスと１つの第１のバスとの間に接続されている中央の第１の論理回路を含む装置を示していることに注目されたい。本発明は、同じレベルの複数の論理回路、又は複数のレベルに属する複数の第１の論理回路を含む一層複雑なアーキテクチャに適用されることができることに注目されたい。

更に、第１の回路がまた、例えば、それがバスにアクセスするとき、及び、特に、別の回路が第１の論理回路へのアクセスを制御するとき、用いることができる回路アクセス論理回路を含むことができることに注目されたい。そのような場合、第１の回路は、第１の論理回路に似ている別の論理回路に接続されることができ、その別の回路は、他のバス及び装置へのアクセスを制御する。

本明細書で説明されるものの変形、変更、及び他の実施形態が、特許請求の範囲に記載の本発明の趣旨及び範囲から逸脱することなしに当業者により行われるであろう。従って、本発明は、前述の例示的説明により定義されるものではなく、代わりに、添付の特許請求の範囲及び趣旨により定義されるべきである。

図１は、本発明の一実施形態に従った装置の概略図である。 図２は、本発明の一実施形態に従った装置の概略図である。 図３は、本発明の別の実施形態に従った装置の概略図である。 図４は、本発明の一実施形態に従った例示的書き込み動作のタイミング図である。 図５は、本発明の一実施形態に従ってエネルギ消費を低減するための方法のフロー・チャートである。

Claims (17)

1. 第１の回路（２０）、第１のバス（１２０）及び複数の回路（３０，３０′，３０″，５０，５０′，５０″）を備える装置（１０，１０′，１０″）であって、
   前記第１のバス（１２０）に結合された第１の論理回路（１００，１００′，１００″）であって、前記複数の回路（３０，３０′，３０″，５０，５０′，５０″）と関連した複数の非高インピーダンス回路アクセス論理回路（３１，３１′，３１″，５１，５１′，５１″）に結合された第１の論理回路（１００，１００′，１００″）を備え、
   各回路アクセス論理回路（３１，３１′，３１″，５１，５１′，５１″）が、
   （ｉ）前記第１の論理回路（１００，１００′，１００″）に回路書き込み値を回路書き込み期間中及び当該回路書き込み期間に続き且つ別の回路が書き込むことを可能にされたとき終了するアイドル期間中に与え、
   （ｉｉ）別の回路が書き込むことを可能にされたときデフォルト値を与える
   よう適合されており、
   前記第１の論理回路（１００，１００′，１００″）が、２つの連続した回路書き込み値間の変化に応答して前記第１のバスの状態を変えるよう適合されている
   ことを特徴とする装置（１０，１０′，１０″）。
2. 前記回路アクセス論理回路（３１，３１′，３１″，５１，５１′，５１″）が、前記複数の回路（３０，３０′，３０″，５０，５０′，５０″）のうちの少なくとも１つの回路の書き込み動作を表すグローバル信号（１０１）に応答する請求項１記載の装置（１０，１０′，１０″）。
3. 前記第１の回路（２０）が、前記複数の回路（３０，３０′，３０″，５０，５０′，５０″）による前記第１の論理回路（１００，１００′，１００″）へのアクセスを制御するよう適合されている請求項１記載の装置（１０，１０′，１０″）。
4. 前記デフォルト値が、「１」のストリングであり、
   前記第１の論理回路（１００）が、前記第１のバス（１２０）に結合されている複数のＡＮＤゲート（１０４）を備える
   請求項１記載の装置（１０）。
5. 前記デフォルト値が、「１」のストリングであり、
   前記回路アクセス論理回路（３１，５１）が、回路デフォルト期間中にセットされる論理回路（３２，５２）を備える
   請求項１記載の装置（１０）。
6. 前記デフォルト値が、「０」のストリングであり、
   前記第１の論理回路（１００′）が、前記第１のバス（１２０）に結合されている複数のＮＯＲゲート（１０４′）を備える
   請求項１記載の装置（１０′）。
7. 前記デフォルト値が、「０」のストリングであり、
   前記回路アクセス論理回路（３１′５１′）が、デフォルト値を与えるようリセットされる論理回路（３２′，５２′）を備える
   請求項１記載の装置（１０′）。
8. 各回路アクセス論理回路（３１，３１′，５１，５１′）が、２つの入力及び１つの出力を有する第１のＡＮＤゲート（３４，３４′，５４，５４″）を備え、
   前記第１のＡＮＤゲート（３４，５４）が、グローバル信号（１０１）が別の回路が書き込んでいることを示すとき、又はその特定の回路が書き込まないとき、或いはこれら両方が生じるとき、制御信号を送る
   請求項１記載の装置（１０，１０′）。
9. 各回路（３０，３０′，５０，５０′）が、その回路により実行される書き込みシーケンスを表す回路書き込み信号（３３，３３′，５３，５３′）を発生するよう適合されている請求項１記載の装置（１０，１０′）。
10. 前記回路アクセス論理回路（３１，３１′，５１，５１′）が、
    前記回路（３０，３０′，５０，５０′）により書き込まれるべき情報を受け取るための複数の入力と、フリップフロップ（３２，３２′，５２，５２′）を選択的に強制してデフォルト値を出力させるか又は回路書き込み値を出力させるかをするための制御入力とを有する前記フリップフロップ（３２，５２）と、
    前記フリップフロップの制御入力に結合された少なくとも１つの論理ゲート（３４，３４′，５４，５４′）であって、前記回路の書き込み状態についての指示（３３，５３）及び他の回路の書き込み状態についての指示（１０１）を受け取り、それに応答して、前記制御入力へ送られるべき制御信号を決定するよう適合されている前記少なくとも１つの論理ゲート（３４，３４′，５４，５４′）と
    を備える請求項１記載の装置（１０，１０′）。
11. 第１のバスの状態を変える方法（３００）であって、或る回路が別の回路が第１の論理回路にアクセスすることを許可されたときデフォルト値を与えることを可能にするステップを備える方法（３００）において、
    非高インピーダンス回路が、前記第１の論理回路に回路書き込み値を回路書き込み期間中及び当該回路書き込み期間に続き且つ別の回路が書き込むことを許可されたとき終了するアイドル期間中に与えることを可能にするステップ（３１０）と、
    ２つの連続した回路書き込み値間の変化に応答して前記第１のバスの状態を変えるステップ（３３０）と、を備え、
    各回路が、トライステートレス回路アクセス論理回路を備える
    ことを特徴とする方法（３００）
12. 前記複数の回路のうちの少なくとも１つの回路の書き込み動作を表すグローバル信号を発生するステップ（３４０）を更に備える請求項１１記載の方法（３００）。
13. 前記の第１の回路による前記第１の論理回路へのアクセスを制御するステップを更に備える請求項１１記載の方法（３００）。
14. 前記デフォルト値が、「１」のストリングであり、
    前記方法（３００）が、前記第１のバスの状態を決定するため一連のＡＮＤ演算を実行するステップを備える請求項１１記載の方法（３００）。
15. 前記デフォルト値が、「０」のストリングであり、
    前記方法（３００）が、前記第１のバスの状態を決定するため一連のＮＯＲ演算を実行するステップを備える請求項１１記載の方法（３００）。
16. 回路がデフォルト値を与えることを可能にする前記ステップが、前記回路アクセス論理回路の回路をセット又はリセットするステップを備える請求項１１記載の方法（３００）。
17. 前記回路がまた、前記回路から前記第１の論理回路へ与えられるデータをバイパスするよう適合されているフリップフロップである請求項１６記載の方法（３００）。

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