CN100409163C - 数据处理装置和具有该数据处理装置的电子设备 - Google Patents

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Abstract

本发明提供一种具有存储卡接口的微型计算机，即使当与卡(例如MMC卡)连接时也能够正确地锁存数据。在具有与外部装置(例如存储卡)的接口的微型计算机中，接口单元配置有：一个与用于输出时钟信号的外部端子连接的输出驱动器，以输出该时钟信号；一个等效负载电路，能够为从时钟信号通路中的输出驱动器前级的任意位置取出的时钟信号提供延迟，所提供的延迟等效于由与外部端子连接的外部负载产生的延迟，以便产生时钟信号来锁存从存储卡输入的数据。

Description

数据处理装置和具有该数据处理装置的电子设备
相关申请的交叉参考
本申请要求2003年5月28日申请的日本专利申请JP2003-150031的优先权，这里将其内容引入本申请作为参考。
技术领域
本发明涉及一种当应用于半导体集成电路的I/O电路时非常有效的技术，并且进一步涉及与时钟信号同步的数据信号的锁存。例如，本发明涉及一种当用于数据处理的半导体集成电路(例如具有存储卡接口的微型计算机或者微处理器)时优选和适当的技术。
技术背景
近年来，称为存储卡的卡式存储器已经广泛用作移动电子装置例如数码相机或者移动电话的数据存储介质，该卡式存储器与即使切断电源电压也能够保持所存储的数据的非易失性(nonvolatile)存储器(例如闪存)嵌入在一起。
为了适应这种趋势，已经提出了一种用于数据处理的半导体集成电路(IC)(例如与存储卡接口嵌入在一起的微型计算机或者微处理器)，以便直接从存储卡读取数据。
发明内容
已经商用的各种规格的传统存储卡包括SD(安全数字SecureDigital
Figure C20041004724100051
)卡、MMC(多媒体卡Multi Media card
Figure C20041004724100052
)卡、智能卡(SmartMedia)、记忆棒(Memory Stick
Figure C20041004724100054
)和CF(紧凑式闪存CompactFlash)。具体地，SD卡和MMC卡以这样的关系存在，即后者是前者更高功能的版本，并且具有相同数目和类型的外部端子。这就是与用于从这些存储卡直接读取数据的存储卡接口嵌入在一起的微处理器或者微型计算机(下文通常称为微型计算机)需要具有从任何存储卡读取数据能力的原因。
为了满足该需求，本发明人研究了一种与时钟同步存储卡(例如SD卡和MMC卡)兼容的微型计算机的存储卡接口。图7示出了由本发明人研究的存储卡接口结构。图8示出了接口中时钟和数据信号的输入/输出时序。
图7的存储卡接口单元221构成如下：一个用于分频的触发器251，通过系统时钟φs来触发执行锁存操作，并且产生用于向存储卡100传输数据的同步时钟CLK，该同步时钟CLK的周期为系统时钟φs的两倍；一个输出缓冲器252，用于从外部端子241将从触发器251输出的时钟信号输出到芯片的外部；一个I/O控制逻辑电路&电平移位电路253，用于根据从I/O寄存器223等提供的I/O控制信号Sio确定输入/输出状态，并且控制输出缓冲器252等；一个输入逻辑门254和一个输入锁存器255，每个都用于锁存从芯片外部输入到外部端子242的数据信号；等等。构成该存储卡接口单元221，以便使从输出缓冲器252输出的B点处的时钟信号经由OR(或)门G3等返回到输入锁存器255，并且在此时与返回时钟CLK′同步地锁存输入到外部端子242的数据信号，使得将该锁存的数据信号提供给每个内部电路。
在图8A和8B中，图8A示出了微型计算机内部点A处的时钟φs的波形，图8B示出了当将25pF作为外部负载CL连接到图7的微型计算机接口的时钟输出端子241时B点处的理想时钟波形。
在MMC卡的规范中，规定在输入时钟CLK的下降沿或者上升沿输入数据，即具有从图8B的时序t1经过(lapse)(Tc-5ns)之后的时序或者具有从图8B的时序t2经过(Tc-5ns)之后的时序。因此，在MMC卡中，与时钟的下降沿或者上升沿同步输出数据(MMCA技术委员会“多媒体卡系统规范3.1版”)。
因此，已经设计本LSI的MMC卡的接口的规范以确保对于从该MMC卡输出的数据信号的时序来说在时序t3周围有5-ns的建立时间Ts和5-ns的保持时间Th，时序t3从时钟CLK的上升沿t2延迟时间T2。
然而，本发明人的研究结果显示，如果在传输线与微型计算机的驱动电路(存储卡接口单元)和存储器的接收电路中的每一个之间存在阻抗不匹配，那么如图8F所示，在输出端子或者输入端子处的输出信号的反射波使微型计算机的时钟输出端子241(B点)处的波形变形。结果是，如图8G所示，时钟的上升沿从理想状态的时间延迟Δt，并且用于锁存来自微型计算机内部存储卡的数据信号的锁存电路255(C点)的时钟CLK′延迟T2′。这就证实在为MMC卡定义的保持时间内不能锁存该数据，并且会出现数据保持违例。
具体地说，通常构造电子设备例如移动电话，使得微型计算机芯片安装在单个或者多个绝缘衬底(例如印刷布线衬底)上，并且将存储卡(例如MMC卡)放置在卡槽或者卡连接器中，该卡槽或者卡连接器也安装在该绝缘衬底上以便经由在衬底上形成的印刷布线电连接到微型计算机芯片。
其中应注意，印刷布线板上的布线精度通常比半导体芯片内部的布线低。由于在大多数情况下印刷布线板上存储器槽的安装通常通过焊接等进行，因此连接点处的电阻变化很大。此外，存储卡和卡槽或者卡连接器之间的连接是物理连接，因此在大多数情况下接触电阻由于接触表面等的条件而产生极大的变化。因此，连接微芯片和存储卡的传输线的阻抗或者负载从一个装置到另一个变化很大，使得很容易出现阻抗不匹配。
本发明的目的是提供一种具有存储卡接口的微型计算机，即使当与存储卡连接的外部端子的阻抗或者负载随着使用的系统不同而不同时，该存储卡接口也能够正确地锁存数据。
通过本说明书的描述和附图，本发明的上述和其它目的和新颖性的特征将变得显而易见。
下面是针对在本申请中公开的本发明的代表性方面给出的简要描述。
具体地说，在具有外部装置(例如存储卡)接口的微型计算机中，接口单元提供有：一个与特定外部端子连接以输出时钟信号的输出驱动器；和一个能够为从时钟信号通路中输出驱动器前级的任意位置取出的时钟信号提供延迟的等效负载电路，所提供的延迟等效于由与外部端子连接的外部负载产生的延迟，以便产生时钟信号来锁存从存储卡输入的数据。
利用前述装置，即使当用于输出时钟信号的外部端子的阻抗或者负载不同于预先假定的值，等效负载电路的调节也使其能够根据外部端子的阻抗或者负载的状态为提供给用于锁存输入数据的电路(例如输入锁存器)的时钟信号提供延迟。这样即使连接任意存储卡，也能够正确地锁存数据。
附图说明
图1示出了具有存储卡接口(interface)的微型计算机结构的方框图，当应用本发明时，该结构是优选和适当的；
图2示出了在微型计算机中提供的存储卡接口单元的实施例的电路结构图；
图3A-3F示出了向图2的存储卡接口单元中的MMC卡发送和从其接收信号的时序(时钟的下降沿上的数据输出)的时序图；
图4A-4F示出了向图2的存储卡接口单元中的MMC卡发送和从其接收信号的时序(时钟的上升沿上的数据输出)的时序图；
图5示出了存储卡接口单元的第二实施例的电路结构图；
图6示出了作为系统例子的移动电话的结构示意方框图，该移动电话应用了根据本实施例的具有存储卡接口的微型计算机；
图7示出了在本发明之前研究的存储卡接口结构的方框图；和
图8A-8G示出了在本发明之前研究的向图7的存储卡接口中的SD卡和MMC卡发送和从其接收信号的时序的时序图。
发明详述
下面将详细描述本发明的实施例。
图1示出了具有存储卡接口的微型计算机结构的例子，当应用本发明时，该结构是优选和适当的。将封闭在由附图标记200表示的矩形部分内的电路作为半导体集成电路形成在单个半导体芯片上，所述单个半导体芯片例如是单晶硅衬底。
根据本实施例的微型计算机200包括：一个在用于控制整个芯片的程序控制系统中的CPU(中央处理单元)201；一个在其内存储将由CPU 201执行的程序和程序执行所必需的固定数据的ROM(只读存储器)202；一个提供CUP 201工作区和临时存储区的RAM(随机存取存储器)203；一个提供微型计算机固有功能的组件A204，例如取代芯片内部的CPU 201的用于进行数据传输的数据传输控制器；一个取代CPU 201进行算术运算例如加、减和乘的DSP(数字信号处理器)205等。这些电路通过内部总线211彼此连接，以使其间能够传输数据。
根据本实施例的微型计算机200还包括：一个作为I/O端口的存储卡接口单元221，用于与时钟同步进行的芯片内部的系统和芯片外部的存储卡100之间信号传输和接收，它是本发明的核心点；一个用于向外部装置或者从外部装置进行DMA数据传输的DMA(存储器直接存取)传输控制电路206；一个串行通讯接口(SCI)207；一个提供外围功能的组件B 222，例如A/D转换电路；一个用于设定I/O端口状态的I/O寄存器223等。这些电路通过外围总线212彼此连接，以使其间能够传输数据。
在本实施例中，给I/O寄存器223配置有用于给存储卡接口单元221中的可变延迟电路257设定延迟量的寄存器，使得从该寄存器给可变延迟电路257提供选择信号SEL1和SEL2。
此外，根据本实施例的微型计算机200包括：一个用于防止内部总线211和外围总线212之间信号竞争并且促进总线之间平滑信号传输和接收的总线控制器231；和一个通过整形由芯片外部提供的时钟信号或者由芯片内部振荡电路产生的振荡信号的波形、或者划分该时钟信号或者振荡信号的频率来产生多个脉冲状时钟信号φs(下文称为系统时钟)的时钟脉冲发生电路(CPG)232。内部总线211和外围总线212由地址总线、数据总线和用于提供各种控制信号的控制器总线等构成。
根据本实施例的微型计算机200包括多个用于向外部装置(例如存储卡)发送和接收信号并且接收电源电压的外部端子。在这些外部端子中，图1仅示出了涉及本发明的外部端子241和242。在外部端子241和242中，端子241是用于向芯片外部的存储卡100输出同步时钟信号CLK的时钟端子，端子242是用于向存储卡100发送指令CMD和待写数据WDATA并且接收由存储卡100读取的数据RDATA的多个数据I/O端子。
尽管没有具体限定，但是存储卡100由存储磁芯部分构成，存储磁芯部分由能够同时电擦除基本指定单元上的数据的非易失半导体存储器(例如闪存)、与外部主装置的接口部分和用于根据该主装置提供的命令对闪存进行数据读取或写入的控制器等构成。将闪存和控制器作为单个半导体集成电路形成在不同半导体芯片上。将这两个半导体芯片安装在绝缘衬底上，并且完全地模制在树脂中或者包含在陶瓷封装等中，以形成该存储卡。
给存储卡100还配置有暴露在卡表面的外部端子，以便从外部主装置给存储卡100提供电源，并且向卡或者从卡输入或者输出信号。通过形成在绝缘衬底上的印刷布线或者通过连接到接口部分的焊盘的焊接布线来连接这些外部端子。
尽管没有描述，存储卡100通过形成在绝缘衬底(例如印刷布线衬底)上的印刷布线、经由也安装在该绝缘衬底上的卡槽或卡连接器与微型计算机200电连接。
在存储卡100提供的外部端子中，图1示出了向其输入时钟信号CLK的时钟端子141和用于接收指令CMD或待写数据WDATA或者从内部闪存读取的输出数据的数据I/O端子142。
尽管本实施例假设存储卡100为SD卡或者MMC卡，但该存储卡不限于此。可以使用任何存储卡，只要它是接触类型的，例如SmartMediaTM、Memory StickTM或者Compact FlashTM。应用本发明的半导体集成电路并不限于具有上述功能块的微型计算机。本发明可应用于任何半导体集成电路，只要它具有存储卡接口。
图2示出了存储卡接口单元221的例子。根据本实施例的存储卡接口单元221包括：一个用于分频的触发器251，由系统时钟φs触发来执行锁存操作，并且产生用于向存储卡100传输数据的同步时钟CLK，该同步时钟CLK的周期是系统时钟φs的周期的两倍；一个输出缓冲器252，用于从外部端子241将从触发器251输出的时钟信号输出到芯片外部；一个I/O控制逻辑电路253，用于根据I/O寄存器223等提供的I/O控制信号Sio确定输入/输出状态并且控制输出缓冲器252等；一个输入逻辑门254和一个输入锁存器255，每个都用于锁存从芯片外部向外部端子242输入的数据信号；一个数据锁存器256，用于锁存由输入锁存器255锁存的数据并且与内部时钟φs同步地向每个内部电路提供锁存数据；一个可变延迟电路257，用于返回从触发器251向输出缓冲器252提供的时钟，对返回的时钟提供适当的延迟，并且将具有适当延迟的返回时钟提供给输入锁存器255；等等。
在本实施例中，构成微型计算机200，使得I/O控制逻辑电路253和在芯片中提供的比I/O控制逻辑电路253更靠内的电路工作在低如1.5V的电压下，比I/O控制逻辑电路253更靠外的电路工作在高如3.3V的电压下，以便能够根据3.3-V外部接口输入和输出信号。因此，I/O控制逻辑电路253还具有电平移位功能，用于将从靠内的部分向靠外的部分传送的信号从1.5V转化为3.3V，并且将从靠外的部分向靠内的部分传送的信号从3.3V转化为1.5V。
系统时钟φs不限于是其周期为存储卡100的时钟周期的1/2倍的时钟。构成存储卡接口单元221，以便通过修改用于分频的触发器251来使其与各个系统时钟兼容，该触发器251产生用于数据传输和其它控制电路的同步时钟CLK。
根据本实施例的输出缓冲器252包括：一个由串联结构中的P沟道MOS晶体管Q1和N沟道MOS晶体管Q2构成的输出驱动器DRV；其中每个用于根据来自触发器251的时钟信号CLK和来自I/O控制逻辑电路253的输出使能信号OE来产生用于输出晶体管Q1和Q2的门控制电压的NAND(与非)门G1和NOR(或非)门G2。
在输出缓冲器252中，当输出使能信号OE处于高电平时，NAND门G1的输出处于高电平，NOR门G2的输出处于低电平，使得每个输出晶体管Q1和Q2都截止，外部端子241处于高阻态。当输出使能信号OE处于低电平时，根据时钟信号CLK的高或者低电平，输出晶体管Q1和Q2中之一导通，另一个截止，使得从外部端子241输出与时钟信号CLK周期相同的信号。
同样，作为输入缓冲器的OR门254的输入状态也由输入使能信号IE控制。当信号IE处于高电平时，建立一个门关闭状态，不能够将数据信号锁存到芯片中。当信号IE处于低电平时，建立一个门打开状态，能够将数据信号锁存到输入锁存器255中。
与通常构成的将外部端子241处的时钟信号返回到芯片内部并且提供给输入锁存器255的常规存储卡接口相反，根据本实施例构成存储卡接口，使得时钟信号立即返回到刚好在输出驱动器DRV之前的芯片的内部。具体地说，将在输出驱动器DRV前级的NOR门G2的输出提供给输入锁存器255。此外，在可变延迟电路257中为NOR门G2的输出提供规定的延迟，然后提供给输入锁存器255。
可变延迟电路257包括：串联的三个多级延迟电路DLY1、DLY2和DLY3；一个选择器SLCT，能够有选择地在将要经过这些延迟电路DLY1到DLY3之前发送信号或发送已经经过延迟电路DLY1到DLY3中的任何一个的信号；一个解码器DEC，用于解码来自I/O寄存器233的选择信号SEL1和SEL2，由此产生用于控制选择器SLCT的信号；一个OR门G3，用于接收经过了选择器SLCT的信号和输出使能信号OE；等等。当输出使能信号OE处于高电平、使时钟信号不能返回芯片内部时，OR门G3处于门关闭状态。
可变延迟电路257是能够提供与由外部负载CL产生的延迟等效的延迟的等效负载电路，该外部负载CL通过印刷衬底等上的布线与外部端子241连接。提供可变延迟电路257来提供与通过外部端子241连接的负载CL输出到时钟CLK的延迟量对应的延迟量，以便将NOR门G2提供的返回时钟信号CLK′返回到输入锁存器255。在本实施例中，构成可变延迟电路257的延迟电路DLY1至DLY3中的每一个都由RC时间常数电路构成，该时间常数电路由已经设定时间常数来提供例如大约2至3纳秒延迟的电阻元件和电容元件构成。
在根据本实施例的微型计算机中，当电源打开时，通过初始化程序将“00”设为I/O寄存器223中的延迟选择寄存器的缺省值，尽管该缺省值并不限于此。构成微型计算机，使得当设定为缺省值时，通过选择器SLCT选择仅经过了延迟电路DLY1的时钟信号，并且经由OR门G3提供给芯片的内部。
尽管图2示出了将从OR门G3提供到输入锁存器255的返回时钟CLK′通过I/O控制逻辑&电平移位电路253直接提供给输入锁存器255的情况，但是也可以在I/O控制逻辑&电平移位电路253和输入锁存器255之间提供用于为内部电路、缓冲器或者逻辑门分配时钟的分配电路。在这种情况下，可以考虑这些电路中的门延迟来恰当地设定可变延迟电路257中的延迟量。
图3示出了时钟信号和来自微型计算机中的MMC卡的数据信号的输入/输出(在时钟下降沿输出)时序，该微型计算机已经应用了根据图2实施例的存储卡接口单元221。在已经应用了根据本实施例的存储卡接口单元221的微型计算机中，如果传输线是理想的，那么作为用于输出时钟的外部端子241的B点处的信号具有从A点处的时钟延迟了T1的波形，如图3C的虚线所示。然而，即使当假设B点处的信号波形在受到由于阻抗不匹配等引起的反射波的影响变形为如实线所示的波形时，通过延迟与外部负载大小对应的时间T2′得到图3D所示的时钟CLK′，将从在可变延迟电路257中作为触发器251输入端子的A点处的时钟延迟T1′后的B′点(NOR门G2的输出)处的时钟提供给输入锁存器255。
这样允许提供给输入锁存器255的、随着从在MMC卡的规范中规定的作为外部端子241的B点处的信号上升沿延迟了T2的时序改变的时钟满足建立时间(set-up times)Ts和保持时间(hold time)Th，并且防止了出现建立违例(set-up violation)和保持违例(holdviolation)。
在MMC卡中，与时钟的下降沿和上升沿中的任意一个同步进行数据输出。图4示出了用于从MMC卡输出数据信号(在时钟的上升沿输出)和向微机计算机输入数据信号的时序。如果传输线是理想的，那么作为用于输出时钟的外部端子241的B点处的信号具有从A点处的时钟延迟了T1的波形，如图4C的虚线所示。然而，即使当假设B点处的信号波形在受到由于阻抗不匹配等引起的反射波的影响变形为如实线所示的波形时，输入锁存器255也在图4D时钟CLK′的上升沿锁存数据，图4D的时钟CLK′是通过在可变延迟电路257中以与负载大小对应的时间T2′延迟B′点处的时钟得到，使得不会出现建立违例和保持违例。
如上所述，根据本实施例的存储卡接口可以利用可变延迟电路257适当调节时钟信号所需的延迟时间，使所述时钟信号在输出驱动器DRV之前立即返回到输入锁存器255。因此，即使当用于输出时钟的外部端子241的负载CL明显偏离在配置有已经应用接口的微型计算机的用户系统中预先假定值例如25pF时，通过重写程序以改变设置到I/O寄存器223的用于在可变延迟电路257中设置延迟量的缺省值，也能够使给输入锁存器255提供的时钟信号的时序与从存储卡发送的数据的时序保持一致，由此能够校正数据锁存。
目前，每个微型计算机制造者都在制造工艺的最后阶段利用IC测试仪进行筛选测试。对于如上所述的存储卡接口来说，例如进行一种测试，将测试仪与微型计算机的外部端子连接，使得测试仪代替存储卡发送具有预定时序的数据，从而判断发送数据是否被正确锁存。出现数据保持违例或者数据建立违例的产品被判定为有缺陷。
然而，仔细研究的结果是，本发明人发现IC测试仪包括由不同制造者制造的多种类型，并且一些测试仪在使用中，微型计算机的时钟输出端子241的负载CL极大地偏离假定值25pF。这也与允许0-60pF作为时钟输出端子241的负载CL范围的事实相对应。
然而，本发明人的研究结果表明，当如上所述负载CL偏离假定值25pF时，出现一种可能性是，在由阻抗不匹配引起的反射波影响下使时钟输出端子241处的波形变形为图3C的实线所示的波形，专门引起上升沿的延迟。如果利用出现这种上升沿延迟的测试仪进行筛选测试，那么最初应被判定为无缺陷的产品可能被判定为有缺陷。
然而，在应用了根据前述实施例的存储卡接口的微型计算机中，利用可变延迟电路257调节从输出缓冲器253返回的时钟信号的时序，使得可以避免由于选择使用的测试仪产生的时钟上升沿的延迟而导致的“数据保持违例”的判断。
图5示出了根据本发明的存储卡接口的另一个实施例。取代形成根据图2实施例的可变延迟电路257的选择器SLCT和解码器DEC，通过有选择地形成布线来构成根据本实施例的存储卡接口，使得可以选择经过了延迟电路DLY1至DLY3任意一个的时钟信号或者没有经过任意一个延迟电路的时钟信号来经由OR门G3传输到输入锁存器255。
尽管由于在工艺中需要使用额外掩模，本实施例存在缺点，但其优点在于：可以减小可变延迟电路257的占用面积。本实施例还适用于不具有寄存器(例如I/O寄存器223)的半导体集成电路。取代在OR门G3和在延迟电路DLY1至DLY3之间的任意一个连接节点之间有选择地形成布线，也可以预先在OR门G3和在延迟电路DLY1至DLY3之间的所有连接节点之间形成布线，利用激光断开不想要的布线。
在图5的实施例中，还设置用于监视从OR门G3提供到输入锁存器255的时钟信号的焊盘PAD和用于根据OR门G3的输出给该焊盘施加电源电压Vcc或者接地电位Vss的开关MOS晶体管Q3和Q4。设置这种晶体管Q3和Q4是为了防止下列情况：当测试仪的探针接触监视焊盘PAD时，OR门G3的输出端子与监视焊盘PAD的直接接触引起OR门G3的负载变化，由此延迟提供给输入锁存器255的时钟信号。
晶体管Q3和Q4可以认为是倒相电路。也可以设置AND(与)门等来取代该倒相器，使得仅当输入规定的控制信号时，监视焊盘PAD处才出现OR门G3的输出。
下面将参考图6描述作为系统例子的移动电话，该移动电话已经应用了具有根据前述实施例的存储卡的微型计算机。
根据本实施例的移动电话包括：一个作为显示装置的液晶显示器LCD 300；一个发送/接收天线310；一个声音输出扬声器320；一个声音输入麦克风330；一个由CCD(电荷耦合器件)、MOS传感器等构成的固态图像传感元件340；一个由用于处理来自固态图像传感元件340的图像信号的DSP(数字信号处理器)等构成的图像信号处理电路430；一个用于驱动液晶显示器300以进行显示控制的液晶控制器驱动器410；一个用于与扬声器320或者麦克风330进行信号输入/输出操作的声音接口441；一个用于与天线310进行信号输入/输出操作的RF接口442；一个用于进行与声音信号或者所发送/接收信号等相关的信号处理的基带单元450；一个由具有多媒体处理功能例如根据MPEG系统等的动态图像处理和分辨率调节功能等的微处理器构成的应用处理器460；电源IC 470；数据存储存储器481和482；等等。对于应用处理器460，使用根据前述实施例的微型计算机200。将包括前述基带单元450和应用处理器460的各个电子元件安装在单个或者多个安装衬底400上。
应用处理器460不仅具有处理来自固态图像传感元件340的图像信号的功能，而且具有处理经由RF接口442从另一个移动电话接收的动态图像数据的功能。连接液晶控制器驱动器410、基带单元450、应用处理器460、存储器481和图像信号处理电路430，从而允许通过系统总线491使数据在其间传输。在图6的移动电话中，除了系统总线491之外，还提供了显示数据总线492。将液晶控制器驱动器410、应用处理器460和存储器481连接到显示数据总线492。
基带单元450构成如下：一个由例如DSP(数字信号处理器)等构成并且进行声音信号处理的声音信号处理电路451；一个用于提供客户功能(用户逻辑)的ASIC(特定用途集成电路)452；一个作为用于控制基带信号产生、显示、整个系统等的系统控制器的微型计算机453；等等。
在存储器481和482中，存储器481是通常由SRAM(静态随机存取寄存器)或者SDRAM(同步动态随机存取寄存器)构成的非易失性存储器，并且用作用于保持图像数据的帧缓冲器，该图像数据已经进行了各种图像处理等。对于存储器482，使用根据前述实施例的存储卡100。存储器482是由存储卡(例如SD卡或者MMC卡)构成的非易失性存储器，并且用来存储由固态图像传感元件340的查找操作产生的图像数据、所接收的图像数据、所接收的音乐数据等等。移动电话的主体外壳提供有卡槽，用于放置存储卡。当在卡槽中放置存储卡482时，连接该存储卡，以便能够通过应用处理器460中的存储卡接口发送/接收数据。
尽管已经描述了由本发明人实施的本发明的具体实施例，但是本发明并不限于前述实施例。很容易想见的是在不离开其要旨的情况下可以进行各种其它的变化和修改。例如，尽管前述的每个实施例都选择了刚好在输出驱动器DRV之前的NOR门G2的输出端子作为提取通过可变延迟电路257提供给输入锁存器255的时钟信号的点，但是该提取点例如也可以是NAND门G1的输出端子或者NOR门G2的输入端子，只要它处于输出驱动器DRV的前级。
尽管已经假定前述的每个实施例使用由电阻和电容构成的时间常数电路作为延迟电路DLY1至DLY3中的每一个，但是也可以使用由在多级中连接的逻辑门构成的电路(例如倒相器)或者由逻辑门和连接在逻辑门的输出端子和接地点之间的电容构成的电容充电/放电延迟电路。由于这种延迟电路是众所周知的，因此这里省略了对其的描述。除了上面示出的那些，还可以使用众所周知的信号延迟电路。
尽管前述每个实施例都通过举例描述了具有由1.5-V系统电路构成的内部电路和由3.3-V系统电路构成的接口单元的半导体集成电路，但是本发明还可以应用于具有内部电路和接口单元的半导体集成电路，所述内部电路和接口单元由每个电路都工作在相同的电源电压系统的不同电路构成。在这种情况下，不需要设置在前述实施例的I/O控制逻辑单元253中设置的电平移位电路。
在具有工作在比内部电路高的电源电压系统中的接口单元的半导体集成电路中，可变延迟电路257优选由按照与前述实施例相同的方式、利用与用来形成构成3.3-V系统电路的元件相同的掩模形成的元件构成。例如，如果通过该工艺改变了构成输出驱动器DRV等的晶体管Q1和Q2的尺寸，那么构成可变延迟电路257的元件也改变，使得前述设置减小了由工艺变化导致的提供给输入锁存器255的时钟的时序变化。
尽管已经描述了由本发明人实施的本发明的具体实施例，但是本发明并不限于前述实施例。很容易理解，在不离开其要旨的情况下可以进行各种变化和修改。例如，尽管前述的每个实施例都描述了将本发明应用于具有存储卡接口的移动电话的微型计算机的情况，但本发明并不限于此。本发明还可以应用于其它用途的微型计算机或者应用于除了微型计算机之外的LSI。
下面是通过本申请公开的本发明的代表性技术方案能够获得的效果的简要描述。即，根据本发明，在具有与外部装置(例如存储卡)的接口微型计算机中，即使用于输出时钟信号的外部端子的阻抗或者负载与预先的假定值不同，等效负载电路的调节也使其能够根据外部端子的阻抗或者负载的状态为提供给用于锁存输入数据的电路的时钟信号提供延迟。这样即使当连接了存储卡(例如MMC卡)时，也能够正确地锁存数据。

Claims (13)

1. 一种数据处理装置，该数据处理装置形成为与外部装置连接的半导体集成电路，用于与时钟信号同步地进行数据发送和接收，所述数据处理装置包括：
一个中央处理单元；和
一个接口单元，用于向外部装置发送和从其接收数据，
一个外部端子，用于输出所述时钟信号；
其中所述接口单元包括：
一个输出驱动器，用于驱动所述外部端子来输出所述时钟信号；和
一个等效负载电路，该负载电路能够为从时钟信号通路中所述输出驱动器前级的任意位置取出的时钟信号提供延迟，所提供的延迟等效于由与所述外部端子连接的外部负载产生的延迟，以便产生时钟信号来锁存所述外部装置输入的数据。
2. 如权利要求1所述的数据处理装置，其中所述等效负载电路是包括电阻和电容的时间常数电路。
3. 如权利要求2所述的数据处理装置，
其中所述等效负载电路包括：多个并联的时间常数电路，用于通过选择经过了或者没有经过该多个时间常数电路中的任意一个的信号作为用于锁存从所述外部装置输入的数据的同步时钟信号来产生具有不同延迟量的时钟信号。
4. 如权利要求3所述的数据处理装置，还包括：
多个外部数据端子，被提供从所述外部装置输入的所述数据；
5. 如权利要求3所述的数据处理装置，还包括：
多个锁存电路，用于接收来自所述等效负载电路的选为时钟信号的所述信号，并对从所述外部装置输入的所述数据进行锁存。
6. 一种数据处理装置，该数据处理装置形成为与存储器连接的半导体集成电路，用于与时钟信号同步地进行数据发送和接收，所述数据处理装置包括：
一个中央处理单元；
一个时钟脉冲发生电路，用于产生多个时钟信号；和
一个接口单元，用于向外部装置发送和从其接收数据，
所述时钟脉冲发生电路向所述中央处理单元和所述接口单元提供所述时钟信号；
第一外部端子，用于输出所述时钟信号；
其中所述接口单元包括：
一个输出驱动器，用于根据所述时钟脉冲发生电路产生的时钟信号来驱动所述第一外部端子以输出该时钟信号；和
一个等效负载电路，该负载电路能够为从时钟信号通路中所述输出驱动器前级的任意位置取出的时钟信号提供延迟，所提供的延迟等效于由与所述第一外部端子连接的外部负载产生的延迟。
7. 如权利要求6所述的数据处理装置，进一步包括：
多个第二外部端子，用于接收来自所述存储器的数据；和
多个锁存电路，用于锁存提供给所述第二外部端子的数据，
其中所述锁存电路根据通过所述等效负载电路延迟的时钟信号来锁存数据。
8. 如权利要求7所述的数据处理装置，
其中每个所述时钟脉冲发生电路和所述锁存电路都由利用第一电源电压工作的电路构成，和
其中每个所述输出驱动器和所述等效负载电路都由利用比所述第一电源电压高的第二电源电压工作的电路构成。
9. 如权利要求6所述的数据处理装置，其中所述等效负载电路是包括电阻和电容的时间常数电路。
10. 如权利要求9所述的数据处理装置，
其中所述等效负载电路包括多个并联的时间常数电路，并且通过选择经过了或者没有经过该多个时间常数电路中的任意一个的信号作为用于锁存从所述外部装置输入的数据的同步时钟信号来产生具有不同延迟量的时钟信号。
11. 如权利要求10所述的数据处理装置，进一步包括：
一个选择器电路，用于有选择地发送经过了或者没有经过该多个时间常数电路中的任意一个的信号。
12. 如权利要求11所述的数据处理装置，进一步包括：
一个寄存器，用于存储用于确定所述选择器电路状态的设定值；和
一个解码器，用于根据寄存器的设定值来产生用于所述选择器电路的控制信号。
13. 一种电子装置，包括：
一个在权利要求1中列举的数据处理装置；和
一个能够与该数据处理装置连接的非易失性存储器，
其中所述非易失性存储器根据所述数据处理装置输出的时钟信号来进行数据发送和接收。
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