KR960012497A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR960012497A
KR960012497A KR1019950030794A KR19950030794A KR960012497A KR 960012497 A KR960012497 A KR 960012497A KR 1019950030794 A KR1019950030794 A KR 1019950030794A KR 19950030794 A KR19950030794 A KR 19950030794A KR 960012497 A KR960012497 A KR 960012497A
Authority
KR
South Korea
Prior art keywords
chip
configuration information
memory
semiconductor integrated
configuration
Prior art date
Application number
KR1019950030794A
Other languages
English (en)
Other versions
KR0158765B1 (ko
Inventor
히로노리 아카마쯔
도시오 야마다
히사카즈 고타니
요시로우 나카타
Original Assignee
모리시다 요이치
마쯔시다 덴키 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시다 요이치, 마쯔시다 덴키 산교 가부시키가이샤 filed Critical 모리시다 요이치
Publication of KR960012497A publication Critical patent/KR960012497A/ko
Application granted granted Critical
Publication of KR0158765B1 publication Critical patent/KR0158765B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
    • G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

머더칩으로 기능하는 CPU는 보조칩으로 기능하는 DRAM과 조합하여 실장된다. 모드출력회로는 DRAM의 기억용량과 DRAM의 리프레시 사이클을 설정하여 이를 DRAM의 모드출력단자와 CPU의 모드입력단자를 통해 CPU의 모드입력회로에 전송할 수가 있다. CPU는 모드입력회로로부터의 데이터에 따라서 어드레스 발생기를 제어하여 DRAM 기억용량과 DRAM 리프레시 사이클에 따라서 DRAM으로의 억세스를 위한 어드레스 데이터의 비트수를 설정한다.

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 반도체 집적회로의 개략도.

Claims (14)

  1. (a) 단자들을 갖는 제1칩과; (b) 상기 제1칩의 상기 단자들에 접속된 단자들을 갖는 제2칩으로 이루어지되, 상기 제2칩은 상기 제2칩의 구성을 나타내는 정보를 출력시키는 수단을 포함하며, 상기 제1칩은 상기 제2칩 구성 정보를 수신하고 상기 제2칩구성 정보에 기초하여 상기 제1칩의 구성을 규정하는 수단을 포함하는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 제1칩이 상기 제1칩의 구성을 나타내는 정보를 출력하는 수단을 더 포함하고, 상기 제1칩이 상기 제1칩 구성 정보를 수신하고 상기 제1칩 구성 정보에 기초하여 상기 제2칩의 구성을 규정하는 수단을 더 포함하는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항 또는 제2항에 있어서, 상기 제1칩과 상기 제1침이 상기 제1칩의 주표면과 상기 제2칩의 주표면이 서로 대면하여 실장된 것을 특징으로 하는 반도체 집적회로.
  4. 제3항에 있어서, 상기 제1칩 및 제2칩의 단자 위치의 일부가 규격화된 것을 특징으로 하는 반도체 집적회로.
  5. (a) 단자들을 갖는 제1칩과; (b) 상기 제1칩의 상기 단자들에 접속된 단자들을 갖는 제2칩으로 이루어지되; 상기 제2칩은, 메모리와; 상기 메모리의 구성을 나타내는 정보를 보유하고 상기 메모리 구성 정보를 출력하는 모드출력회로를 포함하며, 상기 제1칩은, 상기 모드출력회로로부터 상기 메모리 구성 정보를 수신하고 상기 메모리 구성 정보에 기초하여 상기 제1칩의 구성을 규정하는 모드입력회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
  6. 제5항에 있어서, 상기 제2칩의 상기 모드출력회로가 외부로부터 정보를 설정할 수 있는 영구기억소자를 구비하고, 상기 영구기억소자는 상기 메모리 구성 정보를 보유하는 것을 특징으로 하는 반도체 집적회로.
  7. 제5항에 있어서, 상기 메모리 구성 정보가 상기 메모리의 기억용량을 표시하는 것을 특징으로 하는 반도체 집적회로.
  8. 제5항에 있어서, 상기 메모리 구성 정보가 상기 메모리의 종류를 표시하는 것을 특징으로 하는 반도체 집적회로.
  9. 제5항에 있어서, 상기 메모리 구성 정보가 상기 메모리의 리프레시 동작 사이클을 표시하는 것을 특징으로 하는 반도체 집적회로.
  10. 제5항에 있어서, 상기 제1칩이 상기 제1칩의 구성을 나타내는 정보를 보유하고 상기 제1칩 구성 정보를 출력하는 모드출력회로를 더 포함하고, 상기 제2칩이 상기 제1칩으로 부터 상기 제1칩 구성 정보를 수신하고 상기 제1칩 구성 정보에 기초하여 상기 제2칩의 구성을 규정하는 모드입력회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로.
  11. 제10항에 있어서, 상기 제1칩의 상기 모드출력회로가 외부로부터 정보를 설정할 수 있는 영구기억소자를 구비하고, 상기 영구 기억소자는 상기 제1칩 구성 정보를 보유하는 것을 특징으로 하는 반도체 집적회로.
  12. 제10항에 있어서, 상기 제1칩 구성 정보가 상기 제1칩과 상기 메모리간의 데이터통신에 필요한 단자수를 표시하는 것을 특징으로 하는 반도체 집적회로.
  13. 제5항 또는 제10항에 있어서, 상기 제1칩과 상기 제2칩은 상기 제1칩의 주표면과 상기 제2칩의 주표면이 서로 대면하고 실장된 것을 특징으로 하는 반도체 집적회로.
  14. 제13항에 있어서, 상기 제1칩 및 제2칩의 단자 위치의 일부가 규격화된 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950030794A 1994-09-21 1995-09-19 반도체 집적회로 KR0158765B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP22663494 1994-09-21
JP94-226634 1994-09-21

Publications (2)

Publication Number Publication Date
KR960012497A true KR960012497A (ko) 1996-04-20
KR0158765B1 KR0158765B1 (ko) 1999-02-01

Family

ID=16848262

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950030794A KR0158765B1 (ko) 1994-09-21 1995-09-19 반도체 집적회로

Country Status (2)

Country Link
US (1) US5983331A (ko)
KR (1) KR0158765B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233720A (ja) * 1998-02-09 1999-08-27 Seiko Instruments Inc 半導体集積回路装置
JPH11340421A (ja) 1998-05-25 1999-12-10 Fujitsu Ltd メモリ及びロジック混載のｌｓｉデバイス
WO2002050910A1 (fr) * 2000-12-01 2002-06-27 Hitachi, Ltd Procede d'identification de dispositif de circuit integre semi-conducteur, procede de production de dispositif de circuit integre semi-conducteur et dispositif correspondant
JP4722305B2 (ja) 2001-02-27 2011-07-13 富士通セミコンダクター株式会社 メモリシステム
JP4054200B2 (ja) 2002-02-19 2008-02-27 松下電器産業株式会社 半導体記憶装置
FI117489B (fi) * 2003-02-07 2006-10-31 Nokia Corp Menetelmä muistikortin osoittamiseksi, muistikorttia käyttävä järjestelmä, ja muistikortti
KR101161966B1 (ko) * 2010-07-09 2012-07-04 에스케이하이닉스 주식회사 칩 어드레스 회로를 포함하는 멀티 칩 패키지 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4627046A (en) * 1984-04-26 1986-12-02 Data General Corp. Programmable feature card
US4980850A (en) * 1987-05-14 1990-12-25 Digital Equipment Corporation Automatic sizing memory system with multiplexed configuration signals at memory modules
US5237672A (en) * 1989-07-28 1993-08-17 Texas Instruments Incorporated Dynamically adaptable memory controller for various size memories
JPH05225046A (ja) * 1991-11-12 1993-09-03 Internatl Business Mach Corp <Ibm> 構成可能メモリサブシステム
US5475262A (en) * 1992-08-07 1995-12-12 Fujitsu Limited Functional substrates for packaging semiconductor chips
US5638529A (en) * 1992-08-24 1997-06-10 Intel Corporation Variable refresh intervals for system devices including setting the refresh interval to zero
US5504875A (en) * 1993-03-17 1996-04-02 Intel Corporation Nonvolatile memory with a programmable output of selectable width and a method for controlling the nonvolatile memory to switch between different output widths
JPH07142673A (ja) * 1993-11-15 1995-06-02 Matsushita Electric Ind Co Ltd 集積回路装置
US5630099A (en) * 1993-12-10 1997-05-13 Advanced Micro Devices Non-volatile memory array controller capable of controlling memory banks having variable bit widths
US5530753A (en) * 1994-08-15 1996-06-25 International Business Machines Corporation Methods and apparatus for secure hardware configuration
US5517515A (en) * 1994-08-17 1996-05-14 International Business Machines Corporation Multichip module with integrated test circuitry disposed within interposer substrate

Also Published As

Publication number Publication date
KR0158765B1 (ko) 1999-02-01
US5983331A (en) 1999-11-09

Similar Documents

Publication Publication Date Title
KR870002582A (ko) 테스트 패턴 발생회로를 갖는 반도체 기억장치
KR960015921A (ko) 반도체 장치 및 그 제조 방법과 메모리 코어 칩 및 메모리 주변 회로 칩
AU1424297A (en) Circuit and method for enabling a function in a multiple memory device module
KR920008768A (ko) 반도체기억장치
KR920000072A (ko) 반도체 집적회로
KR970071288A (ko) 메모리 시스템 및 그것에 이용되는 반도체 기억 장치
TW344133B (en) Semiconductor memory
KR850004855A (ko) 반도체 메모리 장치
KR880014482A (ko) 반도체 집적회로 장치
KR950015399A (ko) 비트 단위 데이타의 입력 및 출력용 반도체 메모리 장치
KR920010622A (ko) 반도체집적회로장치
KR970067367A (ko) 단일칩 동기식 다이너믹 랜덤 억세스 메모리(dram) 시스템
KR920001552A (ko) 반도체 메모리 장치의 다중 비트 병렬 테스트방법
KR920005173A (ko) 칩 동작상에 자동 테스트 모드의 이탈을 가진 반도체 메모리
KR920013455A (ko) 반도체 장치
KR910006981A (ko) 반도체 기억장치
KR910008730A (ko) 반도체 기억장치
KR970062925A (ko) 외부 장치와 인터페이스하는 저 전력 데이터 처리 시스템 및 그것을 위한 방법
KR960012497A (ko) 반도체 집적회로
KR870010549A (ko) 반도체 기억장치
KR920003314A (ko) 반도체 메모리장치
KR970017609A (ko) 반도체기억장치
KR970049243A (ko) 반도체 메모리 디바이스의 구분방법
KR920007187A (ko) 반도체 기억장치
TW374176B (en) Input/output circuit of high-speed semiconductor memory device requiring less time for testing

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090724

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee