CN1245339A - 输入装置与输出装置 - Google Patents

Abstract

本发明为一种输入及输出装置,比较器5比较时钟信号CLK的数据取入边沿和从输入缓冲器11输出的数据信号D1’的上升沿、下降沿之时刻,延迟电路31根据比较结果,让时钟信号CLK推迟一所定时间,延迟电路32让时钟信号CLK推迟另一所定时间。数据信号D1’的逻辑值为“H”时,选择器4选择延迟电路31的延迟时钟信号CLK－LH,其逻辑值为“L”时,选择延迟电路32的延迟时钟信号CLK－HL。保持电路21根据选择器4所选择的延迟时钟信号锁存数据信号D1’。

Description

输入装置与输出装置

本发明涉及一种在半导体集成电路中高速进行数据传送的数据输入装置和输出装置。

近年来，随着多媒体的逐步普及，对半导体装置的性能要求一天比一天地严格起来，高速化和低功耗化的潮流日益深入。特别是在象图像处理那样的要高速处理大容量数据的系统中，需要能以极高的高速进行动作的半导体装置。在这样的装置中，需要高速地进行数据传送，也就需要能高速地进行数据传送的技术。输出入电路的高速化、高速规格的数据总线的采用等都可以被列在有关高速传送的技术里。近年来，一般被采用的输入电路如下：把接收信号的电压与参考电压相比较，根据两者之差来放大上述接收信号的差动输入电路；输入差动信号(互补信号)对，输出一个信号的差动输入电路。

但是，在数据信号的输出电路为推挽型的情况下，极难把各个驱动晶体管输出数据“H”时的输出阻抗(电流)和输出数据“L”时的输出阻抗(电流)调整得完全相等，还有，在数据信号的输出电路为终端接有电阻的拉上型的情况下，使流过电阻的电流和流过用于输出数据信号的晶体管的电流相等也很难。

由上述技术背景可以看出，数据信号从“L”到“H”的跃迁期间不等于从“H”到“L”的跃迁期间，其结果，在信号接收电路中，会发生数据信号的逻辑值“H”和逻辑值“L”相对于参考电压不对称的状态。当用极其规则的基准时钟信号来保持在这样的不一致(参差不一)间隔下而被传送的数据信号时，容易发生偏斜，引起错误动作，以致变成整个系统高速动作化的障碍。这样的偏斜在高速动作时表现得更明显，会成为进一步高速动作化的障碍。因为数据的跃迁期间一般在几百ps到数ns之间，例如在进行使用了数百MHz的时钟信号的高速动作时，即时钟信号的1个周期为数ns的状况下，上述数据跃迁期间就占1个时钟信号周期的百分之几十，容易发生偏斜。

鉴于上述课题，本发明的目的在于提供一种输入装置和输出装置，以防止由于所输入的数据信号从“H”到“L”的跃迁期间和从“L”到“H”的跃迁期间不等而引起的偏斜，并实现高速动作。

为解决此课题，在本发明的输入装置中，为修正输入的数据信号从“H”到“L”的跃迁期间和从“L”到“H”的跃迁期间两者间的时间差，采用下述办法：根据该数据信号的一方或者双方的跃迁期间来推迟时钟信号，然后，利用该一种或者两种延迟时钟信号或者/以及原有的时钟信号锁住该输入进来的数据信号。

还有，在本发明的输出装置中，为修正输出的数据信号从“H”到“L”的跃迁期间和从“L”到“H”的跃迁期间的时间差，采用一种结构，以便于调整输出应该被输出的数据信号的驱动元件的驱动能力。

具体说来，本发明第1方面所记载的输入装置包括：能根据数据信号的逻辑值设定延迟时间，并把时钟信号推迟上述延迟时间的延迟部件和根据上述已推迟了的时钟信号来保持上述数据信号的保持电路。

本发明的第2方面所记载的为：在上述第1方面所记载的输入装置中，当上述时钟信号的数据取入用边沿位于上述数据信号的跃迁期间以内时，则由上述延迟部件来设定上述延迟时间，以使上述时钟信号的数据取入用边沿位于上述数据信号的跃迁期间结束之后。

本发明的第3方面所记载的为：在上述第1方面或者第2方面所记载的输入装置中，上述延迟部件包括对上述时钟信号的数据取入用边沿和上述数据信号的上升沿及下降沿这二者中的至少一个边沿进行时刻比较的比较器；以及可根据上述比较器的比较结果来设定上述延迟时间的延迟电路。

本发明第4方面所记载的为：在上述第1方面或者第2方面所记载的输入装置中，上述延迟部件备有比较器、第1延迟电路、第2延迟电路和选择电路。其中，比较器对上述时钟信号的数据取入用边沿和上述数据信号的上升沿及下降沿两边沿进行时刻比较；第1延迟电路根据上述比较器对上述数据信号的上升沿所做的比较结果，来设定与上述数据信号的逻辑值“H”相对应的上述延迟时间；第2延迟电路则根据上述比较器对上述数据信号的下降沿所做的比较结果，来设定与上述数据信号的逻辑值“L”相对应的上述延迟时间；选择电路则当上述数据信号为逻辑值“H”时，选择上述第1延迟电路的延迟时间，当上述数据信号为逻辑值“L”时，选择上述第2延迟电路的延迟时间。

本发明的第5方面所记载的为：在上述第3方面或者第4方面所记载的输入装置中，上述延迟电路可根据上述比较器的比较结果和保证上述数据信号被取入的预置时间来设定上述延迟时间。

本发明的第6方面所记载的输出装置包括：输出电路和控制电路。其中，输出电路中有输出数据信号的驱动元件，输出电路还能调节上述驱动元件的驱动能力；控制电路接收表示上述数据信号的跃迁期间长短的信号，并根据该信号把上述输出电路的驱动能力控制得较高或者较低。

本发明的第7方面所记载的为：在上述第6方面所记载的输出装置中，上述控制电路从输入来自输出装置的数据信号的输入装置中接收表示上述数据信号跃迁期间长短的信号。

按照以上结构：在本发明的第1方面到第5方面所述的输入装置中，例如当数据信号从“H”跃迁到“L”的跃迁期间较长时，虽然原时钟信号的数据取入边沿位于上述跃迁期间以内，但因为可根据数据信号的逻辑值“L”把延迟时间设定得较长，又时钟信号可被推迟该段延迟时间，因此时钟信号的数据取入边沿位于数据信号完全跃迁到“L”状态之后。这样，可以完全可靠地把逻辑值为“L”的数据信号取进来，并可以防止误锁。

还有，在第6方面以及第7方面所记载的本发明的输出装置中，例如，当数据信号从“H”跃迁到“L”的跃迁期间较长时，虽然时钟信号的数据取入边沿位于上述跃迁期间以内，但因为可以把输出电路的驱动能力调节得很高，所以上述跃迁期间会变短。这样，上述时钟信号的数据取入边沿就位于该被缩短了的跃迁期间完全结束之后。因此，可以正确地把数据信号的逻辑值“L”取进来，并且不会发生误锁。

下面，对本发明的附图进行简要的说明。

图1是表示本发明的第1实施例的输入电路的内部结构的方框图。

图2表示本实施例的输入电路的动作情况，(a)是试行模式下的动作时序波形图，(b)是正常动作模式下的动作时序波形图。

图3是包括信号发送芯片和信号接收芯片的数据信号输出入系统的概略结构图。

图4是信号接收芯片的内部结构图。

图5是本发明的第2实施例的输出电路的内部概略结构图。

图6表示在数据信号从“H”到“L”的跃迁期间较长的情况下，该数据信号被误锁的情形。

以下，参照附图来对本发明的实施例进行说明。

(第1实施例)

图1到图4表示本发明的第1实施例。图3是包括信号发送芯片以及信号接收芯片的数据信号收发送系统的结构图。

如图3所示，信号发送芯片10的内部包括多个(n个)输出缓冲器301、302…30n和内部电路35。内部电路35通过上述各个输出缓冲器把将要在后面详述的试行模式、正常动作模式切换信号Con及数据信号D1…Dn传送到信号接收芯片20中。

如图4所示，信号接收芯片20内部，有能保持各数据信号D1…Dn的输入电路401～40n；把被保持在输入电路401～40n内的数据信号D1”、D2”…Dn”取进来的内部电路50；接收基准时钟信号并生成时钟信号CLK的PLL电路51；既把电源电压供给上述内部电路50，又把参考电压Vref(后述)供给各输入电路401…40n的电源电路52。

图1是输入电路401的内部结构图。其他的输入电路402～40n的结构和输入电路401相同。

如图1所示，输入电路401内部包括输入缓冲器11、延迟部件60以及保持电路21。上述延迟部件60内藏有一个比较器5、两个延迟电路31、32以及一个选择器4。

输入缓冲器11是差动型放大器(差动输入电路)，它被输入参考电压Vref和数据信号D1以后，便根据数据信号D1和参考电压Vref之差输出被在其中放大了的数据信号D1’。设参考电压Vref低于电源电压，高于接地电位。当所输入的数据信号D1的电位高于该参考电压Vref时，差动放大器11输出电源电位作电位“H”，当所输入的数据信号D1的电位低于该参考电压Vref时，差动放大器11则输出接地电位作电位“L”。

保持电路21由D锁存器构成，在被上述延迟电路31或者32而推迟了的延迟时钟信号CLK2的上升沿(数据取入瞬间)，它能保持来自上述差动放大器11的被放大了的数据信号D1’，并能输出被锁存在其内的数据信号D1”。

比较器5用于比较数据信号D1’和时钟信号CLK两者间的相位。数据信号D1’的上升沿(上升变化点)和时钟信号CLK的上升沿的相位比较结果被作为信号Cde1F、Cde1B输出来。在数据信号D1’的上升沿位于时钟信号CLK的上升沿之前的情况下，对应于该相位偏移量的脉冲被作为信号Cde1F输出来；在数据信号D1’的上升沿位于时钟信号CLK的上升沿之后的情况下，对应于该相位偏移量的脉冲便被作为信号Cde1B输出来。同理，数据信号D1’的下降沿(下降变化点)和时钟信号CLK的上升沿的相位比较结果被作为信号Cde2F、Cde2B输出来。在数据信号D1’的下降沿位于时钟信号CLK的上升沿之前的情况下，对应于该相位偏移量的脉冲被作为信号Cde2F输出来；在数据信号D1’的下降沿位于时钟信号CLK的上升沿之后的情况下，对应于该相位偏移量的脉冲便被作为信号Cde2B输出来。

延迟电路31、32的延迟量是可变的，其延迟量由比较器5的相位比较结果Cde1F、Cde1B和Cde2F、Cde2B来决定。第1延迟电路31输出通过把时钟信号CLK推迟上述被决定的延迟量而生成的延迟时钟信号CLK_LH。同样，第2延迟电路32输出通过把时钟信号CLK推迟上述被决定的延迟量而生成的延迟时钟信号CLK_HL。再就是，当模式切换信号Con为“H”时，延迟电路31、延迟电路32以及上述比较器5为激活状态；当模式切换信号Con为“L”时，延迟电路31、延迟电路32以及上述比较器5则为非激活状态。

当数据信号D1’为“H”状态时，选择器4选择从延迟电路31所输出的信号CLK_LH；当数据信号D1’为“L”状态时，它则选择从延迟电路32所输出的信号CLK_HL。并把该选出来的信号作为时钟信号CLK2输出到保持电路21中。

下面，把本实施例的输入装置的动作分为试行动作模式和正常动作模式而分别进行说明。

图2是动作时序波形图。图2(a)表示试行模式期间的，图2(b)则表示正常动作模式期间的。

(试行模式)

首先，设置试行期间(初置化期间)，以决定时钟信号CLK要被推迟的延迟量。

当模式切换信号Con为“H”时，即进入初置化期间。进入初置化期间以后，信号发送芯片10输出以“H”、“L”、“H”、“L”这样的顺序而重复的数据信号Data给信号接收芯片20作试验数据。如图2(a)所示，数据信号D1从“H”跃迁到“L”和从“L”跃迁到“H”时，其跃迁期间不相等，因而被差动放大器11放大了的数据信号D1’处于“H”状态和“L”状态的时间长度也就不一样了。

本实施例中，在用时钟信号来保持数据信号D1’之际，事先决定预置时间(set-up time)T1以保证正确地将数据信号取入。设该预置时间T1为1个时钟周期的30％～50％左右，该预置时间T1是超过在后面要论述的相位差T2、T3的一个较长时间。当数据信号D1’和时钟信号CLK的相位被比较器5比较以后所得的比较结果是：数据信号D1’的上升沿位于时钟信号CLK的上升沿之前，这时若设数据信号D1’的上升沿和时钟信号CLK的上升沿间的相位差为T2，那么，延迟电路31就会做出把T1-T2这一段时间作为延迟值de1的决定。另一方面，当数据信号D1’和时钟信号CLK的相位被比较器5比较以后所得的比较结果是：数据信号D1’的上升沿位于时钟信号CLK的上升沿之后，这时延迟电路31则会做出把T1+T2这一段时间作为延迟值de1的决定。当数据信号D1’和时钟信号CLK的相位被比较器5比较以后所得的比较结果是：数据信号D1’的下降沿位于时钟信号CLK的上升沿之后，这时若设数据信号D1’的下降沿和时钟信号CLK的上升沿间的相位差为T3，那么，延迟电路32就会做出延迟值de2为时间T1+T3的决定。另一方面，当数据信号D1’和时钟信号CLK的相位被比较器5比较以后的比较结果是：数据信号D1’的下降沿位于时钟信号CLK的上升沿之前，这时延迟电路32就会做出延迟值de2为时间T1-T3的决定。结果是：延迟时钟信号CLK2的上升沿一直位于比数据信号D1的上升沿及下降沿晚一个预置时间T1的那一时刻位置上。

如上所述，延迟电路31、32的延迟量被决定以后，就分别由延迟电路31、32来按已经被决定了的延迟量推迟时钟信号CLK并输出延迟时钟信号CLK_LH和延迟时钟信号CLK_HL。其中的一个延迟时钟信号CLK_LH是通过第1延迟电路31而被推迟了的信号，其延迟量是根据数据信号D1’从“L”状态跃迁到“H”状态时，数据信号D1’的上升沿与时钟信号CLK的上升沿的相位差而决定的。另一个延迟时钟信号CLK_HL则是通过第2延迟电路32而被推迟了的信号，其延迟量是根据数据信号D1’从“H”状态跃迁到“L”状态时，数据信号D1’的下降沿与时钟信号CLK的上升沿之间的相位差而决定的。

初置化期间就这样结束了。

(动作模式)

其次，模式切换信号Con为“L”时，即进入正常动作模式。该正常动作模式中的数据信号传送与通常的数据传送相同。但在保持电路21中保持数据信号时的时钟信号，则要使用延迟时钟信号CLK2，该延迟时钟信号CLK2是从在试行期间所设定的两种延迟时钟信号CLK_LH、CLK_HL中选出来的。选择器4根据数据信号D1’的逻辑值或者选择延迟时钟信号CLK_LH或者选择CLK_HL。也就是说，当数据信号D1’正处于“H”状态时，选择器4选择延迟时钟信号CLK_LH；当数据信号D1’正处于“L”状态时，选择器4则选择延迟时钟信号CLK_HL。由选择器4选出来的信号又被作为延迟时钟信号CLK2输入到保持电路21中，保持电路21在该延迟时钟信号CLK2的上升沿保持数据信号D1’。

由以上说明可知：因为数据信号D1’的上升沿和下降沿与延迟时钟信号CLK2的上升沿之间的那种时间关系被改善了，故可以可靠地进行保持数据信号D1’的动作，并可以防止误锁。

接下来，对表示本实施例下的输入电路的动作情况的图2和表示以前的不用选择器4的、在时钟信号CLK的上升沿取入数据信号时的动作情况的图6进行一下比较。在图2和图6中的时钟信号CLK的第一个上升时刻t0，来自差动放大器11的数据信号D1’都处于其电压值超过参考电压Vref的“H”状态。因此，图6中，在时钟信号CLK的第一个上升沿将该数据信号D1’取入时，被锁存在保持电路21的数据信号是一个正规的“H”状态。图2中尽管是在时钟信号CLK被推迟了T1-T2这样一段时间以后的延迟时钟信号CLK_LH的上升沿取入数据信号D1’的，但如图6那样，若在时钟信号CLK的第一个上升沿取入数据信号D1’，也能取入为正规的“H”状态的数据信号D1’。因此，本发明不必根据数据信号D1’的两个逻辑值“H”及“L”来计算两种延迟值。也就是说，本发明又包含下述结构：可生成对应于一个逻辑值的延迟时钟信号CLK_LH或者CLK_HL，然后利用该延迟时钟信号把逻辑值为该值的数据信号D1’取进来；用不着计算对应于另一个逻辑值的延迟值，而用原来的时钟信号CLK把逻辑值为该上述另一个值的数据信号D1’取进来即可。在该结构下，选择器4接收一个延迟电路(例如31)的延迟时钟信号和原有的时钟信号CLK。虽然本发明并非一定要有预置时间T1，但是当数据信号D1’的取入要在数据信号D1’经过了跃迁期间，进入稳定期间(即电压一定)的时候进行时，还是设置一个预置时间T1为好。

在时钟信号CLK的下一个上升时刻t1，图2和图6中的来自差动放大器11的数据信号D1’，虽都处于跃迁期间，但其仍为电压值超过参考电压Vref的“H”状态。结果，如图6所示，在时钟信号CLK的下一个上升时刻t1锁存该数据信号D1’时，保持电路21虽然能保持处于“H”状态的数据信号D1’，但不能保持如该图中虚线所示的处于正规的“L”状态的数据信号D1’，以导致误锁。与此相对，在本实施例中，如图2所示，在把时钟信号CLK推迟所定的延迟值de2(＝T1+T3)以后的延迟时钟信号CLK_HL的上升沿，即数据信号D1’的电压不到参考电压Vref的时刻t2，该“L”状态的数据信号D1’就被保持电路21给锁存住了。这样，就不会发生误锁了。

还有，在本实施例中，说明的是在时钟信号的一个周期内，数据信号D1’被保持为同一个值的情形(即数据信号的频率为时钟信号频率的一半)。但是，本发明并不仅限于此，本发明不特别受选两者的频率的限制。

还有，本实施例是利用时钟信号的上升沿来取入数据信号的，不过，既可以根据具体情况，利用时钟信号的下降沿来取入数据信号，还可以根据具体情况，利用时钟信号的上升沿及其下降沿两边沿来取入数据信号。

还有，虽然在本实施例中，利用了两个延迟电路31、32，当数据信号D1’处于“H”状态时，选择由第1延迟电路31推迟的延迟时钟信号；而当数据信号D1’处于“L”状态时，则选择由第2延迟电路32推迟的延迟时钟信号。然而，当已经明确了只有数据信号D1’的上升沿位于时钟信号CLK之后时，只用第1延迟电路31只调整数据信号D1’上升沿处的相位即可。再就是，当已经明确了只有数据信号D1’的下降沿位于时钟信号CLK之后时，只用第2延迟电路32只调整数据信号D1’下降沿处的相位即可。上述各种情况都不需要选择器4。还有，虽然已经说明过了预置时间T1是一个用于保持数据的足够长的固定值，但是，如果能由外部的新控制信号而使它为一个可变值时，就是一个更有利于高速动作化的结构。

(第2实施例)

其次，参照图5对本发明的第2实施例进行说明。

图5中，70是发送多个数据信号(本图中只示出1个数据信号D1)的信号发送芯片(输出电路)，80是接收上述多个数据信号的信号接收芯片。信号接收芯片80内部有和图3一样的内部电路50、PLL电路51以及电源电路52。信号接收芯片80还备有多个输入电路(本图中只示出了一个输入电路81)，这里不再另行表示了，这些输入电路中只有图1所示的输入电路401中的差动放大器11、比较器5以及保持电路21这三个内部结构部件，两个延迟电路31、32没有了，一个选择器4也没有了。上述保持电路21根据从PLL电路51中输出的时钟信号CLK来锁存数据信号D1’。

另一方面，信号发送芯片70中，有用于发送多个数据信号中的每个数据信号的多个输出缓冲器(本图中只示出了一个用来输出数据信号D1的输出缓冲器71)。各输出缓冲器的结构相同。输出缓冲器71中有3个被接在电源上并能使数据信号D1处于“H”状态的P沟道型晶体管(驱动元件)TP1、TP2、TP3和3个被接地的并能使数据信号D1处于“L”状态的N沟道型晶体管(驱动元件)TN1、TN2、TN3。另外，信号发送芯片70中还有对上述P沟道型晶体管TP1…TP3进行控制的第1控制电路72；对上述N沟道型晶体管TN1…TN3进行控制的第2控制电路73。第1控制电路72被输入来自上述输入电路81内的比较器5的表示比较结果的信号(比较数据信号D1’的上升沿和时钟信号CLK的上升沿之时刻先后的信号)Cde1F、Cde1B，即表示数据信号跃迁期间长短之信号。第2控制电路73被输入来自上述输入电路81内的比较器5的表示比较结果的信号(比较数据信号D1’的下降沿和时钟信号CLK的上升沿之时刻先后的信号)Cde2F、Cde2B。这些比较结果信号被表示在图2中。在第1控制电路72被输入上述比较结果信号Cde1B的情况下，即在数据信号D1’从“L”跃迁到“H”途中，数据信号D1’的电压上升到参考电压Vref的那一时刻晚于时钟信号CLK的上升时刻的情况下，换句话说，跃迁期间较长的状态下，可以靠增加成为导通状态的P沟道型晶体管的个数以增强晶体管的能力，从而来缩短该跃迁期间。另一方面，在第2控制电路73被输入上述比较结果信号Cde2B的情况下，即在数据信号D1’从“H”跃迁到“L”途中，数据信号D1’的电压下降到参考电压Vref的那一时刻晚于时钟信号CLK的上升时刻的情况下，换句话说，跃迁期间较长的状态下，可以靠增加成为导通状态的N沟道型晶体管的个数以增强晶体管的能力，从而来缩短该跃迁期间。

数据信号D1’又被反馈到上述第1控制电路72和第2控制电路73中。因此，即使在不接收来自比较器5的上述比较结果信号的情况下，仍可以靠该反馈信号来掌握输出缓冲器71中的晶体管的能力，当该晶体管的能力比较弱时，即可以增加成为导通状态的晶体管的个数。

就这样，在本实施例中，通过调节信号发送芯片70侧的输出缓冲器71中的晶体管的能力，就可以适当地调节数据信号D1’从“H”状态跃迁到“L”状态的跃迁期间以及从“L”状态跃迁到“H”状态的跃迁期间。因此，便可以象本发明的第1实施例那样，难以发生偏斜，从而可以确保在时钟频率为数百MHz以上的频带之下，正常进行高速动作。

还有，虽然按照以上的说明，本发明被应用在输入的是一个数据信号D1的输入电路，但是，本发明也可应用在输入的是差动信号的输入电路。此时，是把差动信号输入差动放大器11中。

如上所述，按照本发明的输入装置和输出装置，能够防止由于所输入的数据信号从“H”跃迁到“L”的跃迁期间以及从“L”跃迁到“H”的跃迁期间不相等而引起的偏斜，并能够实现高时钟频率下数据输入动作的高速化。

Claims (7)

1.一种输入装置，其特征在于包括：

可根据数据信号的逻辑值设定延迟时间，并把时钟信号推迟上述延迟时间的延迟部件；和

可根据上述已推迟过的时钟信号来保持上述数据信号的保持电路。

2.根据权利要求1所述的输入装置，其特征在于：

当上述时钟信号的数据取入用边沿位于上述数据信号的跃迁期间以内时，则由上述延迟部件来设定上述延迟时间以使上述时钟信号的上述数据取入用边沿位于上述数据信号的上述跃迁期间结束之后。

3.根据权利要求1或者2所述的输入装置，其特征在于：

上述延迟部件包括比较上述时钟信号的数据取入用边沿和上述数据信号的上升沿及下降沿这二者中的至少一个边沿之时刻的比较器；和

可根据上述比较器的比较结果来设定上述延迟时间的延迟电路。

4.根据权利要求1或者2所述的输入装置，其特征在于：

上述延迟部件包括：

比较上述时钟信号的数据信号取入用边沿和上述数据信号的上升沿及下降沿两边沿之时刻的比较器；

根据上述比较器对上述数据信号的上升沿所做的比较结果，来设定与上述数据信号的逻辑值“H”相对应的上述延迟时间的第1延迟电路；

根据上述比较器对上述数据信号的下降沿所做的比较结果，来设定与上述数据信号的逻辑值“L”相对应的上述延迟时间的第2延迟电路；

当上述数据信号的逻辑值为“H”时，选择上述第1延迟电路的延迟时间；当上述数据信号的逻辑值为“L”时，则选择上述第2延迟电路的延迟时间的选择电路。

5.根据权利要求3或者4所述的输入装置，其特征在于：上述延迟电路可根据上述比较器的比较结果和保证上述数据信号被取入的预置时间来设定上述延迟时间。

6.一种输出装置，其特征在于包括：

内有可输出数据信号的驱动元件，并可调整上述驱动元件的驱动能力的输出电路；和

可接收表示上述数据信号的跃迁期间长短的信号，并可根据该信号把上述输出电路的驱动能力控制得较高或者较低的控制电路。

7.根据权利要求6所述的输出装置，其特征在于：

上述控制电路从可输入来自输出装置的数据信号的输入装置中接收表示上述数据信号跃迁期间长短的信号。

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