CN100587835C - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种半导体存储装置，能够防止在半导体存储装置的读出动作中由于接地电平的变动而引起的误写入。在读出动作时，将从输出缓冲器20输出的输出开始信号DQH、与使该输出开始信号DQH在延迟电路40内延迟而生成的延迟信号DQD的逻辑和作为屏蔽信号DQHW而输出，并将其提供给初级电路30A。在初级电路30A中，屏蔽信号DQHW为“H”期间，向输入输出控制电路24强制输出表示禁止写入的“L”的写入控制信号WE0。由此，即便由于接地电位VSS的变动而使作为外部输入的写入控制信号/WE错误地变为“L”，也能够防止误写入。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置的噪声对策。
背景技术
图2是以往的DRAM(Dynamic Random Access Memory)的简要结构图。
该DRAM具有保持地址信号ADR内的列地址的列地址缓冲器11和保持行地址的行地址缓冲器12。在行地址缓冲器12上，连接了解读所保持的行地址的行译码器13，在该行译码器13的输出侧连接了字线驱动器14。字线驱动器14根据行译码器13的译码结果来驱动存储器单元阵列15的对应的字线。
另一方面，在列地址缓冲器11上，连接了解读所保持的列地址的列译码器16，在该列译码器16的输出侧，连接了读出放大器17。读出放大器17在读出时，对从存储器单元15读出到位线上的数据进行放大，并根据列译码器16的译码结果，将其输出到输入输出选择器18。读出放大器17在写入时，根据列译码器16的译码结果，将从输入输出选择器18提供的数据写入到存储器单元阵列15内。在输入输出选择器18上，连接了与外部之间执行数据DQ的输入输出的输入缓冲器19和输出缓冲器20。
另外，该DRAM具有定时生成电路21、刷新控制电路22以及内部地址计数器23。其中，定时生成电路21根据RAS(Row AdressStrobe)信息和CAS(Column Address Strobe)信号来产生定时信号；刷新控制电路22基于该定时信号来控制存储器单元地址15的刷新动作。该DRAM具有：输入输出控制电路24，基于RAS信号、CAS信号、读出控制信号OE和写入控制信号WE0，产生提供给输入缓冲器19和输出缓冲器20的输出许可信号RMB；以及，初级电路30，根据初始化信号INI和写入控制信号/WE，产生提供给该输入输出控制电路24的写入控制信号WE0。
初级电路30在动作开始时，在初始化信号INI为电平“H”时，将写入控制信号WE0设置为电平“L”，使写入操作停止，从而成为通常动作状态，在该初始化信号INI为“L”时，反转写入控制信号/WE，并将其作为写入控制信号WE0提供给输入输出控制电路24。
接下来，对操作进行说明。
在读出动作模式中，RAS信号、CAS信号、以及读出控制信号OE变为“L”，写入控制信号/WE变为“H”。写入控制信号/WE在初级电路30中被反转，将电平为“L”的写入控制信号WE0提供给输入输出控制电路24。据此，从输入输出控制电路24向输出缓冲器20输出了输出许可信号RMB。由此，从输入输出控制电路24向输出缓冲器20输出了输出许可信号RMB。由此，从由地址信号ADR指定的存储器单元地址15的存储区域读出数据，并经由读出放大器17、输入输出选择器18、以及输出缓冲器20，将其作为数据DQ输出到外部。另外，尽管图中没有显示，但输出缓冲器20在向外部输出数据DQ的同时，还输出了输出开始信号。
另一方面，在写入动作模式中，RAS信号、CAS信号、以及写入控制信号/WE变为“L”，读出控制信号OE变为“H”。写入控制信号/WE在初级电路30中被反转，电平为“H”的写入控制信号WE0被提供给输入输出控制电路24。据此，从输入输出控制电路24向输入缓冲器19输出了输入许可信号。由此，从外部提供的数据DQ经由输入缓冲器19、输入输出选择器18、以及读出放大器17被写入到地址信号ADR所指定的存储器单元地址15的存储区域内。
(专利文献1)特开平6-21792号公报
在上述专利文献1中记载了这样一种选择器装置，该装置构成为：以在切换选择信号时不产生低频干扰噪声、不引起电路误操作为目的，对利用选择信号来选择输入信号A和输入信号B中的任何一个的选择器电路，设置了使输入信号A延迟的噪声屏蔽生成电路、以及对选择器的输出和该噪声屏蔽生成电路的输出进行合成的噪声屏蔽电路，从该噪声屏蔽电路得到没有低频噪声干扰的输出信号。
发明内容
发明要解决的问题
在所述DRAM中，在读出动作模式中，将写入控制信号/WE设定为“H”，利用初级电路30对其进行反转，生成“L”的写入控制信号WE0，并将其提供给输入输出控制电路24，由此，利用输入输出控制电路24来禁止写入动作，并输出输出许可信号RMB。
但是，随着DRAM等半导体存储装置的大容量化，若电路微小化，则在从输出缓冲器20输出数据DQ时，由于在输出缓冲器20内流动的大电流而在微小化的电源图案内产生了噪声，接地电平(＝VSS)发生变化。由此，若从外部提供的写入控制信号/WE的布线图案接近，则在该写入控制信号/WE上重叠了杂音，写入控制信号WE0会被错误地识别为“H”。写入控制信号WE0若被识别为“H”，则会从输入输出控制电路24向输入缓冲器19输出输入许可信号，会向存储器单元陈列15写入错误的数据。
本发明的目的在于防止在半导体存储装置的读出操作时由于接地电平的变动而产生的误写入。
用于解决课题的手段
本发明提供了一种半导体存储装置，包括：存储器单元阵列以及输入输出控制电路，其中，所述存储器单元阵列在写入动作时，将经由输入缓冲器提供的数据存储在由地址信号指定的存储区域内，而在读出动作时，经由输出缓冲器输出由该地址信号指定的存储区域内的数据，所述输入输出控制电路基于从外部提供的写入控制信号和读出控制信号，生成并提供针对所述输入缓冲器的输入许可信号和针对所述输出缓冲器的输出许可信号，其特征在于，所述半导体存储装置设置有：延迟电路，该延迟电路在读出动作时，从所述输出缓冲器输入表示数据输出开始的输出开始信号，并生成在该输出开始信号升高时几乎同时上升、而在该输出开始信号下降时经一定的延迟时间后下降的延迟信号；逻辑门电路，该逻辑门电路将所述输出开始信号和所述延迟信号的逻辑和作为屏蔽信号而输出；以及初级电路，该初级电路在不输出所述屏蔽信号时将所述写入控制信号提供给所述输入输出控制电路，而在输出了该屏蔽信号时向该输入输出控制电路提供表示禁止写入的写入控制信号。
发明效果
在本发明中，在读出动作时，利用延迟电路和逻辑门电路来产生使输出开始信号的脉冲宽度延长一定时间的屏蔽信号，基于该屏蔽信号而向输入输出控制电路提供表示禁止写入的写入控制信号。由此，本发明具有以下效果：即便由于数据的读出操作而使接地电位发生变化，也不会向输入输出控制电路提供错误的写入控制信号，从而能够防止由于接地电平的变动而引起的误写入。
附图说明
图1是表示本发明实施例1的DRAM的简要结构图。
图2是以往的DRAM的简要结构图。
图3是表示图1的操作的信号波形图。
图4是表示本发明实施例2的屏蔽信号生成电路的结构图。
图5是表示图4的动作的信号波形图。
具体实施方式
本发明设置有：第1延迟电路，生成在输出许可信号升高时几乎同时上升、而在下降时经第1时间延迟后下降的第1延迟信号；第2延迟电路，生成在输出开始信号上升时几乎同时上升、而在下降时经第2延迟时间后下降的第2延迟信号；逻辑门电路，将第1和第2延迟信号的逻辑和输出为屏蔽信号；以及，初级电路，在输出屏蔽信号时，向输入输出控制电路提供表示禁止写入的写入控制信号。
在延迟电路中，设置了：电阻，能够通过切断保险来切换电阻值；以及，电容器，能够通过切断保险来切换电容值，所述延迟电路被构成为：能够通过这些电路和电容器来切换延迟时间。
在参照附图阅读了以下的较佳实施例的说明，我们就可以更完全、更清楚地了解本发明的所述目的以及其他目的和新的特征。但是，附图是专门用于说明的，而不是对该发明范围进行限定。
实施例1
图1是表示本发明实施例1的DRAM的简要结构图，对与图2共用的要素，赋予相同的标记。
该DRAM具有：列地址缓冲器11，用于保持地址信号ADR内的列地址；行地址缓冲器12，用于保持地址信号ADR的行地址。在行地址缓冲器12上，连接了解读所保持的行地址的行译码器13，在该行译码器13的输出侧上连接了字线驱动器14。字线驱动器14根据行译码器13的译码结果来驱动存储器阵列15的对应字线。
另一方面，在列地址缓冲器11上，连接有用于解读所保持的列地址的列译码器16，在该列译码器16的输出侧，连接有读出放大器17。读出放大器17在执行读出时，对从存储器单元阵列15读出到位线上的数据进行放大，并根据列译码器16的译码结果，将其输出到输入输出选择器18。读出放大器17在执行写入时，按照列译码器16的译码结果，将从输入输出选择器18提供的数据写入到存储器单元阵列15内。在输入输出选择器18上，连接了在外部之间执行数据DQ的输入输出的输入缓冲器19以及输出缓冲器20。
该DRAM具有：定时生成电路21，根据RAS信号和CAS信号来产生定时信号；基于该定时信号来控制存储器单元阵列15的刷新操作的刷新控制电路22和内部地址计数器23；以及，输入输出控制电路24，基于RAS信号、CAS信号、读出控制信号OE和写入控制信号WE0，产生提供给输入缓冲器19的输入许可信号、以及提供给输出缓冲器20的输出许可信号RMB。
另外，该DRAM除了上述构成要素外，还有初级电路30A、延迟电路40以及OR门48。
初级电路30A根据屏蔽信号DQHW和写入控制信号/WE来产生提供给输入输出控制电路24的写入控制信号WE0，由以下部件构成：构成CMOS逆变器的PMOS(P沟道MOS晶体管)31和NMOS(N沟道MOS晶体管)32、开关用PMOS 33以及NMOS 34。向PMOS31和NMOS32的栅极提供写入控制信号/WE，从而成为从连接这些PMOS 31和NMOS 32的漏极的节点N 30输出反转的写入控制信号WE0。PMOS 33连接在电源电位VDD和PMOS 31的源极之间，NMOS 34连接在节点N 30和接地电位VSS之间，利用相同的屏蔽信号DQHW来互补地执行ON、OFF控制。
延迟电路40输出在从输出缓冲器20输出的输出开始信号DQH从“L”上升为“H”时比较快地追随、而在从“H”下降为“L”时按可设置的时间常数来追随的延迟信号DQD。该延迟电路40具有反转输出开始信号DQH的逆变器41，在该逆变器41的输出侧连接了PMOS 42和NMOS 43的栅极。PMOS 42的源极连接在电源电位VDD上，漏极连接在节点N40上。
NMOS 43的漏极经由能够通过保险切断来切换电阻值的电阻电路44而连接到节点N40，源极连接到接地电位VSS。在节点N40和接地电位VSS之间，连接了能够利用保险切断来切换电容值的电容器电路45。另外，在节点N40中，串联连接有逆变器46、47，从而变为从该逆变器47输出延迟信号DQD。
从延迟电路40输出的延迟信号DQD与从输出缓冲器20输出的输出开始信号DQH一起被提供给2输入的OR门48，利用该OR门48获取逻辑和，并将其作为DQHW提供给初级电路30。
另外，设定该DRAM变为这样一种设计(layout)结构：在由于微小化而使信号线和电源线的图案形成为细长的同时，从外部提供的写入控制信号/WE的信号线接近输出缓冲器20而配置，可能因从该输出缓冲器20输出数据时所流过的电源电流而使接地电位VSS发生变化，从而有时会在写入控制信号/WE中重叠噪声。
图3是表示图1的动作的信号波形图，它表示除去了读出动作时的噪声的样子。以下，将参照该图3来说明图1的动作。
在读出动作模式中，在图3的时刻t0，RAS信号、CAS信号、以及读出控制信号OE变为“L”，写入控制信号/WE变为“H”。在即将到达时刻t0之前，由于屏蔽信号DQHW变为“L”，因此，写入控制信号/WE在初级电路30A中被反转，从而向输入输出控制电路24提供电平为“L”的写入控制信号WE0。据此，从输入输出控制电路24向输出缓冲器20输出输出许可信号RMB。
由此，从由地址信号ADR指定的存储器单元阵列15的存储区域中读出数据，并经由读出放大器17、输入输出选择器18以及输出缓冲器20将其作为数据DQ输出到外部。与此同时，从输出缓冲器20输出输出开始信号DQH。另一方面，从输出缓冲器20输出了数据DQ后，在数据DQ稳定之前的期间内，接地电位VSS由于噪声而变动。
另一方面，输出开始信号DQH被提供给延迟电路40，仅被延迟逆变器41、46、57的延迟时间以及电容器电路45的充电时间，在时刻t1，从该延迟电路40输出的延迟信号DQD变为“H”。
在时刻t2，输出开始信号DQH返回“L”，但由于电阻电路44和电容器电路45而导致的积分电路的时间常数，延迟信号DQD维持在“H”的状态。
在时刻t3，延迟信号DQD返回“L”，该延迟信号DQD的脉冲宽度由于延迟电路40的电阻电路44和电容器电路45的时间常数，而变为比输出开始信号DQH要宽。延迟信号DQD和输出开始信号DQH由OR门来获取逻辑和后变为屏蔽信号DQHW。因此，屏蔽信号DQHW在时刻t0-t3期间变为“H”。
在初级电路30A中，在时刻t0-t3期间，由于被提供以“H”的屏蔽信号DQHW，因此，PMOS 33变为截止状态，NMOS 34变为导通状态。由此，节点N 30连接到接地电位VSS，从该节点N30输出的写入控制信号WE0与写入控制信号/WE的变动无关地在时刻t0-t3期间维持在“L”电平。
另一方面，在写入动作模式中，RAS信号、CAS信号、以及写入控制信号/WE变为“L”，读出控制信号OE变为“H”。写入控制信号/WE在初级电路30A内被反转，从而将“H”的写入控制信号WE0提供给输入输出控制电路24。据此，从输入输出控制电路24向输入缓冲器19输出输入许可信号。由此，从外部提供的数据DQ经由输入缓冲器19、输入输出选择器18、以及读出放大器17，而被写入到地址信号ADR所指定的存储器单元阵列15的存储区域内。
如上所述，该实施例1的DRAM具有：延迟电路40，对从输出缓冲器20输出的输出开始信号DQH进行延迟，同时产生对该脉冲宽度进行扩张的延迟信号DQD；OR门48，取该输出开始信号DQH和延迟信号DQD的逻辑和，并输出屏蔽信号DQHW；以及，初级电路30A，在被提供以屏蔽信号DQHW的期间，将写入控制信号WE0设为接地电位VSS(“L”)，从而禁止写入动作。由此，即便在数据读出时，接地电压VSS变动，从外部输入的写入控制信号/WE中重叠有杂音，但由于从初级电路30A输出的写入控制信号WE0没有受到影响，因此，具有能够防止在半导体存储装置的读出动作中由于接地电平的变化而引起的误写入的优点。
另外，延迟电路40由于能够借助于保险切断来切换其延迟时间，从而具有能够不变更设计就能够设定最佳定时的优点。
本发明并不限定为上述实施例1，还可以有各种变形。作为该变形例例如有如下情况。
(1)DRAM的结构并不限定在图1的例子所示的情况。
(2)初级电路30A、延迟电路40的具体电路结构并不限定为示例。
(3)若是能够执行读出和写入的存储器，则DRAM以外的存储器也同样适用。
(4)图3的信号波形的定时和脉冲宽度是一个例子，但并不限定于此。
(实施例2)
图4是表示本发明实施例2的屏蔽信号生成电路的结构图，对于与图2共用的要素，赋予相同的标记。
该屏蔽信号生成电路由于可以代替利用图1中的延迟电路40和OR门40来产生屏蔽信号DQHW的电路，因此，由延迟电路40A、40B和OR门48构成。延迟电路40A、40B具有与图1中的延迟电路40相同的结构。
延迟电路40A在读出动作时，使从输入输出控制电路24输出的输出许可信号RMB延迟，从而产生加宽了脉冲宽度的延迟信号RMD。延迟电路40B接受输出许可信号RMB，使从输出缓冲器20输出的输出开始信号DQH发生延迟，从而生成加宽了脉冲宽度的延迟信号DQD。2个延迟信号DQD、RMD利用OR门获取逻辑和，从而生成屏蔽信号DQHW，并将其提供给初级电路30A。
图5是表示图4的动作的信号波形图。以下，将参照该图5来说明图4的动作。
在读出动作模式中，若在时刻T1，从输入输出控制电路24输出的输出许可信号RMB变为“H”，则在时刻T2，从延迟电路40A输出的延迟信号RMD变为“H”。在时刻T3，开始从提供输出许可信号RMB的输出缓冲器20输出数据DQ，同时，输出开始信号DQH变为“H”。输出开始信号DQH被提供给延迟电路40B，在时刻T4，从该延迟电路40B输出的延迟信号DQD变为“H”。
在时刻T5、T6，输出许可信号RMB和输出开始信号DQH分别返回“L”，由此，执行延迟，在时刻T7、T8，延迟信号RMD、DQD分别变为“L”。
由于利用OR门40来获取2个延迟信号RMD、DQD的逻辑和，所以从该OR门48输出的屏蔽信号DQHW在时刻T2-T8期间变为“H”。在初级电路30A中，由于在时刻T2-T8期间提供“H”的屏蔽信号DQHW，因此，从该初级电路30A输出的写入控制信号WE0与由于接地电位WSS的变动而引起的写入控制信号/WE的变动无关地维持在“L”电平。
如此，该实施例2的屏蔽信号生成电路除了具有基于从输出缓冲器20输出的输出开始信号DQH来生成延迟信号DQD的延迟电路40B外，还具有基于在该输出开始信号DQH之前，从输入输出控制电路24输出的输出许可信号RMB来生成延迟信号RMD的延迟电路40A，在获取这些延迟信号DQD、RMD的逻辑和后生成屏蔽信号DQHW。由此，由于能够在输出开始信号DQH之前输出屏蔽信号DQHW，因此具有以下优点：即便由于工艺变动等原因而产生输出开始信号DQH的延迟，也能够伴随着数据DQ的输出开始而可靠地屏蔽接地电位VSS的变动。

Claims (6)

1.一种半导体存储装置，包括：存储器单元阵列以及输入输出控制电路，其中，所述存储器单元阵列在写入动作时，将经由输入缓冲器提供的数据存储在由地址信号指定的存储区域内，而在读出动作时，经由输出缓冲器输出由该地址信号指定的存储区域内的数据，所述输入输出控制电路基于从外部提供的写入控制信号和读出控制信号，生成并提供针对所述输入缓冲器的输入许可信号和针对所述输出缓冲器的输出许可信号，其特征在于，所述半导体存储装置设置有：
延迟电路，该延迟电路在读出动作时，从所述输出缓冲器输入表示数据输出开始的输出开始信号，并生成在该输出开始信号升高时几乎同时上升、而在该输出开始信号下降时经一定的延迟时间后下降的延迟信号；
逻辑门电路，该逻辑门电路将所述输出开始信号和所述延迟信号的逻辑和作为屏蔽信号而输出；以及
初级电路，该初级电路在不输出所述屏蔽信号时将所述写入控制信号提供给所述输入输出控制电路，而在输出了该屏蔽信号时向该输入输出控制电路提供表示禁止写入的写入控制信号。
2.如权利要求1所述的半导体存储装置，其特征在于，所述延迟电路包括能够利用保险切断来切换电阻值的电阻；和能够利用保险切断来切换电容值的电容器，并且所述延迟电路被构成为能够利用所述电阻和电容器来切换延迟时间。
3.如权利要求1或2所述的半导体存储装置，其特征在于，从所述外部提供的写入控制信号的信号线被配置为接近所述输出缓冲器，在从该输出缓冲器输出数据时所流过的电源电流使接地电位发生变化的情况下，在该写入控制信号上重叠噪声。
4.一种半导体存储装置，它具有存储器单元阵列以及输入输出控制电路，其中，所述存储器单元阵列在写入动作时，将经由输入缓冲器提供的数据存储在由地址信号指定的存储区域内，而在读出动作时，经由输出缓冲器输出由该地址信号指定的存储区域内的数据，所述输入输出控制电路基于从外部提供的写入控制信号和读出控制信号，生成并提供针对所述输入缓冲器的输入许可信号和针对所述输出缓冲器的输出许可信号，其特征在于，所述半导体存储装置设置有：
第1延迟电路，该第1延迟电路生成在所述输出许可信号上升时几乎同时上升、而在该输出许可信号下降时经第1延迟时间后下降的第1延迟信号；
第2延迟电路，该第2延迟电路在读出动作时，从所述输出缓冲器输入表示数据输出开始的输出开始信号，并生成在该输出开始信号上升时几乎同时上升、而在该输出开始信号下降时经第2延迟时间后下降的第2延迟信号；
逻辑门电路，该逻辑门电路将所述第1和第2延迟信号的逻辑和作为屏蔽信号而输出；以及
初级电路，该初级电路在不输出所述屏蔽信号时将所述写入控制信号提供给所述输入输出控制电路，而在输出了该屏蔽信号时向该输入输出控制电路提供表示禁止写入的写入控制信号。
5.如权利要求4所述的半导体存储装置，其特征在于，所述第1延迟电路和第2延迟电路包括能够利用保险切断来切换电阻值的电阻；和能够利用保险切断来切换电容值的电容器，并且所述第1延迟电路和第2延迟电路被构成为能够利用所述电阻和电容器来切换延迟时间。
6.如权利要求4或5所述的半导体存储装置，其特征在于，从所述外部提供的写入控制信号的信号线被配置为接近所述输出缓冲器，在从该输出缓冲器输出数据时所流过的电源电流使接地电位发生变化的情况下，在该写入控制信号上重叠噪声。
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