JPH03100993A

JPH03100993A - 半導体メモリ装置

Info

Publication number: JPH03100993A
Application number: JP1235531A
Authority: JP
Inventors: Masanori Kasuda; 賢範粕田; Kazunori Tokunaga; 徳永　一紀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-09-13
Filing date: 1989-09-13
Publication date: 1991-04-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕半導体メモリ装置、特に、多ビット出力の半導体メモリ
においてデータ出力時に発生するノイズに起因する誤動
作を防止する技術に関し、極力少ない論理でスペースを
殆ど使わずにデータ出力時の誤動作の可能性を排除する
ことを目的とし、出力制御信号に応答してメモリセルアレイからの読み出
しデータの出力制御を行うデータ出力回路と、書き込み
制御信号に応答して前記メモリセルアレイへのデータ書
き込みの制御を行うデータ入力回路とを具備し、該デー
タ入力回路は、データ出力状態の時に前記データ出力回
路から出力される出力活性指示信号に応答して前記書き
込み制御信号を非活性化する回路を有するように構成す
る。

〔産業上の利用分野〕

本発明は、半導体メモリ装置に関し、特に、多ビット出
力の半導体メモリにおいてデータ出力時に発生するノイ
ズに起因する誤動作を防止する技術に関する。

〔従来の技術、右よび発明が解決しようとする課題〕

半導体メモリの高速化および出力の多ピット化に伴い、
電流供給能力の大きな出力トランジスタを多数搭載する
デバイスが増えている。このため、データ出力時に負荷
電流の増減に起因してノイズが発生し、それによってメ
モリが誤動作を起こす可能性がある。そこで、このよう
な誤動作を防止する機能をメモリに備える必要がある。

従来の半導体メモリ装置においては、出力イネーブル信
号に基づき１シヨツト・パルスを作る回路を備え、該回
路で書き込みをディセーブル状態とする信号を生成し、
それによって書き込み命令発生回路（ライト・イネーブ
ル（ＷＥ）バッファ）にふける書き込み命令信号（ライ
ト・イネーブル信号）を禁止するようにしている。

ところがこの場合、ｌショット・パルスを作るために数
段〜数十段のインバータ列やバッファを使用しなければ
ならないため、そのための回路スペースを必要とする。

これはチップ上における占有面積の増大につながり、近
年の半導体メモリの高集積化ふよび大容量化に対する要
望を考慮すると、好ましいとは言えない。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、極力少ない論理でスペースを殆ど使わずにデ
ータ出力時の誤動作の可能性を排除することができる半
導体メモリ装置を提供することを目的としている。

〔課題を解決するための手段〕

上述した問題点を解決するため、本発明では、データ出
力状態の時にデータ出力回路の既存の内部信号の１つを
利用して、極力少ない回路素子数で書き込み命令信号を
無効（非活性）とするようにしている。

すなわち、第１図の原理ブロック図に示されるように、
本発明の半導体メモリ装置は、出力制御信号ＯＣに応答
してメモリセルアレイ１からの読み出しデータの出力制
御を行うデータ出力回路２と、書き込み制御信号ＷＣに
応答して前記メモリセルアレイへのデータ書き込みの制
御を行うデータ入力回路３とを具備し、該データ入力回
路は、データ出力状態の時に前記データ出力回路から出
力される出力活性指示信号ＡＣＴに応答して前記書き込
み制御信号を非活性化する回路４を有することを特徴と
する。

〔作　用〕

上述した構成によれば、データ出力が有効（活性）とな
っている間中、書き込み制御信号が非活性化されるよう
になっている。従って、仮にデータ出力の際の負荷電流
の増減に起因して発生したノイズがデータ入力回路３に
影響を与えたとしても、書き込み制御信号自体が無効で
あるため、データ書き込みは禁止される。そのため、従
来形に見られたような誤動作（誤書き込み）の可能性が
排除される。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第２図には本発明の一実施例としての半導体メモリ装置
の構成がブロック図の形態で示される。

同図（ａ）　にふいて、１０はデコーダ、アドレスバッ
フ１等（図示せず）を含むメモリセルアレイ、１１はデ
ータバス、１２は出力回路であって、外部からのアクテ
ィブ・ローの出力イネーブル信号ＯＢＸに応答し、セル
アレイからデータバス１１上に出力された多ビットのデ
ータを出力（Ｏｏｕｔ　）すると共に、出力活性指示信
号Ｓ、を出力する機能を有している。この出力活性指示
信号ＳＩ　は、データ出力が行われている間中１ｆｔＩ
ｎレベルを呈している。

１３は外部からのアクティブ・ローのコラムアドレス・
ストローブ信号ＣＡＳＸに応答するＣＡＳ系回路群、１
４はＣＡＳ系回路群１３からの制御を受けて外部からの
アクティブ・ローのライト・イネーブル（ＷＥ）信号（
書き込み命令信号）ＯＸを増幅するＷＥバッファを示す
。

１５は判定回路であって、出力回路１２からの出力活性
指示信号Ｓ１を受けてデータ出力中であるか否かを判定
し、該判定結果に基づきＷＥバッファ１４の出力信号Ｓ
２を活性化するか、あるいは非活性化するかを制御する
機能を有している。１６はＣＡｓ系回路群１３からの制
御の下で判定回路１５の出力に応答して書き込み信号Ｗ
Ｓを発生するＷＥジェネレータ、１７はライト・アンプ
（Ｗ／Ａ）を内蔵し、ＷＥジェネレータ１６からの書き
込み信号１１Ｓに応答して入力データ（ＤＩ）Ｉ）を増
幅し、データバス１１上に出力する書き込み回路を示す
。

判定回路１５は、同図（ｂ）に示されるように、出力回
路からの出力活性指示信号Ｓｌ　とＷＥバッファの出力
信号Ｓ２に応答するノアゲー）ＮＡと、該ノアゲートの
出力に応答するインバータＩＶとから構成されている。

出力活性指示信号Ｓ１が“し”レベルの時、ノアゲート
ＮＡはインバータとして機能するので、ＷＥバッファ１
４の出力信号（書き込み命令信号）　３２はその論理レ
ベルを維持したままでＷＥジェネレータ１６に供給され
る。データの書き込みを行う際には外部書き込み命令信
号ＷＢＸは“し”レベルにあるので、ＷＥバッファ１４
の出力信号Ｓ、も”Ｌ”レベルとなり、ＷＥジェネレー
タ１６には“し”レベルの信号が供給される。つまり、
データ書き込み時においては、ＷＥジェネレータ１６は
“Ｌ”レベルの信号に応答して書き込み信号ＩＡｓ（“
Ｈ”レベル）を発生する。

一方、出力活性指示信号Ｓｌが“Ｈ”レベルの時、すな
わちデータ出力が行われている時、ＷＥバッファ１４の
出力信号Ｓ２の論理レベルにかかわらずノアゲー）ＮＡ
の出力は“し”レベルとなるため、ＷＥジェネレータ１
６には“Ｈ”レベルの信号が供給される。つまり、デー
タ出力時においては、ＷＥバッファ１４の出力信号Ｓ２
は非活性化され、また、ＷＥジェネレータ１６は“Ｈ”
レベルの信号に応答して書き込み信号１１Ｓの発生を禁
止する。

第３図には本実施例装置の動作を表すタイミングチャー
トの一例が示される。

同図において（ａ）は、データが出力されている時にラ
イト・イネーブル信号ＷＥｘを“Ｌ”レベルに立ち下げ
た場合の信号波形を示す。

この場合、ライト・イネーブル信号ＷＥｘの“Ｌ”レベ
ルへの変化に応答してＷＥバッファ１４の出力信号Ｓ２
も“し”レベルに遷移するが、出力活性指示信号Ｓ１は
“Ｈ”レベルにあるため、判定回路１５の出力（ＷＥジ
ェネレータ１６の入力）は“Ｈ”レベルに固定される。

従ってこの時点では、書き込み信号ＷＳは”Ｈ”レベル
とはならず、それによってデータ書き込みは禁止される
。

従来は、ＷＥバッファ１４の出力信号Ｓ２が“し＃レベ
ルに遷移すると、書き込み信号ＷＳが“Ｈ”レベル（破
線で表示）に立ち上がり、この時点でデータ書き込みが
行われる（誤書き込み動作）。

次いで、出力イネーブル信号ＯＦ！Ｘが“Ｈ１＋レベル
に立ち上がってデータ出力り。ＩＪ’ｒが終了すると、
出力活性指示信号Ｓ、は“し”レベルに遷移し、この時
点で初めて、ＷＥバッファ１４の“Ｌ”レベルの出力信
号Ｓ、が有効となる。これによってＷＥジェネレータ１
６には“Ｌ″レベル信号が供給され、その結果、“Ｈ”
レベルの書き込み信号ＷＳが発生される。この時、デー
タ書き込みが可能となる。

このように、たとえデータ出力中にライト・イネーブル
信号ＷＢＸが“Ｌ″ルベルなっても、実際のデータ書き
込みは該データ出力後に行われるようになっているので
、データ出力中における誤書き込み動作を防止すること
ができる。

第３図（ｂ）は、データが出力されている時にライト・
イネーブル信号ＷＥＸを“Ｈ”レベルに維持した場合の
信号波形を示す。

この場合、仮にデータ出力の際の負荷電流の増減に起因
してノイズが発生し、該ノイズがＷＥバッファ１４に影
響を与えてその出力信号Ｓ２を“Ｌ”レベルに低下（破
線で表示）させたとしても、データ出力中は出力活性指
示信号Ｓ１がＨ”レベルに維持されているので、判定回
路１５により、ＷＥバッファ１４の出力信号Ｓ２は後段
の回路に波及しないよう非活性化される。従って、従来
形に見られたように書き込み動作が誤って行われるとい
った不具合を回避することができる。

また、データ出力時に出力回路１２の既存の内部信号の
１つ（出力活性指示信号ＳＬに相当）を利用して、ノア
ゲートＮＡとインバータＩＶだけの論理でＷＥバッファ
１４の出力信号Ｓ２（書き込み命令信号）の活性化／非
活性化を制御するようにしている。従って、従来用いら
れていたインバータ列やバッファ等が不要となるので、
チップサイズの小型化に有利である。

なお、上述した実施例では判定回路１５をＷＥバッファ
１４とＷＥジェネレータ１６０間に設けたが、判定回路
１５の配設位置はそれに限定されない。例えば、第４図
（ａ）に示されるように判定回路１５をＷＥジェネレー
タ１６°　の内部に設けてもよいし、あるいは同図（ｂ
）に示されるように判定回路１５をＷＥジェネレータ１
６の出力側に設けてもよい。

〔発明の効果〕

以上説明したように本発明の半導体メモリ装置によれば
、比較的少ない回路素子数でデータ出力時の誤動作の可
能性を排除することができ、また、チップサイズの小型
化にも寄与させることが可能となる。

【図面の簡単な説明】第１図は本発明による半導体メモリ装置の原理ブロック
図、第２図（ａ）および（ｂ）は本発明の一実施例の構成を
示すブロック図、第３図（ａ）　Ｊｓよび（ｂ）は第２図装置の動作を説
明するためのタイミングチャート、第４図（ａ）および（ｂ）は第２図実施例の変形例の一
部を示すブロック図、である。（符号の説明）１・・・メモリセルアレイ、２・・・データ出力回路、３・・・データ入力回路、４・・・書き込み制御信号非活性化回路、ＯＣ・・・出
力制御信号、ＷＣ・・・書き込み制御信号、ＡＣＴ・・・出力活性指示信号。出力データ

Claims

【特許請求の範囲】１、出力制御信号（ＯＣ）に応答してメモリセルアレイ
（１）からの読み出しデータの出力制御を行うデータ出
力回路（２）と、書き込み制御信号（ＷＣ）に応答して前記メモリセルア
レイへのデータ書き込みの制御を行うデータ入力回路（
３）とを具備し、該データ入力回路は、データ出力状態の時に前記データ
出力回路から出力される出力活性指示信号（ＡＣＴ）に
応答して前記書き込み制御信号を非活性化する回路（４
）を有することを特徴とする半導体メモリ装置。２、前記書き込み制御信号非活性化回路は、前記出力活
性指示信号と前記書き込み制御信号に応答する論理回路
（ＮＡ）と、該ノアゲートの出力に応答する論理回路（
ＩＶ）とを含むことを特徴とする請求項１に記載の半導
体メモリ装置。