JPH06131871A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06131871A JPH06131871A JP4281998A JP28199892A JPH06131871A JP H06131871 A JPH06131871 A JP H06131871A JP 4281998 A JP4281998 A JP 4281998A JP 28199892 A JP28199892 A JP 28199892A JP H06131871 A JPH06131871 A JP H06131871A
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- output
- buffer
- output buffer
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Abstract
(57)【要約】
【構成】 出力バッファ動作信号ＯＥバーがＬレベルに
変化すると、タイミング信号発生回路１２が一定期間だ
け動作開始信号φ0をＨレベルとする。この動作開始信
号φ0はアドレス入力バッファ１に入力され、アドレス
入力バッファ１の応答特性を低下させる。 【効果】 出力バッファ６の動作開始時にのみアドレス
入力バッファ１の応答特性を低下させて誤動作を防止す
るので、この出力バッファ６の駆動能力を高めると共に
アドレス入力バッファ１の通常時の応答特性を向上させ
て半導体記憶装置の高速化を図ることが可能にようにな
る。
変化すると、タイミング信号発生回路１２が一定期間だ
け動作開始信号φ0をＨレベルとする。この動作開始信
号φ0はアドレス入力バッファ１に入力され、アドレス
入力バッファ１の応答特性を低下させる。 【効果】 出力バッファ６の動作開始時にのみアドレス
入力バッファ１の応答特性を低下させて誤動作を防止す
るので、この出力バッファ６の駆動能力を高めると共に
アドレス入力バッファ１の通常時の応答特性を向上させ
て半導体記憶装置の高速化を図ることが可能にようにな
る。
Description
【０００１】
【産業上の利用分野】本発明は、応答性の高い入力バッ
ファと駆動能力の高い出力バッファとを備えた半導体記
憶装置に関する。
ファと駆動能力の高い出力バッファとを備えた半導体記
憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は、近年の半導体製造技
術の向上によりますます高密度集積化され記憶容量が増
大している。しかし、このように記憶容量が大きくなる
と、それだけ情報の読み出しに時間を要することにな
り、半導体記憶装置の高速化を実現するためには、入出
力部の遅延時間を短縮する必要がある。
術の向上によりますます高密度集積化され記憶容量が増
大している。しかし、このように記憶容量が大きくなる
と、それだけ情報の読み出しに時間を要することにな
り、半導体記憶装置の高速化を実現するためには、入出
力部の遅延時間を短縮する必要がある。
【０００３】ここで、図７に従来の半導体記憶装置の一
般的な回路構成を示す。
般的な回路構成を示す。
【０００４】バス等を介して入力されるアドレス信号
は、アドレス入力バッファ１を介してＸデコーダ２とＹ
デコーダ３に送られ、メモリセルアレイ４上の特定のデ
ータを指定する。このアドレス信号によって指定された
メモリセルアレイ４上のデータは、センスアンプ５によ
って読み出され、出力バッファ６を介して外部に出力さ
れる。
は、アドレス入力バッファ１を介してＸデコーダ２とＹ
デコーダ３に送られ、メモリセルアレイ４上の特定のデ
ータを指定する。このアドレス信号によって指定された
メモリセルアレイ４上のデータは、センスアンプ５によ
って読み出され、出力バッファ６を介して外部に出力さ
れる。
【０００５】アドレス入力バッファ１が入力したアドレ
ス信号は、アドレス入力検出回路７にも送られる。アド
レス入力検出回路７は、入力されたアドレス信号が変化
したことを検出する回路であり、アドレス信号が変化す
ると、このタイミングに基づいてタイミング信号発生回
路８を動作させ、プリチャージ信号φ1や出力バッファ
停止信号φ2等を発生させる。プリチャージ信号φ1は、
データの読み出しの前にメモリセルアレイ４のビット線
をプリチャージするための信号であり、出力バッファ停
止信号φ2は、このメモリセルアレイ４のデータをセン
スアンプ５が読み出すまでの一定期間だけ出力バッファ
６の動作を停止させるための信号である。また、出力バ
ッファ６を外部から制御するための出力イネーブル信号
は、出力イネーブル入力バッファ９を介して出力バッフ
ァ制御回路１０に入力される。出力バッファ制御回路１
０は、この出力イネーブル信号が非アクティブとなるか
又は出力バッファ停止信号φ2がアクティブな場合に、
非アクティブとなる出力バッファ動作信号ＯＥバーを出
力する回路である。そして、出力バッファ６は、この出
力バッファ動作信号ＯＥバーがアクティブな場合にのみ
センスアンプ５が読み出したデータを外部に出力し、出
力バッファ動作信号ＯＥバーが非アクティブな場合には
出力を停止する。
ス信号は、アドレス入力検出回路７にも送られる。アド
レス入力検出回路７は、入力されたアドレス信号が変化
したことを検出する回路であり、アドレス信号が変化す
ると、このタイミングに基づいてタイミング信号発生回
路８を動作させ、プリチャージ信号φ1や出力バッファ
停止信号φ2等を発生させる。プリチャージ信号φ1は、
データの読み出しの前にメモリセルアレイ４のビット線
をプリチャージするための信号であり、出力バッファ停
止信号φ2は、このメモリセルアレイ４のデータをセン
スアンプ５が読み出すまでの一定期間だけ出力バッファ
６の動作を停止させるための信号である。また、出力バ
ッファ６を外部から制御するための出力イネーブル信号
は、出力イネーブル入力バッファ９を介して出力バッフ
ァ制御回路１０に入力される。出力バッファ制御回路１
０は、この出力イネーブル信号が非アクティブとなるか
又は出力バッファ停止信号φ2がアクティブな場合に、
非アクティブとなる出力バッファ動作信号ＯＥバーを出
力する回路である。そして、出力バッファ６は、この出
力バッファ動作信号ＯＥバーがアクティブな場合にのみ
センスアンプ５が読み出したデータを外部に出力し、出
力バッファ動作信号ＯＥバーが非アクティブな場合には
出力を停止する。
【０００６】この半導体記憶装置において、アドレス信
号が変化すると、図８に示すように、アドレス入力バッ
ファ１の出力信号Ａi、Ａjが変化し、この変化に対応し
てＸデコーダ２及びＹデコーダ３が動作すると共に、ア
ドレス入力検出回路７がタイミング信号発生回路８を動
作させる。すると、プリチャージ信号φ1が一旦Ｈレベ
ル（アクティブ）となって、メモリセルアレイ４のビッ
ト線のプリチャージを行う。この後、センスアンプ５が
指定されたデータを読み出す。また、出力バッファ停止
信号φ2は一定期間Ｈレベル（アクティブ）となって、
出力バッファ動作信号ＯＥバーをＨレベル（非アクティ
ブ）とし、その後出力バッファ停止信号φ2がＬレベル
（非アクティブ）となり、出力バッファ動作信号ＯＥバ
ーをＬレベル（アクティブ）にすると、出力バッファ６
がセンスアンプ５によって読み出されたデータの出力を
開始する。
号が変化すると、図８に示すように、アドレス入力バッ
ファ１の出力信号Ａi、Ａjが変化し、この変化に対応し
てＸデコーダ２及びＹデコーダ３が動作すると共に、ア
ドレス入力検出回路７がタイミング信号発生回路８を動
作させる。すると、プリチャージ信号φ1が一旦Ｈレベ
ル（アクティブ）となって、メモリセルアレイ４のビッ
ト線のプリチャージを行う。この後、センスアンプ５が
指定されたデータを読み出す。また、出力バッファ停止
信号φ2は一定期間Ｈレベル（アクティブ）となって、
出力バッファ動作信号ＯＥバーをＨレベル（非アクティ
ブ）とし、その後出力バッファ停止信号φ2がＬレベル
（非アクティブ）となり、出力バッファ動作信号ＯＥバ
ーをＬレベル（アクティブ）にすると、出力バッファ６
がセンスアンプ５によって読み出されたデータの出力を
開始する。
【０００７】また、出力イネーブル信号がＨレベルから
Ｌレベル（アクティブ）に変化した場合には、図９に示
すように、出力バッファ動作信号ＯＥバーがＬレベル
（アクティブ）となって、出力バッファ６がセンスアン
プ５によって読み出されたデータの出力を開始する。
Ｌレベル（アクティブ）に変化した場合には、図９に示
すように、出力バッファ動作信号ＯＥバーがＬレベル
（アクティブ）となって、出力バッファ６がセンスアン
プ５によって読み出されたデータの出力を開始する。
【０００８】
【発明が解決しようとする課題】ところで、上記のアド
レス入力バッファ１や出力イネーブル入力バッファ９
は、図１０に示すように、ＣＭＯＳ・ＦＥＴのインバー
タ回路によって構成されている。そして、例えば外部イ
ンターフェースがＴＴＬレベルの場合、図１１に示すよ
うに、入力信号ＶINが０．８Ｖ（ＶIL）以下で出力信号
ＶOUTがＨレベルとなり、入力信号ＶINが２．２Ｖ（ＶI
H）以上で出力信号ＶOUTがＬレベルとなるように反転電
圧ＶINVが設定されている。
レス入力バッファ１や出力イネーブル入力バッファ９
は、図１０に示すように、ＣＭＯＳ・ＦＥＴのインバー
タ回路によって構成されている。そして、例えば外部イ
ンターフェースがＴＴＬレベルの場合、図１１に示すよ
うに、入力信号ＶINが０．８Ｖ（ＶIL）以下で出力信号
ＶOUTがＨレベルとなり、入力信号ＶINが２．２Ｖ（ＶI
H）以上で出力信号ＶOUTがＬレベルとなるように反転電
圧ＶINVが設定されている。
【０００９】しかしながら、このアドレス入力バッファ
１や出力イネーブル入力バッファ９は、図１２に示すよ
うに、電源電圧ＶCCが上昇すると、反転電圧ＶINVも上
昇するため、ノイズマージン（ＶIH−ＶINV）が小さく
なる。このようにノイズマージンの小さい状態で、内部
のグランド電位が不安定になると、入力信号レベルを誤
判定する場合がある。
１や出力イネーブル入力バッファ９は、図１２に示すよ
うに、電源電圧ＶCCが上昇すると、反転電圧ＶINVも上
昇するため、ノイズマージン（ＶIH−ＶINV）が小さく
なる。このようにノイズマージンの小さい状態で、内部
のグランド電位が不安定になると、入力信号レベルを誤
判定する場合がある。
【００１０】例えば、図８や図９に示すように、出力バ
ッファ６が動作を開始すると、過渡的な大きな電流の発
生により内部のグランド電位ＧＮＤが一時的に不安定に
なる。これによりアドレス入力バッファ１の出力信号Ａ
i、Ａjが変化すると、アドレス入力検出回路７がアドレ
ス信号の変化であると誤検出して、図示１点鎖線に示す
ように、誤ってデータの読み出し動作が実行されること
になる。
ッファ６が動作を開始すると、過渡的な大きな電流の発
生により内部のグランド電位ＧＮＤが一時的に不安定に
なる。これによりアドレス入力バッファ１の出力信号Ａ
i、Ａjが変化すると、アドレス入力検出回路７がアドレ
ス信号の変化であると誤検出して、図示１点鎖線に示す
ように、誤ってデータの読み出し動作が実行されること
になる。
【００１１】そこで、従来の半導体記憶装置は、出力バ
ッファ６の駆動能力を制限して瞬時電流を小さくすると
共に、アドレス入力バッファ１の応答性を低下させて、
内部のグランド電位ＧＮＤが多少不安定になってもアド
レス信号の変化を誤検出することがないようにしてい
た。即ち、従来の半導体記憶装置は、動作の安定性を確
保するために高速化を犠牲にしなければならないという
問題点を有していた。
ッファ６の駆動能力を制限して瞬時電流を小さくすると
共に、アドレス入力バッファ１の応答性を低下させて、
内部のグランド電位ＧＮＤが多少不安定になってもアド
レス信号の変化を誤検出することがないようにしてい
た。即ち、従来の半導体記憶装置は、動作の安定性を確
保するために高速化を犠牲にしなければならないという
問題点を有していた。
【００１２】本発明は、このような現状に鑑みてなされ
たものであり、出力バッファの動作時にのみ一時的に入
力バッファの応答性を低下させて、高速性を損なうこと
なく動作の安定性を確保することができる半導体記憶装
置を提供することが本発明の目的である。
たものであり、出力バッファの動作時にのみ一時的に入
力バッファの応答性を低下させて、高速性を損なうこと
なく動作の安定性を確保することができる半導体記憶装
置を提供することが本発明の目的である。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、アドレス信号と出力イネーブル信号を入力する入力
バッファと、該入力バッファに入力されたアドレス信号
が変化すると所定期間だけ出力バッファ動作信号を非ア
クティブとし、また、該入力バッファに入力された該出
力イネーブル信号が非アクティブな場合にも出力バッフ
ァ動作信号を非アクティブとするタイミング制御回路
と、その他の場合に出力バッファ動作信号がアクティブ
になると、メモリセルから内部的に読み出したデータを
外部に出力する出力バッファと、出力バッファ動作信号
が非アクティブからアクティブに変化すると、一定期間
だけアクティブとなる動作開始信号を発する出力バッフ
ァ動作検出回路と、この出力バッファ動作検出回路の動
作開始信号がアクティブになると、入力バッファの応答
特性を低下させる応答特性低下回路とを備えており、そ
のことにより上記目的が達成される。
は、アドレス信号と出力イネーブル信号を入力する入力
バッファと、該入力バッファに入力されたアドレス信号
が変化すると所定期間だけ出力バッファ動作信号を非ア
クティブとし、また、該入力バッファに入力された該出
力イネーブル信号が非アクティブな場合にも出力バッフ
ァ動作信号を非アクティブとするタイミング制御回路
と、その他の場合に出力バッファ動作信号がアクティブ
になると、メモリセルから内部的に読み出したデータを
外部に出力する出力バッファと、出力バッファ動作信号
が非アクティブからアクティブに変化すると、一定期間
だけアクティブとなる動作開始信号を発する出力バッフ
ァ動作検出回路と、この出力バッファ動作検出回路の動
作開始信号がアクティブになると、入力バッファの応答
特性を低下させる応答特性低下回路とを備えており、そ
のことにより上記目的が達成される。
【００１４】前記半導体装置は、電源電圧が所定電圧以
下であることを検出する電源検出回路をさらに備えてお
り、該電源検出回路は、電源電圧が所定電圧以下である
ことを該電源電圧検出回路が検出した場合には、動作開
始信号がアクティブであっても、応答特性低下回路が入
力バッファの応答特性を低下させないように動作しても
よい。
下であることを検出する電源検出回路をさらに備えてお
り、該電源検出回路は、電源電圧が所定電圧以下である
ことを該電源電圧検出回路が検出した場合には、動作開
始信号がアクティブであっても、応答特性低下回路が入
力バッファの応答特性を低下させないように動作しても
よい。
【００１５】
【作用】出力イネーブル信号がアクティブな状態のとき
にアドレス信号が変化すると、この新しいアドレスのデ
ータが内部的に読み出された後に出力バッファ動作信号
が非アクティブな状態からアクティブに変化し、出力バ
ッファがこのデータの出力動作を開始する。また、出力
イネーブル信号が非アクティブな状態からアクティブに
変化した場合にも、出力バッファ動作信号が非アクティ
ブな状態からアクティブに変化し、出力バッファが動作
を開始する。この出力バッファは、駆動能力の高いもの
を使用すると、動作開始時に過渡的に大きな電流が流れ
内部のグランド電位を不安定にする。
にアドレス信号が変化すると、この新しいアドレスのデ
ータが内部的に読み出された後に出力バッファ動作信号
が非アクティブな状態からアクティブに変化し、出力バ
ッファがこのデータの出力動作を開始する。また、出力
イネーブル信号が非アクティブな状態からアクティブに
変化した場合にも、出力バッファ動作信号が非アクティ
ブな状態からアクティブに変化し、出力バッファが動作
を開始する。この出力バッファは、駆動能力の高いもの
を使用すると、動作開始時に過渡的に大きな電流が流れ
内部のグランド電位を不安定にする。
【００１６】しかしながら、出力バッファ動作検出回路
は、出力バッファ動作信号がアクティブに変化するのを
監視することにより、この出力バッファが動作を開始す
る一定期間だけ動作開始信号をアクティブにする。そし
て、この動作開始信号がアクティブとなっている期間、
応答特性低下回路が入力バッファの応答特性を低下させ
る。これにより、入力バッファのノイズマージンが大き
くなるので、たとえグランド電位が不安定となっても、
入力したアドレス信号や出力イネーブル信号が変化した
と誤判定するようなことがなくなる。
は、出力バッファ動作信号がアクティブに変化するのを
監視することにより、この出力バッファが動作を開始す
る一定期間だけ動作開始信号をアクティブにする。そし
て、この動作開始信号がアクティブとなっている期間、
応答特性低下回路が入力バッファの応答特性を低下させ
る。これにより、入力バッファのノイズマージンが大き
くなるので、たとえグランド電位が不安定となっても、
入力したアドレス信号や出力イネーブル信号が変化した
と誤判定するようなことがなくなる。
【００１７】従って、本発明の半導体記憶装置によれ
ば、出力バッファの動作開始時にグランド電位が不安定
になっても、アドレス信号や出力イネーブル信号の変化
を誤検出することがなくなるので、出力バッファとして
駆動能力の高いものを使用することができ、また、入力
バッファも通常時は応答特性の高いものを使用すること
ができるようになる。
ば、出力バッファの動作開始時にグランド電位が不安定
になっても、アドレス信号や出力イネーブル信号の変化
を誤検出することがなくなるので、出力バッファとして
駆動能力の高いものを使用することができ、また、入力
バッファも通常時は応答特性の高いものを使用すること
ができるようになる。
【００１８】また、請求項２の構成によれば、電源電圧
が所定電圧以下であった場合には、入力バッファが十分
なノイズマージンを確保することができるので、出力バ
ッファの動作開始時であっても、この入力バッファの応
答特性を低下させないようにしている。
が所定電圧以下であった場合には、入力バッファが十分
なノイズマージンを確保することができるので、出力バ
ッファの動作開始時であっても、この入力バッファの応
答特性を低下させないようにしている。
【００１９】
【実施例】以下、本発明を実施例について説明する。
【００２０】図１から図６は本発明の一実施例を示すも
のであって、図１は半導体記憶装置の構成を示すブロッ
ク図、図２はアドレス入力バッファの構成を示す回路
図、図３は出力イネーブル入力バッファの構成を示す回
路図、図４はアドレス信号の変化時の動作を示すタイム
チャート、図５は出力イネーブル信号の変化時の動作を
示すタイムチャート、図６はアドレス入力バッファと出
力イネーブル入力バッファの他の構成例を示す回路図で
ある。
のであって、図１は半導体記憶装置の構成を示すブロッ
ク図、図２はアドレス入力バッファの構成を示す回路
図、図３は出力イネーブル入力バッファの構成を示す回
路図、図４はアドレス信号の変化時の動作を示すタイム
チャート、図５は出力イネーブル信号の変化時の動作を
示すタイムチャート、図６はアドレス入力バッファと出
力イネーブル入力バッファの他の構成例を示す回路図で
ある。
【００２１】なお、前記図７に示した従来例と同様の機
能を有する構成部材には同じ番号を付記する。
能を有する構成部材には同じ番号を付記する。
【００２２】バス等を介して入力されるアドレス信号
は、アドレス入力バッファ１を介してＸデコーダ２とＹ
デコーダ３に送られメモリセルアレイ４上の特定のデー
タを指定する。このアドレス信号によって指定されたメ
モリセルアレイ４上のデータは、センスアンプ５によっ
て読み出され、出力バッファ６を介して外部に出力され
る。
は、アドレス入力バッファ１を介してＸデコーダ２とＹ
デコーダ３に送られメモリセルアレイ４上の特定のデー
タを指定する。このアドレス信号によって指定されたメ
モリセルアレイ４上のデータは、センスアンプ５によっ
て読み出され、出力バッファ６を介して外部に出力され
る。
【００２３】アドレス入力バッファ１が入力したアドレ
ス信号は、アドレス入力検出回路７にも送られる。アド
レス入力検出回路７は、入力されたアドレス信号が変化
したことを検出する回路であり、アドレス信号が変化す
ると、このタイミングに基づいてタイミング信号発生回
路８を動作させ、プリチャージ信号φ1や出力バッファ
停止信号φ2等を発生させる。
ス信号は、アドレス入力検出回路７にも送られる。アド
レス入力検出回路７は、入力されたアドレス信号が変化
したことを検出する回路であり、アドレス信号が変化す
ると、このタイミングに基づいてタイミング信号発生回
路８を動作させ、プリチャージ信号φ1や出力バッファ
停止信号φ2等を発生させる。
【００２４】また、出力バッファ６を外部から制御する
ための出力イネーブル信号は、出力イネーブル入力バッ
ファ９を介して出力バッファ制御回路１０に入力され
る。出力バッファ制御回路１０は、出力バッファ動作信
号ＯＥ、ＯＥバーを出力する論理回路であり、出力バッ
ファ動作信号ＯＥバーは、出力イネーブル信号が非アク
ティブとなるか又は出力バッファ停止信号φ2がアクテ
ィブな場合に非アクティブとなる。出力バッファ６は、
この出力バッファ動作信号ＯＥバーがアクティブな場合
にのみセンスアンプ５が読み出したデータを外部に出力
し、出力バッファ動作信号ＯＥバーが非アクティブな場
合には出力を停止する。
ための出力イネーブル信号は、出力イネーブル入力バッ
ファ９を介して出力バッファ制御回路１０に入力され
る。出力バッファ制御回路１０は、出力バッファ動作信
号ＯＥ、ＯＥバーを出力する論理回路であり、出力バッ
ファ動作信号ＯＥバーは、出力イネーブル信号が非アク
ティブとなるか又は出力バッファ停止信号φ2がアクテ
ィブな場合に非アクティブとなる。出力バッファ６は、
この出力バッファ動作信号ＯＥバーがアクティブな場合
にのみセンスアンプ５が読み出したデータを外部に出力
し、出力バッファ動作信号ＯＥバーが非アクティブな場
合には出力を停止する。
【００２５】この出力バッファ制御回路１０が出力する
出力バッファ動作信号ＯＥは、出力イネーブル入力検出
回路１１にも送られる。出力イネーブル入力検出回路１
１は、出力バッファ動作信号ＯＥが変化してアクティブ
になったことを検出する回路であり、出力バッファ動作
信号ＯＥがアクティブになると、このタイミングに基づ
いてタイミング信号発生回路１２を動作させ、動作開始
信号φ0を発生させることになる。動作開始信号φ0は、
出力バッファ動作信号ＯＥがアクティブになると、一定
期間だけアクティブとなる信号である。また、タイミン
グ信号発生回路１２には、電源電圧が所定電圧以下であ
るかどうかを監視する電源電圧検出回路１３の出力信号
も入力される。この電源電圧検出回路１３によって電源
電圧が所定電圧以下であると判断された場合には、出力
バッファ動作信号ＯＥがアクティブになった場合でもタ
イミング信号発生回路１２が動作開始信号φ0をアクテ
ィブとしないようになっている。
出力バッファ動作信号ＯＥは、出力イネーブル入力検出
回路１１にも送られる。出力イネーブル入力検出回路１
１は、出力バッファ動作信号ＯＥが変化してアクティブ
になったことを検出する回路であり、出力バッファ動作
信号ＯＥがアクティブになると、このタイミングに基づ
いてタイミング信号発生回路１２を動作させ、動作開始
信号φ0を発生させることになる。動作開始信号φ0は、
出力バッファ動作信号ＯＥがアクティブになると、一定
期間だけアクティブとなる信号である。また、タイミン
グ信号発生回路１２には、電源電圧が所定電圧以下であ
るかどうかを監視する電源電圧検出回路１３の出力信号
も入力される。この電源電圧検出回路１３によって電源
電圧が所定電圧以下であると判断された場合には、出力
バッファ動作信号ＯＥがアクティブになった場合でもタ
イミング信号発生回路１２が動作開始信号φ0をアクテ
ィブとしないようになっている。
【００２６】タイミング信号発生回路１２が出力する動
作開始信号φ0は、アドレス入力バッファ１及び出力イ
ネーブル入力バッファ９に入力される。これらのアドレ
ス入力バッファ１及び出力イネーブル入力バッファ９
は、図２及び図３に示すように、動作開始信号φ0がＨ
レベル（アクティブ）になると、ＰチャンネルＭＯＳ・
ＦＥＴ１ａ及び９ａがＯＦＦ状態になり、反転電圧ＶIN
Vを一時的に低下させる。即ち、アドレス入力バッファ
１及び出力イネーブル入力バッファ９の応答性を低下さ
せることにより、ノイズマージンを拡大させることがで
きる。
作開始信号φ0は、アドレス入力バッファ１及び出力イ
ネーブル入力バッファ９に入力される。これらのアドレ
ス入力バッファ１及び出力イネーブル入力バッファ９
は、図２及び図３に示すように、動作開始信号φ0がＨ
レベル（アクティブ）になると、ＰチャンネルＭＯＳ・
ＦＥＴ１ａ及び９ａがＯＦＦ状態になり、反転電圧ＶIN
Vを一時的に低下させる。即ち、アドレス入力バッファ
１及び出力イネーブル入力バッファ９の応答性を低下さ
せることにより、ノイズマージンを拡大させることがで
きる。
【００２７】この半導体記憶装置において、アドレス信
号が変化すると、図４に示すように、アドレス入力バッ
ファ１の出力信号Ａi、Ａjが変化し、これに対応してＸ
デコーダ２及びＹデコーダ３が動作すると共に、アドレ
ス入力検出回路７がタイミング信号発生回路８を動作さ
せる。すると、プリチャージ信号φ1が一旦Ｈレベル
（アクティブ）となって、メモリセルアレイ４のビット
線のプリチャージを行い、この後にプリチャージ信号φ
1がＬレベルに戻るとセンスアンプ５が指定されたデー
タを読み出す。また、出力バッファ停止信号φ2は一定
期間Ｈレベル（アクティブ）となって、出力バッファ動
作信号ＯＥバーをＨレベル（非アクティブ）とした後
に、この出力バッファ動作信号ＯＥバーがＬレベルに戻
ると、出力バッファ６がセンスアンプ５によって読み出
されたデータの出力を開始する。
号が変化すると、図４に示すように、アドレス入力バッ
ファ１の出力信号Ａi、Ａjが変化し、これに対応してＸ
デコーダ２及びＹデコーダ３が動作すると共に、アドレ
ス入力検出回路７がタイミング信号発生回路８を動作さ
せる。すると、プリチャージ信号φ1が一旦Ｈレベル
（アクティブ）となって、メモリセルアレイ４のビット
線のプリチャージを行い、この後にプリチャージ信号φ
1がＬレベルに戻るとセンスアンプ５が指定されたデー
タを読み出す。また、出力バッファ停止信号φ2は一定
期間Ｈレベル（アクティブ）となって、出力バッファ動
作信号ＯＥバーをＨレベル（非アクティブ）とした後
に、この出力バッファ動作信号ＯＥバーがＬレベルに戻
ると、出力バッファ６がセンスアンプ５によって読み出
されたデータの出力を開始する。
【００２８】また、出力イネーブル信号がＨレベルから
Ｌレベル（アクティブ）に変化した場合には、図５に示
すように、出力バッファ動作信号ＯＥバーがＬレベル
（アクティブ）となって、出力バッファ６がセンスアン
プ５によって読み出されたデータの出力を開始する。
Ｌレベル（アクティブ）に変化した場合には、図５に示
すように、出力バッファ動作信号ＯＥバーがＬレベル
（アクティブ）となって、出力バッファ６がセンスアン
プ５によって読み出されたデータの出力を開始する。
【００２９】図４及び図５において、出力バッファ動作
信号ＯＥバーがＬレベルになり出力バッファ６が動作を
開始すると、動作開始信号φ0が一定期間だけＨレベル
になり、アドレス入力バッファ１や出力イネーブル入力
バッファ９の応答性を低下させる。このため、出力バッ
ファ６の動作開始に伴って内部のグランド電位ＧＮＤが
一時的に不安定になっても、アドレス入力バッファ１の
出力信号Ａi、Ａj及び出力イネーブル入力バッファ９の
出力信号が誤って変化するようなことがなくなる。
信号ＯＥバーがＬレベルになり出力バッファ６が動作を
開始すると、動作開始信号φ0が一定期間だけＨレベル
になり、アドレス入力バッファ１や出力イネーブル入力
バッファ９の応答性を低下させる。このため、出力バッ
ファ６の動作開始に伴って内部のグランド電位ＧＮＤが
一時的に不安定になっても、アドレス入力バッファ１の
出力信号Ａi、Ａj及び出力イネーブル入力バッファ９の
出力信号が誤って変化するようなことがなくなる。
【００３０】この結果、本実施例の半導体記憶装置によ
れば、出力バッファ６の動作開始に伴って内部のグラン
ド電位ＧＮＤが不安定になっても、アドレス入力バッフ
ァ１や出力イネーブル入力バッファ９の応答性が一時的
に低下するので、出力バッファ６の駆動能力を向上させ
ると共にアドレス入力バッファ１や出力イネーブル入力
バッファ９の通常時の応答特性を向上させても、動作が
不安定になるようなことがなくなる。
れば、出力バッファ６の動作開始に伴って内部のグラン
ド電位ＧＮＤが不安定になっても、アドレス入力バッフ
ァ１や出力イネーブル入力バッファ９の応答性が一時的
に低下するので、出力バッファ６の駆動能力を向上させ
ると共にアドレス入力バッファ１や出力イネーブル入力
バッファ９の通常時の応答特性を向上させても、動作が
不安定になるようなことがなくなる。
【００３１】ただし、電源電圧が所定電圧以下であるこ
とを電源電圧検出回路１３が検出した場合には、出力バ
ッファ動作信号ＯＥバーがＬレベルになった場合でもタ
イミング信号発生回路１２は動作開始信号φ0をＨレベ
ルにしない。電源電圧が所定電圧以下である場合には、
アドレス入力バッファ１や出力イネーブル入力バッファ
９のノイズマージンが十分に大きくなるので、応答性を
低下させなくても誤動作の心配がなくなるからである。
とを電源電圧検出回路１３が検出した場合には、出力バ
ッファ動作信号ＯＥバーがＬレベルになった場合でもタ
イミング信号発生回路１２は動作開始信号φ0をＨレベ
ルにしない。電源電圧が所定電圧以下である場合には、
アドレス入力バッファ１や出力イネーブル入力バッファ
９のノイズマージンが十分に大きくなるので、応答性を
低下させなくても誤動作の心配がなくなるからである。
【００３２】なお、図２及び図３に示したアドレス入力
バッファ１及び出力イネーブル入力バッファ９は、図６
に示すように、通常のインバータ回路１０１と動作開始
信号φ0によって制御されるインバータ回路１０２とを
並列に接続した回路構成とし、この動作開始信号φ0が
Ｈレベルとなった場合に応答速度を一時的に低下させる
ようにしたものであってもよい。
バッファ１及び出力イネーブル入力バッファ９は、図６
に示すように、通常のインバータ回路１０１と動作開始
信号φ0によって制御されるインバータ回路１０２とを
並列に接続した回路構成とし、この動作開始信号φ0が
Ｈレベルとなった場合に応答速度を一時的に低下させる
ようにしたものであってもよい。
【００３３】
【発明の効果】以上に説明した通り、本発明によれば、
出力バッファの動作開始時にのみ入力バッファの応答特
性を低下させて誤動作を防止するので、出力バッファの
駆動能力を高めると共に入力バッファの通常時の応答特
性を向上させて半導体記憶装置の高速化を図ることがで
きるようになる。
出力バッファの動作開始時にのみ入力バッファの応答特
性を低下させて誤動作を防止するので、出力バッファの
駆動能力を高めると共に入力バッファの通常時の応答特
性を向上させて半導体記憶装置の高速化を図ることがで
きるようになる。
【図１】本発明の一実施例を示すものであって、半導体
記憶装置の構成を示すブロック図である。
記憶装置の構成を示すブロック図である。
【図２】本発明の一実施例を示すものであって、アドレ
ス入力バッファの構成を示す回路図である。
ス入力バッファの構成を示す回路図である。
【図３】本発明の一実施例を示すものであって、出力イ
ネーブル入力バッファの構成を示す回路図である。
ネーブル入力バッファの構成を示す回路図である。
【図４】本発明の一実施例を示すものであって、アドレ
ス信号の変化時の動作を示すタイムチャートである。
ス信号の変化時の動作を示すタイムチャートである。
【図５】本発明の一実施例を示すものであって、出力イ
ネーブル信号の変化時の動作を示すタイムチャートであ
る。
ネーブル信号の変化時の動作を示すタイムチャートであ
る。
【図６】本発明の一実施例を示すものであって、アドレ
ス入力バッファと出力イネーブル入力バッファの他の構
成を示す回路図である。
ス入力バッファと出力イネーブル入力バッファの他の構
成を示す回路図である。
【図７】従来例を示すものであって、半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図８】従来例を示すものであって、アドレス信号の変
化時の動作を示すタイムチャートである。
化時の動作を示すタイムチャートである。
【図９】従来例を示すものであって、出力イネーブル信
号の変化時の動作を示すタイムチャートである。
号の変化時の動作を示すタイムチャートである。
【図１０】アドレス入力バッファと出力イネーブル入力
バッファの一般的な構成を示す回路図である。
バッファの一般的な構成を示す回路図である。
【図１１】図１０に示すアドレス入力バッファと出力イ
ネーブル入力バッファの入出力特性を示す図である。
ネーブル入力バッファの入出力特性を示す図である。
【図１２】図１０に示すアドレス入力バッファと出力イ
ネーブル入力バッファの電源電圧ＶCCに対する反転電圧
ＶINVの特性を示す図である。
ネーブル入力バッファの電源電圧ＶCCに対する反転電圧
ＶINVの特性を示す図である。
１ アドレス入力バッファ ６ 出力バッファ １０ 出力バッファ制御回路 １２ タイミング信号発生回路 １３ 電源電圧検出回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 11/34 ３０５
Claims (2)
- 【請求項１】 アドレス信号と出力イネーブル信号を入
力する入力バッファと、該入力バッファに入力されたア
ドレス信号が変化すると所定期間だけ出力バッファ動作
信号を非アクティブとし、また該入力バッファに入力さ
れた出力イネーブル信号が非アクティブな場合にも出力
バッファ動作信号を非アクティブとするタイミング制御
回路と、その他の場合に出力バッファ動作信号がアクテ
ィブになると、メモリセルから内部的に読み出したデー
タを外部に出力する出力バッファと、出力バッファ動作
信号が非アクティブからアクティブに変化すると、一定
期間だけアクティブとなる動作開始信号を発する出力バ
ッファ動作検出回路と、該出力バッファ動作検出回路の
動作開始信号がアクティブになると、該入力バッファの
応答特性を低下させる応答特性低下回路とを備えている
半導体記憶装置。 - 【請求項２】 前記半導体装置は電源電圧が所定電圧以
下であることを検出する電源検出回路をさらに備えてお
り、該電源検出回路は、電源電圧が所定電圧以下である
ことを該電源検出回路が検出した場合には、動作開始信
号がアクティブであっても、応答特性低下回路が入力バ
ッファの応答特性を低下させないように動作する請求項
１に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281998A JP2915720B2 (ja) | 1992-10-20 | 1992-10-20 | 半導体記憶装置 |
| US08/031,177 US5402387A (en) | 1992-03-12 | 1993-03-12 | Semiconductor memory |
| EP93301888A EP0560623B1 (en) | 1992-03-12 | 1993-03-12 | A semiconductor memory |
| DE69327125T DE69327125T2 (de) | 1992-03-12 | 1993-03-12 | Halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281998A JP2915720B2 (ja) | 1992-10-20 | 1992-10-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06131871A true JPH06131871A (ja) | 1994-05-13 |
| JP2915720B2 JP2915720B2 (ja) | 1999-07-05 |
Family
ID=17646807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4281998A Expired - Lifetime JP2915720B2 (ja) | 1992-03-12 | 1992-10-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2915720B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917185A (ja) * | 1995-06-30 | 1997-01-17 | Lg Semicon Co Ltd | ノイズを遮断するアドレスバッファー |
-
1992
- 1992-10-20 JP JP4281998A patent/JP2915720B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917185A (ja) * | 1995-06-30 | 1997-01-17 | Lg Semicon Co Ltd | ノイズを遮断するアドレスバッファー |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2915720B2 (ja) | 1999-07-05 |
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