CN208833882U - 记忆体测试电路和集成电路芯片测试系统 - Google Patents

Abstract

本实用新型公开了一种记忆体测试电路和集成电路芯片测试系统，涉及集成电路测试技术领域。该记忆体测试电路包括驱动器、减法器和接收器。具体的，驱动器可以用于响应来自测试机的测试指令经由待测器件的单传输线向待测器件发送第一信号；减法器可以用于接收第一信号以及待测器件响应第一信号而产生并经由单传输线发送的第二信号，将第二信号减去第一信号以得到第三信号并输出；接收器可以用于接收第三信号并将第三信号发送至测试机。本公开可以解决由于单传输线传输信号以及信号传输的延迟而造成驱动器输出的信号干扰接收器接收的信号的问题。

Description

记忆体测试电路和集成电路芯片测试系统

技术领域

本公开涉及集成电路测试技术领域，具体而言，涉及一种记忆体测试电路和集成电路芯片测试系统。

背景技术

集成电路(Integrated Circuit，IC)是一种微型电子器件或部件。它是经过氧化、光刻、扩散、外延、成膜等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件。随着IC技术的发展，集成电路已经应用到各种类型的电子设备中。

集成电路通过一单传输线(Single Transmission Line，STL)与外界进行信息传递，具体的，该单传输线可以是一条双向信号总线。在这种情况下，测试中，驱动器和接收器共用该单传输线。然而，测试机与集成电路之间存在延迟，由此，接收器接收到的信号会受到驱动器发出的信号的干扰。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本公开的目的在于提供一种记忆体测试电路和集成电路芯片测试系统，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的驱动器发出的信号会干扰接收器接收到的信号的问题。

根据本公开的一个方面，提供一种记忆体测试电路，该记忆体测试电路可以包括驱动器、减法器和接收器。

具体的，驱动器可以用于响应来自测试机的测试指令经由待测器件的单传输线向待测器件发送第一信号；减法器可以用于接收第一信号以及待测器件响应第一信号而产生并经由单传输线发送的第二信号，将第二信号减去第一信号以得到第三信号并输出；接收器可以用于接收第三信号并将第三信号发送至测试机。

可选地，驱动器具有输入端、第一输出端和第二输出端；减法器具有第一输入端、第二输入端和输出端；接收器具有输入端和输出端。

具体的，驱动器的输入端与测试机连接，驱动器的第一输出端与单传输线连接，驱动器的第二输出端与减法器的第一输入端连接；减法器的第二输入端与单传输线连接，减法器的输出端与接收器的输入端连接；接收器的输出端与测试机连接。

可选地，记忆体测试电路还可以包括运算放大器。

具体的，运算放大器可以用于将第三信号与一阈值电压进行比较，并将比较的结果输出至测试机。

可选地，运算放大器具有第一输入端、第二输入端和输出端。运算放大器的第一输入端与接收器的输出端连接，运算放大器的第二输入端用于接收阈值电压，运算放大器的输出端与测试机连接。

可选地，记忆体测试电路还可以包括第一阻抗和第二阻抗。第一阻抗的第一端与驱动器的第一输出端连接，第一阻抗的第二端与单传输线连接；第二阻抗的第一端与驱动器的第二输出端连接，第二阻抗的第二端与减法器的第一输入端连接。

可选地，记忆体测试电路还可以包括开关元件。具体的，开关元件可以与单传输线连接，用于控制是否进行记忆体测试过程。

根据本公开的一个方面，提供一种集成电路芯片测试系统，包括上述任意一项的记忆体测试电路。

在本公开的一些实施例所提供的技术方案中，通过减法器对待测器件输出的信号进行处理，以使得输入接收器的信号为实际待测器件输出的信号，克服了由于单传输线传输信号以及信号传输的延迟而造成驱动器输出的信号干扰接收器接收的信号的问题。另外，相比于一些测试电路所采用的双传输线方案，本公开所述的记忆体测试电路可以减少所需测试机通道的数量。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1示意性示出了一些技术的记忆体测试电路的电路图；

图2示意性示出了根据本公开的示例性实施方式的记忆体测试电路的电路图；

图3示出了利用本公开的示例性实施方式的记忆体测试电路应用于高速连续读写测试场景的示意图；

图4示意性示出了未采用减法器进行测试的接收器接收信号的时序图；

图5示意性示出了本公开采用减法器进行测试的接收器接收信号的时序图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

集成电路测试中，测试机(tester)的每个通道(channel)均包括驱动器(driver)和接收器(receiver)，驱动器可以响应测试机的测试指令向待测器件(Device UnderTest，DUT)发送信号(例如，读取信号)，接收器可以接收待测器件发送的对应信号(例如，写入信号)，并将该对应信号发送至测试机，以供测试机进行分析。

目前，相关技术采用单传输线或双传输线(Dual transmission Line，DTL)的方式来对待测器件进行测试。

图1示意性示出了一些技术的记忆体测试电路的电路图。这种测试电路采用的是双传输线的方式，也就是说，第一通道11与第二通道12彼此独立，不会产生干扰。然而，这种测试电路需要多个通道，也就是说，驱动器和接收器的数量较多。不利于维护。

单传输线可以是一条双向信号传输线，驱动器和接收器通过单传输线与待测器件进行连接。在采用单传输线来对集成电路芯片进行测试时，由于测试机与集成电路之间存在延迟，因此，会出现接收器接收到的信号受到驱动器发出的信号的干扰，导致测试结果不准确的问题。

鉴于此，本公开提供了一种记忆体测试电路。以解决上述问题。应当理解的是，下面所述的记忆体测试电路可以应用于对芯片双向传输引脚进行测试的场景中。另外，下述电路尤其可以应用于驱动器和芯片的延迟与接收器和芯片的延迟几乎相同的场景中。

参考图2，本公开所述的记忆体测试电路可以基于通道20来实现。

本公开的记忆体测试电路可以包括驱动器201、减法器203和接收器202。

驱动器201可以用于响应来自测试机22的测试指令经由待测器件21的单传输线向待测器件21发送第一信号。

具体的，驱动器201可以经由单传输线向待测器件21的DQ引脚(数据输入输出引脚)或DQS引脚(数据选通信号引脚)发送第一信号，第一信号可以例如为数据读取信号。此外，驱动器201可以经由单传输线向待测器件21的其他引脚发送第一信号，而第一信号还可以是除数据读取信号之外的其他信号，本示例性实施方式中对此不做特殊限定。

待测器件21可以响应第一信号产生第二信号，并经由该单传输线将第二信号发送至减法器203。另外，减法器203可以接收由驱动器201发送的第一信号。在这种情况下，减法器203可以将第二信号减去第一信号以得到第三信号，并将第三信号输出至接收器202。接收器202在接收到第三信号后，可以将第三信号发送至测试机22，以便测试机22的其他处理单元对第三信号进行分析，以达到测试待测器件21的目的。

下面将对本公开的一个实施例的记忆体测试电路的电路结构进行描述。驱动器201可以具有输入端、第一输出端和第二输出端；减法器203可以具有第一输入端、第二输入端和输出端；接收器202可以具有输入端和输出端。

具体的，驱动器201的输入端可以与测试机22连接，驱动器201的第一输出端可以与单传输线连接，驱动器201的第二输出端可以与减法器203的第一输入端连接；减法器203的第二输入端可以与单传输线连接，减法器203的输出端可以与接收器202的输入端连接；接收器202的输出端可以与测试机22连接。

根据本公开的一些实施例，记忆体测试电路还可以包括运算放大器204。运算放大器204可以用于将第三信号与一阈值电压Vth进行比较，并将比较的结果输出至测试机22。例如，第三信号大于阈值电压Vth时，运算放大器204输出1，第三信号小于阈值电压Vth时，运算放大器204输出0。

具体的，运算放大器204可以具有第一输入端、第二输入端和输出端。运算放大器204的第一输入端可以与接收器202的输出端连接，运算放大器204的第二输入端可以用于接收阈值电压Vth，运算放大器204的输出端可以与测试机22连接。

根据本公开的一些实施例，记忆体测试电路还可以包括第一阻抗205和第二阻抗206。具体的，第一阻抗205的第一端可以与驱动器201的第一输出端连接，第一阻抗205的第二端可以与单传输线连接。第二阻抗206的第一端可以与驱动器201的第二输出端连接，第二阻抗206的第二端可以与减法器201的第一输入端连接。另外，第一阻抗205和第二阻抗206的具体取值可以根据测试场景的不用而不同，本公开对此不做任何限制。

根据另外一些实施例，记忆体测试电路还可以包括开关元件207。具体的，开关元件207可以与单传输线连接，并且可以用于控制是否进行上述记忆体测试过程。例如，在本公开的记忆体测试电路应用于读写操作的测试场景的情况下，可以通过该开关元件207关闭读写测试功能，以便测试机可以通过其他通道实现例如对集成电路芯片进行电流测试的场景中。

图3示出了利用本公开的示例性实施方式的记忆体测试电路应用于高速连续读写测试场景的示意图。在这种情况下，测试机需要确定出从读取到写入命令的时间tRTW的最小值。具体的，tRTW可以表示为下式：

tRTW＝RL+BL/2-WL+2tCK

其中，RL表示读取延迟，BL表示规范的数据长度，WL表示写入延迟，tCK表示时钟时间。

参考图3，在测试机发送命令(CMD)的情况下，可以对DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)的DQ引脚进行读写测试。由于测试机与DRAM之间的传输延迟，当测试机发送读取指令(READ)时，可能产生如图中所示RL的时间间隔，DRAM可以响应该读取指令生成读取信号31。类似地，当测试机发送写入指令(WRITE)时，可以产生如图中所示WL的时间间隔，DRAM可以响应该写入指令生成写入信号32。应当理解的是，图示读取信号31和写入信号32仅是DQ引脚的示例，实际上，由于延迟的原因，接收器接收到的信号会受到干扰。

具体的，参考图4，在一些技术中采用单传输线而未采用减法器的情况下，接收器接收到的是产生干扰后的信号，可以看出，波形产生较大的变化。

参考图5，在采用本公开的示例性实施方式的记忆体测试电路的情况下，由于减法器的作用，减法器输出的第三信号可以较好的反映待测器件输出电压的情况。

在本公开的一些实施例所提供的记忆体测试电路中，通过减法器对待测器件输出的信号进行处理，以使得输入接收器的信号为实际待测器件输出的信号，克服了由于单传输线传输信号以及信号传输的延迟而造成驱动器输出的信号干扰接收器接收的信号的问题。另外，相比于一些测试电路所采用的双传输线方案，本公开所述的记忆体测试电路可以减少所需测试机通道的数量。

进一步的，本公开还提供了一种集成电路芯片测试系统。该集成电路芯片测试系统包括上述任意一种实施例的记忆体测试电路。

本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (7)

1.一种记忆体测试电路，其特征在于，包括：

驱动器，用于响应来自测试机的测试指令经由待测器件的单传输线向所述待测器件发送第一信号；

减法器，用于接收所述第一信号以及所述待测器件响应所述第一信号而产生并经由所述单传输线发送的第二信号，将所述第二信号减去所述第一信号以得到第三信号并输出；

接收器，用于接收所述第三信号并将所述第三信号发送至所述测试机。

2.根据权利要求1所述的记忆体测试电路，其特征在于，所述驱动器具有输入端、第一输出端和第二输出端；所述减法器具有第一输入端、第二输入端和输出端；所述接收器具有输入端和输出端；

所述驱动器的输入端与所述测试机连接，所述驱动器的第一输出端与所述单传输线连接，所述驱动器的第二输出端与所述减法器的第一输入端连接；

所述减法器的第二输入端与所述单传输线连接，所述减法器的输出端与所述接收器的输入端连接；

所述接收器的输出端与所述测试机连接。

3.根据权利要求2所述的记忆体测试电路，其特征在于，所述记忆体测试电路还包括：

运算放大器，用于将所述第三信号与一阈值电压进行比较，并将比较的结果输出至所述测试机。

4.根据权利要求3所述的记忆体测试电路，其特征在于，所述运算放大器具有第一输入端、第二输入端和输出端；

所述运算放大器的第一输入端与所述接收器的输出端连接，所述运算放大器的第二输入端用于接收所述阈值电压，所述运算放大器的输出端与所述测试机连接。

5.根据权利要求2所述的记忆体测试电路，其特征在于，所述记忆体测试电路还包括第一阻抗和第二阻抗；

所述第一阻抗的第一端与所述驱动器的第一输出端连接，所述第一阻抗的第二端与所述单传输线连接；

所述第二阻抗的第一端与所述驱动器的第二输出端连接，所述第二阻抗的第二端与所述减法器的第一输入端连接。

6.根据权利要求2、4或5中任一项所述的记忆体测试电路，其特征在于，所述记忆体测试电路还包括：

开关元件，与所述单传输线连接，用于控制是否进行记忆体测试过程。

7.一种集成电路芯片测试系统，其特征在于，包括权利要求1至6中任一项所述的记忆体测试电路。