KR20040103324A

KR20040103324A - 데이터 처리장치 및 전자기기

Info

Publication number: KR20040103324A
Application number: KR1020040037609A
Authority: KR
Inventors: 사카모토카즈오; 모리노나오즈미; 쿠도우이쿠오
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-05-28
Filing date: 2004-05-27
Publication date: 2004-12-08
Also published as: US20090113231A1; CN100409163C; US20040243877A1; CN1573675A; US7966512B2; US20120284554A1; JP2004355163A; US7490258B2; US8572425B2; US20110231694A1; TW200506607A; US8327180B2

Abstract

본 발명은 데이터 처리장치와 전자기기에 관한 것으로서, 메모리카드(100)와 같은 외부장치와의 인터페이스(221)를 가지는 마이크로 컴퓨터에 있어서, 상기 인터페이스부에 클럭 신호를 출력하기 위하여 외부단자(241)에 접속되어 클럭 신호를 출력하는 출력드라이버(DRV)와, 상기 메모리 카드로부터 입력 된 데이터를 취입하기 위한 클럭 신호를 생성하기 위하여 상기 출력드라이버 보다도 전단계의 클럭 신호 경로의 임의의 위치로부터 취출 된 클럭신호에 상기 외부단자에 접속되는 외부부하에 의한 지연과 등가인 지연을 부여가능한 등가 부하회로(257)를 설치하도록 한 MMC 카드 등의 카드가 접속 된 경우에도 올바르게 취입하는 것이 가능한 메모리 카드 ·인터페이스를 가지는 마이크로 컴퓨터를 제공하는 기술이다.

Description

데이터 처리장치 및 전자기기{DATA PROCESSING DEVICE AND MOBILE DEVICE}

본 발명은, 반도체 집적회로의 입출력 회로 또한 클럭 신호에 동기 한 데이터 신호의 취입에 적용하기에 유효한 기술에 관계하여, 예를 들면 메모리 카드와의 인터페이스를 가지는 마이크로컴퓨터나 마이크로 프로세서와 같은 데이터 처리용 반도체 집적회로에 이용하기에 매우 적합한 기술에 관한 것이다.

최근에, 디지탈카메라나 휴대전화 등의 휴대용 전자기기의 데이터 기억 매체로서 전원 전압을 차단해도 기억 데이터를 보관 유지할 수 있는 플래쉬 메모리 등의 불휘발성 메모리를 내장한 메모리 카드로 불리우는 카드형 기억장치가 넓게 이용되게 되어 오고 있다.

이것에 따라, 메모리 카드로부터 직접 데이터를 읽어낼 수 있도록 하기 위해메모리 카드·인터페이스를 내장한 마이크로컴퓨터나 마이크로 프로세서 등의 데이터 처리용 반도체 집적회로(IC)가 제안되고 있다.

그런데, 종래, 메모리 카드에는, SD (Secure Digital(등록상표) )카드나 MMC (Multi Media Card(등록상표)) 카드, 스마트 미디어(등록상표), 메모리 스틱(등록상표), 컴퓨터 플래쉬(등록상표) 등 여러 가지의 사양의 것이 실용화되고 있다. 특히, SD카드와 MMC 카드는 후자는 전자의 고기능판이라고 하는 관계에 있고 외부 단자의 수와 종류가 공통이기 때문에, 이들의 메모리 카드로부터 직접 데이터를 읽어내기 위한 메모리 카드·인터 베이스를 내장한 마이크로 프로세서나 마이크로컴퓨터(이하, 이것들을 총칭해 마이크로컴퓨터 혹은 단지 마이크로컴퓨터라고 한다)에는 어느 메모리 카드로부터도 데이터를 읽어낼 수 있는 기능을 가지는 것이 요구된다.

상기에서, 본 발명자 등은 SD 카드나 MMC 카드 등의 클럭에 동기 한 메모리 카드에 대응 가능한 마이크로컴퓨터의 메모리 카드·인터페이스에 대해서 검토를 실행하였다. 도 7에는 본 발명자 등이 검토한 메모리 카드·인터 베이스의 구성을, 또 도 8에는 이 인터페이스에 있어서의 클럭 및 데이터 신호의 입출력 타이밍을 나타낸다.

도 7의 메모리 카드·인터페이스부(221)는 시스템 클럭(φs)에 의해 래치 동작하여 시스템 클럭(φs)의 2배의 주기를 갖는 메모리 카드(100)와의 사이의 데이터 전송의 동기용 클럭(CLK)을 생성하는 분주용(分周用) 플립플롭(251)과 이 플립플롭(251)으로부터 출력되는 클럭 신호를 외부 단자(241) 보다 칩 외부로 출력하기위한 출력 버퍼(252)와 IO 레지스터(223) 등에서 공급되는 입출력 제어신호(Sio)에 근거해 입출력 상태를 결정하여 출력 버퍼(252) 등을 제어하는 입출력 제어 논리 & 레벨 쉬프트(253)와 칩 외부에서 외부 단자(242)에 입력된 데이터 신호를 수중에 넣는 입력 논리 게이트(254) 및 입력 래치(255) 등으로 이루어지고, 출력 버퍼(252)로부터 출력되는 B점의 클럭 신호를 OR게이트(G3) 등을 개입시켜 입력 래치(255)에 귀환시켜서 그 때 외부 단자(242)에 입력되어 있는 데이터 신호를 귀환 클럭(CLK')에 동기하여 래치해 내부 회로에 공급하도록 구성되어 있다.

도 8에 있어서, (A)는 마이크로컴퓨터 내부의 A점의 클럭(φs)의 파형, (B)는 도 7의 마이크로컴퓨터측 인터페이스의 클럭 출력 단자(241)에 외부 부하(CL)로서 25pF가 접속 된 경우의 B점의 이상적인 클럭 파형을 나타낸다.

MMC 카드의 사양에서는, 입력 클럭(CLK)의 하강 엣지 또는 상승 엣지 즉 도 8(B)의 타이밍 t1로부터(Tc-5n초) 후의 타이밍, 또는 t2로부터(Tc-5n초) 후의 타이밍에 데이터를 출력 하도록 규정되어 있다. 즉, MMC 카드로는, 클럭의 하강 엣지 또는 상승 엣지에 동기하여 데이터의 출력이 행해진다. (MMCA Technical Committee “The Multi Media Card System Specification Version 3.1" )

따라서, 본 LSI의 MMC 카드의 인터페이스 사양에서는, MMC 카드로부터 출력되는 데이터 신호의 타이밍으로서 클럭(CLK)의 상승 엣지 t2보다 T2시간 늦은 타이밍 t3을 중심으로 하여 5ns의 셋업 시간(Ts)과 5ns의 셋 업시간 Th를 보증하도록 설계하고 있다.

그렇지만, 본 발명자 등이 검토한 결과, 전송 선로와 마이크로컴퓨터측의 드라이브 회로(메모리 카드·인터페이스부) 및 메모리측의 리시브 회로와의 사이에 인피던스 부정합이 있으면 출력 단자나 입력 단자에서의 출력 신호의 반사파에 의해, 마이크로컴퓨터측의 클럭 출력 단자(241, B점)의 파형이 도 8(F)와 같이 변형해 버린다. 이것에 의해, 클럭의 상승 엣지가 이상적인 경우보다도 Δt만 늦어져 마이크로컴퓨터 내부의 메모리 카드로부터의 데이터 신호를 수중에 취입하는 래치 회로(255, C점)의 클럭(CLK')가 도 8(G)와 같이 T2'만 늦어 버리기 때문에, MMC 카드로 규정되어 있는 홀드 시간내에 데이터를 취입할 수가 없고, 데이터 홀드 위반을 일으킬 우려가 있는 것이 분명해졌다.

특히, 휴대전화기와 같은 전자기기에서는 마이크로컴퓨터 칩은 프린트 배선기판과 같은 1개 또는 복수의 유전체 기판 상에 실장되어, MMC카드와 같은 메모리카드는 동일한 유전체 기판 상에 실장된 카드 소켓 혹은 카드 커넥터에 장착되어 기판 상에 형성된 프린트 배선에 의해 마이크로컴퓨터 칩과 전기적으로 접속되는 구성을 채택하는 것이 많다.

여기서, 프린트 배선 기판상의 배선은 일반적으로 반도체 칩 내의 배선에 비해 정밀도가 낮고, 또 프린트 배선 기판 상의 메모리소켓의 실장은 납땜 등에 의하는 것이 많기 때문에 결합부의 저항의 불규칙도 크다. 게다가 메모리 카드와 카드 소켓 혹은 카드 연결기의 접속은 물리적인 접촉이기 때문에 접촉면의 상태 등에 의해 접촉 저항이 크게 분산되는 것이 많다. 그 결과, 마이크로컴퓨터 칩과 메모리 카드를 접속하는 전송선의 인피던스나 부하가 기기에 의해 크게 다르고 상기와 같은 인피던스 부정합 등을 일으키기 쉽다.

본 발명의 목적은, 메모리 카드가 접속되는 외부 단자의 인피던스나 부하가 사용 시스템에 따라서 다른 경우에도, 올바르게 데이타를 취입 할 수가 있는 메모리 카드·인터페이스를 가지는 마이크로컴퓨터를 제공하는 것에 있다.

이 발명의 상기 및 그외의 목적과 신규 특징에 대해서는 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.

본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 설명하면 아래와 같다..

즉, 메모리 카드와 같은 외부 장치와의 인터페이스를 가지는 마이크로컴퓨터 에 있어서, 상기 인터페이스부에 소정의 외부 단자에 접속되어 클럭 신호를 출력 하는 출력 드라이버와 상기 메모리 카드로부터 입력된 데이타를 취입하기 위한 클럭 신호를 생성하기 위해서 상기 출력 드라이버보다 전단계의 클럭 신호 경로의 임의의 위치로부터 꺼내진 클럭 신호에 상기 외부 단자에 접속되는 외부 부하에 의한 지연과 등가인 지연을 부여 가능한 등가 부하 회로를 설치하도록 한 것이다.

상기한 수단에 의하면, 클럭 신호를 출력 하는 외부 단자의 인피던스나 부하가 미리 상정한 값과 다른 경우에도, 등가 부하 회로를 조정하는 것에 의해 입력 래치와 같은 입력 데이타를 취입하는 회로에 공급되는 클럭 신호에, 외부 단자의 인피던스나 부하의 상태에 따른 지연을 줄 수가 있어 이것에 의해 어느 메모리 카드가 접속되었을 경우에도 올바르게 데이타를 취입 할 수가 있게 된다.

도 1은 본 발명을 적용하여 적합한 메모리 카드·인터페이스를 가지는 마이크로컴퓨터의 구성예를 나타내는 블럭도이다.

도 2는 마이크로컴퓨터에 설치된 메모리 카드·인터페이스부의 하나의 실시예를 나타내는 회로 구성도이다.

도 3은 도 2의 메모리 카드·인터페이스부에 있어서의 MMC 카드와의 신호의 송수신의 타이밍(상승 엣지시 데이터 출력)을 나타내는 타이밍챠트이다.

도 4는 도 2의 메모리 카드·인터페이스부에 있어서의 MMC 카드와의 신호의 송수신의 타이밍(하강 엣지시 데이터 출력)을 나타내는 타이밍챠트이다.

도 5는 메모리카드·인터페이스부의 제2의 실시예를 나타내는 회로 구성도이다.

도 6은 메모리카드·인터페이스를 가지는 상기 실시예의 마이크로컴퓨터의 응용 시스템의 일례로서 휴대전화기의 개략 구성을 나타내는 블럭도이다.

도 7은 본 발명에 앞서 검토한 메모리카드·인터페이스의 구성을 나타내는 블럭도이다.

도 8은 본 발명에 앞서 검토한 도 7의 메모리카드·인터페이스에 있어서의 SD카드 및 MMC카드와의 신호의 송수신의 타이밍을 나타내는 타이밍 챠트이다.

<주요부분을 나타내는 도면부호의 설명>

100 : 메모리카드 200 : 마이크로컴퓨터

201 : CPU(중앙처리 장치) 202 : 내장 ROM(리드·온·메모리)

203 : 내장 RAM(랜덤·엑세스·메모리) 204 : 기능 모듈

205 : 디지털·시그널·프로세서 211, 212 : 버스

221 : 메모리 카드 ·인터페이스 231 : 버스 콘트롤러

232 : 글로벌 펄스 생성회로 241 : 외부단자(클럭 출력단자)

242 : 외부단자(데이터 출력단자)

이하, 본 발명의 실시의 형태에 대해서 상세하게 설명한다.

도 1은, 본 발명을 적용해 매우 적합한 메모리 카드·인터페이스를 가지는 마이크로컴퓨터의 구성예를 나타낸다. 부호 200으로 둘러싸인 부분의 회로는, 단결정 실리콘 기판과 같은 1개의 반도체 칩 상에 반도체 집적회로로서 형성된다.

이 실시 예의 마이크로컴퓨터(200)는 칩 전체를 제어하는 프로그램 제어 방식의 CPU(중앙 처리장치, 201), 이 CPU(201)가 실행해야 할 프로그램이나 프로그램의 실행에 필요한 고정 데이터가 격납된 ROM(리드·온리·메모리, 202), CPU(201)의 작업 영역이나 일시 기억 영역을 제공하는 RAM (랜덤·액세스·메모리, 203), 칩 내부에서 CPU(201)를 대신하여 데이터 전송을 행하는 데이터 전송 콘트롤러 등 해당 마이크로컴퓨터에 고유의 기능을 제공하는 모듈 A(204), CPU(201)에 대신하여가감 곱셈의 연산을 행하는 DSP (디지탈·시그널·프로세서,205) 등을 갖춘다. 이들의 회로는, 내부 버스(211)에 의해 서로 데이터 전송 가능하게 접속되고 있다.

또, 이 실시 예의 마이크로컴퓨터(200)는 본 발명의 포인트인 클럭에 동기 해 칩 내부의 시스템과 칩 외부의 메모리 카드(100)와의 사이의 신호의 송수신을 행하는 입출력 포트로서의 메모리 카드·인터페이스부(221), 외부장치와의 사이의 DMA(다이렉트·메모리·엑세스) 데이터 전송을 실행하는 DMA전송제어회로(206), 시리얼통신 인터페이스(SCI, 207), A/D 변환회로 등의 주변기능을 제공하는 모듈 B(222), 입출력 포트의 상태 등을 설정하기 위한 IO 레지스터(223) 등을 구비한다. 이들의 회로는, 주변 버스(212)에 의해 서로 데이터 전송 가능하게 접속되고 있다.

본 실시예에 있어서는, 상기 IO 레지스터(223)에 메모리 카드·인터 베이스부(221) 내의 가변 지연 회로(257)에 있어서의 지연량을 설정하기 위한 레지스터가 설치되어 있어 이 레지스터로부터 선택 신호 SELl, SEL2가 가변 지연 회로(257)에 공급되도록 구성되어 있다.

게다가 이 실시예의 마이크로컴퓨터(200)는, 내부 버스(211)와 주변 버스 (212)의 사이의 신호의 경합을 방지하거나 패스간의 신호의 교환을 원활히 하기 위한 버스 콘트롤러(231), 칩 외부로부터 공급되는 클럭 신호 혹은 칩 내부의 발진회로에서 생성된 발진신호를 파형정형하거나 분주하거나 하여 CPU(201)나 메모리 카드·인터페이스부(221) 등의 동작에 필요한 복수의 펄스형상의 클럭 신호(이하, 시스템 클럭이라고 칭한다, φs)를 생성하는 클럭펄스 생성 회로(CPG, 232)를 갖춘다. 내부 버스(211) 및 주변 버스(212)는, 어드레스 버스나 데이타 버스, 각종의 제어 신호를 공급하는 콘트롤러 버스 등으로 이루어진다.

이 실시 예의 마이크로컴퓨터(200)는 메모리 카드 등의 외부 장치와의 사이의 신호의 교환이나 전원 전압의 공급을 받기 위한 복수의 외부 단자를 갖춘다. 도 1에는, 이것들의 외부 단자 중 본 발명에 관련하는 외부 단자(241, 및 242)만이 나타나고 있다. 이 중 단자(241)는 칩 외부의 메모리 카드(100)에 대해서 동기용의 클럭 신호(CLK)를 출력 하는 클럭 단자, 단자(242)는 메모리 카드(100)에 대해서 커맨드(CMD)나 취입 데이터(WDATA)를 보내거나 메모리 카드(100)으로부터 리드데이터(RDATA)를 받거나 하기 위한 복수 라인의 데이터 입출력 단자이다.

메모리 카드(100)는 특히 제한되지 않지만, 소정의 단위로 데이터를 전기적으로 일괄 소거하는 것이 가능한 플래쉬 메모리 등의 불휘발성 반도체 메모리로부터 되는 메모리코어부, 외부의 호스트 장치와의 인터페이스부, 호스트 장치로부터 공급되는 커맨드에 근거해 상기 플래쉬 메모리에 대한 데이터의 기입이나 독출을 행하는 콘트롤러 등으로 이루어진다. 플래쉬 메모리와 콘트롤러는 각각 별개의 반도체 칩 상에 반도체 집적회로로서 형성되고 있어 이들 2개의 반도체 칩이 절연 기판 상에 실장되어 전체가 수지로 몰드 혹은 세라믹 패키지 등에 수납되어 카드로서 구성되고 있다.

또, 메모리 카드(100)에는, 휴대 전자기기 등의 외부 장치의 카드 슬롯에 삽입되었을 때에 외부 장치측의 회로와 전기적으로 접속되어 외부의 호스트 장치로부터 메모리 카드(100)에 대해서 전원을 공급하거나 신호의 입출력을 행하기 때문에 카드 표면에 노출한 외부 단자가 설치되어 이들의 외부 단자는 상기 절연 기판 상에 형성된 프린트 배선 혹은 본딩 와이어에 의해 상기 인터페이스부의 배트에 접속된다.

더욱이 도시는 하지 않지만, 메모리 카드(100)는 프린트 배선 기판과 같은 유전체 기판 상에 실장되는 카드 소켓 혹은 카드 커넥터를 개입시켜 같이 기판 상에 형성된 프린트 배선에 의해 마이크로컴퓨터(200)와 전기적으로 접속된다.

도 1에는, 메모리 카드(100)에 설치된 외부 단자 가운데 클럭 신호(CLK)가 입력되는 클럭 단자(141)와 커맨드(CMD)나 기입 데이터(WDATA)를 받거나 내부의 플래쉬 메모리로부터 독출된 데이터를 출력 하거나 하기 위한 데이터 입출력 단자 (142)가 나타나고 있다.

메모리 카드(100)으로서는, 본 실시예에서는, SD카드 또는 MMC 카드를 고안하고 있다. 다만, 메모리 카드는 이것으로 한정되는 것이 아니고 스마트 미디어, 메모리스틱, 콤팩트 플래쉬(모두 등록상표) 등, 접촉형의 메모리 카드라면 어떠한 것이라도 좋다. 또, 본 발명이 적용되는 반도체 집적회로는 전술한 바와 같은 기능 블럭을 가지는 마이크로컴퓨터로 한정되는 것은 아니고, 메모리 카드·인터페이스를 가지는 반도체집적회로라면 어떠한 것에 대해서도 적용할 수가 있다.

도 2는, 메모리 카드·인터페이스부(221)의 하나의 실시예를 나타낸다. 이 실시예의 메모리 카드·인터페이스부(221)에는, 시스템 클럭(φs)에 의해 래치 동작(φs)의 2배의 주기를 가진 메모리 카드(100)와의 사이의 데이터 전송의 동기용 클럭(CLK)을 생성하는 분주용 플립플롭(251)과 이 플립플롭(251)으로부터 출력되는 클럭 신호를 외부 단자(241)보다 칩 외부에 출력하기 위한 출력 버퍼(252)와 IO 레지스터(223) 등에서 공급되는 입출력 제어신호(Sio)에 근거해 입출력 상태를 결정해 출력 버퍼(252)등을 제어하는 입출력 제어 논리 회로(253)와, 칩 외부에서 외부 단자(242)에 입력된 데이터 신호를 취입하는 입력 논리 게이트(254) 및 입력 래치(255)와 입력 래치(255)에 취입된 데이터를 내부 클럭(φs)에 동기하여 래치 해 내부 회로로 공급하는 데이터 래치(256)와 플립플롭(251)으로부터 출력 버퍼(252)에 공급되는 클럭을 되풀이 하여 적당한 지연을 주어 상기 입력 래치(255)에 공급하는 가변 지연 회로(257) 등으로 구성되어 있다.

이 실시예에 있어서는 입출력 제어 논리 회로(253) 및 그 보다 칩 내부에 설치되어 있는 회로는 1.5V와 같은 저전압으로 동작하고, 입출력 제어 논리 회로(253)보다 외측의 회로는 3.3V 와 같은 높은 전압으로 동작하여 3.3V의 외부인터페이스에 따른 신호의 입출력이 가능하게 구성되고 있다. 그 때문에, 입출력 제어 논리 회로(253)는, 안에서 밖으로 향하는 신호를 1.5V로부터 3.3V로 변환하여 밖에서 안으로 향하는 신호를 3.3V로부터 1.5V로 변환하는 레벨 쉬프트 기능도 갖추고 있다.

또, 시스템 클럭(φs)은 메모리 카드(100)의 클럭의 1/2배의 주기를 가진 것에 한정되는 것이 아니고, 데이터 전송의 동기용 클럭(CLK)을 생성하는 분주용 플립플롭(251) 및 그 외의 제어 회로를 변경하는 것으로써 각종의 시스템 클럭에 대응 가능한 구성으로 되어 있다.

이 실시예의 출력 버퍼(252)는, 직렬 형태의 P채널 MOS 트랜지스터(Q1) 및 N채널 MOS 트랜지스터(Q2)로 이루어지는 출력 드라이버(DRV)와 플립플롭(251)으로부터의 클럭 신호(CLK)와 입출력 제어 논리 회로(253)로부터의 아웃 풋 이네이블 신호(OE)에 의거하여 출력 트랜지스터(Ql, Q2)의 게이트 제어 전압을 생성하는 NAND 게이트(G1)및 NOR 게이트(G2)로 구성되고 있다.

이 출력 버퍼(252)는, 아웃 풋 이네이블 신호(OE)가 하이레벨 때는 NAND 게이트(G1)의 출력이 하이레벨로 또 NOR 게이트(G2)의 출력이 로우레벨이 되어 출력 트랜지스터(Ql,Q2)가 모두 오프 되어, 외부 단자(241)가 하이 인피던스 상태로 된다. 또, 아웃 풋 이네이블 신호(OE)가 로우레벨 때는, 클럭 신호(CLK)의 하이 또는 로우에 따라 출력 트랜지스터(Ql, Q2)의 한쪽이 온, 한쪽이 오프되어 클럭 신호(CLK)와 동일 주기의 신호가 외부 단자(241)에서 출력된다.

입력 버퍼로서의 OR게이트(254)도 같이 인 풋 이네이블 신호(IE)에 의해 입력 상태가 제어되어 신호 IE가 하이레벨 때는 게이트 차단 상태로 되어 칩 내부로의 데이터 신호의 취입을 금지하고, 신호 IE가 로우레벨 때는 게이트 열린 상태로 되어 입력 래치(255)로의 데이터 신호의 취입함을 허가한다.

종래의 메모리 카드·인터페이스 에 있어서는, 일반적으로 외부 단자(241)의 클럭 신호가 칩 내부로 되돌아 가서 입력 래치(255)로 공급되도록 구성되어 있었지만, 본 실시예의 메모리 카드·인터페이스에 있어서는, 출력 드라이버(DRV)의 직전에 클럭 신호가 칩 내부에 되돌아 가도록 되어 있다. 구체적으로는, 출력 드라이버(DRV)의 전단의 NOR 게이트(G2)의 출력이 입력 래치(255)로 공급된다. 게다가, 이 실시예에서는, NOR 게이트(G2)의 출력이 가변 지연 회로(257)에 있어서 소정의 지연이 주어져 입력 래치(255)에 공급되도록 구성되고 있다.

가변 지연 회로(257)는 본 실시예에서는 직렬에 다단 접속 된 3개의 지연 회로(DLYl, DLY2, DLY3)와 이들의 지연 회로 DLY1 ~ DLY3를 통과하기 전의 신호 혹은 어느쪽을 통과한 신호를 선택적으로 전달 가능한 셀렉터(SLCT)와 상기 IO 레지스터(223)로부터의 선택 신호(SEL1, SEL2)를 디코드하여 셀렉터(SLCT)를 제어하는 신호를 생성하는 디코더(DEC)와 셀렉터(SLCT)를 통과한 신호와 상기 아웃 풋 이네이블 신호(OE)를 입력으로 하는 OR 게이트(G3) 등에 의해 구성되어 있다. OR게이트(G3)는 아웃 풋 이네이블 신호(OE)가 하이레벨 때는 게이트 차단 상태로 되어 칩 내부로 클럭 신호의 반환을 금지한다.

가변 지연 회로(257)는 프린트 기반 배선 등에 의한 상기 외부 단자(241)에 접속 되는 외부 부하 (CL)에 의한 지연과 등가인 지연을 부여 가능한 등가 부하 회로이고, 외부 단자(241)에 접속되는 부하(CL)에 의해 클럭(CLK)에게 줄 수 있는 지연량에 상당하는 지연량을, NOR 게이트(G2)로부터 입력 래치(255)에 공급되는 귀환 클럭 신호(CLK')에게 주기 위해서 설치된 것이다. 가변 지연 회로(257)를 구성하는 지연 회로(DLY1 ~ DLY3)는, 이 실시예에서는, 각각 저항 소자와 용량 소자로 이루어지는 RC 시정수(時定數) 회로에 의해 구성되어 있고, 각각 예를 들면 2~3n초 정도의 지연이 주어지도록 시정수가 설정되어 있다.

또, 특히 제한되는 것이 아니지만, 본 실시예의 마이크로컴퓨터에 있어서는, 전원 투입시에 이니셜라이즈 프로그램에 의해 IO 레지스터(223)내의 지연 선택 레지스터에 디폴트값으로서 "O0"이 설정되어 이 디폴트값이 설정되면 지연 회로(DLY1)만을 통과 한 클럭 신호가 셀렉터(SLCT)에 의해 선택되어 OR게이트(G3)를 개입시켜 칩 내부에 공급되도록 구성되고 있다.

덧붙여 도 2에 있어서는, OR게이트(G3)로부터 입력 래치(255)로 공급되는 귀환 클럭 신호(CLK')가 입출력 제어 논리 & 레벨 쉬프트 회로(253)를 거쳐 직접 입력 래치(255)로 공급되도록 된 것이 나타나고 있지만, 입출력 제어 논리 & 레벨 쉬프트 회로(253)와 입력 래치(255)의 사이에 클럭을 내부 회로에 분배하는 분배 회로나 버퍼, 논리 게이트가 설치되어 있어도 괜찮다. 그 경우, 그러한 회로에 있어서의 게이트 지연을 고려해 가변 지연 회로(257)에 있어서의 지연량을 설정하도록 하는 것이 좋다.

도 3에는, 도 2의 실시 예의 메모리 카드·인터페이스부(221)를 적용했다. 마이크로컴퓨터에 있어서의 클럭 신호와 MMC 카드로부터의 데이터 신호의 출력(클럭 하강 엣지시 출력)과 입력의 타이밍을 나타낸다. 이 실시예의 메모리 카드·인터페이스부(221)를 적용한 마이크로컴퓨터에 있어서는, 클럭을 출력 하는 외부 단자(241)인 B점의 신호가, 이상적인 전송로의 경우에는 도 3(C)의 파선과 같이 A점에서의 클럭보다 T1만 늦은 파형이 되는 것이, 인피던스 부정합 등에 의해 생기는 반사파의 영향으로 실선과 같이 변형 해 버렸다고 하여도, 플립플롭(251)의 입력단인 A점에서의 클럭보다 Tl'만 늦은 B'점(NOR 게이트(G2)의 출력)의 클럭을 가변 지연 회로(257)에사 외부 부하의 크기에 상당하는 시간 T2'만 지연 시킨 도 3 (D)과 같은 클럭(CLK')이 입력 래치(255)에 공급되게 된다.

그 때문에, MMC 카드의 규격으로 규정되고 있는 외부 단자(241)인 B점의 신호의 상승 엣지로부터 T2만 늦은 타이밍에서 변화하는 클럭을 입력 래치(255)에 공급할 수가 있고 셋업 시간(Ts) 및 홀드시간(Th)을 채워서, 셋업 위반 및 홀드 위반을 일으키는 것을 회피할 수가 있다.

덧붙여 MMC 카드로는, 클럭의 하강 엣지 또는 상승 엣지의 어느 쪽인가에 동기 해 데이터의 출력이 행해지지만, 도 4에 MMC 카드로부터의 데이터 신호의 출력(클럭 상승 엣지시 출력)과 마이크로컴퓨터에 있어서의 입력의 타이밍을 나타낸다. 클럭을 출력 하는 외부 단자(241)인 B점의 신호가, 이상적인 전송로의 경우에는 도 4(C)의 파선과 같이 A점에서의 클럭보다 T1만 늦은 파형이 되는 것이, 인피던스 부정합 등에 의해 생기는 반사파의 영향으로 실선과 같이 변형해 버렸다고 해도, B'점에서의 클럭을 기초로 가변 지연 회로(257)로 부하의 크기에 상당하는 시간 T2'만 지연 시킨 도 4(D)의 클럭(CLK')의 상승 엣지로 입력 래치(255)가 데이터를 래치 하기 때문에 셋업 위반 및 홀드 위반을 일으킬 것은 없다.

상술 한 것처럼, 본 실시예의 메모리 카드·인터 베이스는, 출력 드라이버(DRV)의 직전에 되돌아 간 클럭 신호가 입력 래치(255)에 닿기까지 필요로 하는 지연 시간을, 가변 지연 회로(257)에 의해 적당히 조정할 수가 있다. 그 때문에, 이 인터페이스를 적용한 마이크로컴퓨터가 실장 된 유저 시스템에 있어서, 클럭을 출력 하는 외부 단자(241)의 부하(CL)가 미리 상정된, 예를 들면 25pF와 같은 값으로부터 크게 빗나가 버렸을 경우에도, 프로그램을 고쳐써서 I0레지스터(223)로 설정되는 가변 지연 회로(257)에 있어서의 지연량 설정용의 디폴트값을 변경하는 것으로, 입력 래치(255)에 줄 수 있는 클럭 신호의 타이밍을 메모리 카드로부터 보내져 오는 데이터의 타이밍에 맞출 수가 있고 이것에 의해 올바른 데이터의 취입을 행할 수 있도록 할 수가 있다.

또, 현재, 마이크로컴퓨터의 메이커에 있어서는, 제조 공정의 최종 단계에서 IC 테스터에 의한 선별 테스트가 행해지고 있고, 예를 들면 상기와 같은 메모리 카드·인터페이스에 관해서는, 마이크로컴퓨터의 외부 단자에 테스터를 접속해 테스터가 메모리 카드 대신에 소정의 타이밍으로 데이터를 보내 바르게 래치되는지 아닌지를 판정 하는 테스트가 행해진다. 그리고, 데이터의 홀드 위반이나 셋업 위반을 일으킨 제품은 불량품으로 판단된다.

그런데 , 본 발명자 등이 자세하게 조사한 결과, IC 테스터에는 다른 메이커에 의해 제조된 복수 종류의 테스터가 있어, 사용하는 테스터에 따라서는 마이크로컴퓨터의 클럭 출력 단자(241)의 부하(CL)가 상정값의 25pF로부터 크게 빗나가는것이 있는 것을 알았다. 이것은, 클럭 출력 단자(241)의 외부 부하(CL)의 범위로서 0 ~ 60 pF가 허용되어 있는 것과도 관계하고 있다.

그렇지만, 본발자 등의 검토 결과에 의하면, 전술한 것처럼 부하(CL)가 상정값의 25pF로부터 빗나가고 있는 경우, 인피던스 부정합으로 생기는 반사파의 영향으로 클럭 출력 단자(241)의 파형이 도 3(C)의 실선과 같이 변형하여 특히 상승 엣지 지연이 발생할 우려가 있다. 그리고, 이러한 상승 엣지 지연이 발생하는 테스터를 이용해 선별 테스트를 행하면, 본래 우량품으로 판정되어야 할 제품이 불량품으로 판정될 우려가 있다.

그런데, 상기 실시 예의 메모리 카드·인터페이스를 적용한 마이크로컴퓨터 에 있어서는, 출력 버퍼(253)에서 되돌아 가는 클럭 신호의 타이밍을 가변 지연 회로(257)에 의해 조정하는 것으로써, 테스터의 선별 시에, 사용하는 테스터에 기인해 발생하는 클럭의 상승 엣지 지연에 의해 "데이터 홀드 위반" 이라고 하는 판정이 되는 것을 회피할 수가 있게 된다.

도 5는, 본 발명과 관련되는 메모리 카드·인터페이스의 다른 실시예를 나타낸다. 이 실시 예의 메모리 카드·인터페이스는, 도 2의 실시예의 가변 지연 회로(257)에 있어서의 셀렉터(SLCT) 및 디코더(DEC) 대신에, 배선을 선택적으로 형성해 지연 회로(DLY1 ~ DLY3)의 어느쪽을 통과 한 클럭 신호 또는 어느 지연 회로도 통과하지 않는 클럭 신호를 선택해 OR게이트(G3)를 거쳐 입력 래치(255)로 전달 가능하게 구성한 것이다.

이 실시예는 프로세스로 사용하는 여분의 마스크가 필요하게 된다는 디메리트는 있지만, 가변 지연 회로(257)의 점유면적 양을 작게 할 수 있는 이점이 있다. 또, 이 실시예는, IO 레지스터(223)와 같은 레지스터를 갖추고 있지 않은 반도체 집적회로에 적절한 실시예이다. 덧붙여 지연 회로(DLY1 ~ DLY3)의 임의의 접속 노드와 OR게이트(G3)의 사이에 배선을 선택적으로 형성하는 대신에, 미리 지연 회로 (DLY1 ~ DLY3)의 모든 접속 노드와 OR게이트(G3)의 사이에 모두 배선을 형성해 두어 레이저에 의해 불필요한 배선을 절단 하도록 하는 것도 가능하다.

게다가 도 5의 실시예 에 있어서는, OR게이트(G3)로부터 입력 래치(255)에 공급되는 클럭 신호를 관측하는 패드(PAD)와 이 배트에 OR게이트(G3)의 출력에 따라 전원 전압(Vcc) 또는 접지 전위(Vss)를 인가하기 위한 스윗치 MOS 트랜지스터 (Q3, Q4)가 설치되고 있다. 상기의 트랜지스터(Q3, Q4)를 마련하고 있는 것은, 관측용 패드(PAD)에 OR게이트(G3)의 출력 단자를 직접 접속하면 관측용 패드(PAD)에 테스터로부터의 프로브를 접촉시켰을 때에 OR게이트(G3)의 부하가 변화하여 입력 래치(255)에 공급되는 클럭 신호가 지연해 버리는 것을 방지하기 위함이다.

덧붙여 트랜지스터(Q3, Q4)는 인버터 회로로 간주할 수가 있다. 인버터 대신에 AND 게이트 등을 마련해 소정의 제어 신호가 입력되었을 경우에만 OR게이트(G3)의 출력이 관측용 패드(PAD)에 나타나도록 구성하는 것도 가능하다.

다음에, 메모리 카드·인터페이스를 가지는 상기 실시 예의 마이크로컴퓨터의 응용 시스템의 일례로서의 휴대전화기를 도 6을 이용해 설명한다.

이 실시예의 휴대전화기는, 표시 수단으로서의 액정 표시 디바이스 LCD (300), 송수신용의 안테나(310), 음성 출력용의 스피커(320), 음성 입력용의 마이크로폰(330), CCD (챠지·커플드·디바이스, charge coupled device)나 MOS센서 등에서 이루어지는 고체 촬상 소자(340), 이 고체 촬상 소자(340)로부터의 화상 신호를 처리하는 DSP (Digital Signal P1ocessor) 등으로 이루어지는 화상 신호 처리 회로(430), 액정 표시 디바이스(300)를 구동하여 표시 제어를 행하는 액정 콘트롤러 드라이버(410), 스피커(320)나 마이크로폰(330)의 신호의 입출력을 행하는 음성 인터페이스(441), 안테나(310)의 사이의 신호의 입출력을 행하는 고주파 인터페이스(442), 음성 신호나 송수신 신호와 관련되는 신호 처리 등을 행하는 베이스 밴드부(450), MPEG 방식등에 따른 동영상 처리 등 멀티미디어 처리 기능이나 해상도 조정 기능 등을 가지는 마이크로 프로세서 등으로 이루어지는 어플리케이션 프로세서(460), 전원용 IC(470) 및 데이터 기억용의 메모리(481, 482) 등을 구비하여 이루어진다. 어플리케이션 프로세서(460)로서 상기 실시예의 마이크로컴퓨터(200)가 이용된다. 상기 베이스 밴드부(450), 어플리케이션 프로세서(400) 등의 각 전자부품은 1 또는 복수의 실장기판(400) 상에 실장된다.

어플리케이션 프로세서(460)는, 고체 촬상 소자(340)로부터의 화상 신호 외, 고주파 인터페이스(442)를 개입시켜 다른 휴대전화기로부터 수신한 동영상 데이터도 처리하는 기능을 가진다. 액정 콘트롤러 드라이버(410)와 베이스 밴드부(450)와 어플리케이션 프로세서(460)와 메모리(481)와 화상신호 처리회로(430)는 시스템버스(491)에 의해 데이터 전송 가능하게 접속되어 있다. 도 6의 휴대전화기에서는, 시스템버스(491)의 그 밖에 표시 데이터 버스(492)가 설치되어 이 표시 데이터 버스(492)에는 액정 콘트롤러 드라이버(410)와 어플리케이션 프로세서(460) 및 메모리(481)가 접속되고 있다.

덧붙여 상기 베이스 밴드부(450)는, 예를 들면 DSP (Digital Signal Processor) 등에서 이루어지고 음성 신호 처리를 행하는 음성신호 처리회로(451), 커스터머 기능 (유저 논리)을 제공하는 ASIC (application specific integrated circuits, 452), 베이스 밴드 신호의 생성이나 표시 제어, 시스템 전체의 제어 등을 행하는 시스템 제어장치로서의 마이크로컴퓨터(453) 등에 의해 구성된다.

메모리(481,482) 중 481은 휘발성 메모리로 통상 SRAM나 SDRAM에 의해 구성서되고 다양한 화상처리를 행한 화상 데이터를 보관 유지하는 프레임 버퍼 등으로서 이용된다. 메모리 482로서, 상기 실시예의 메모리 카드(100)가 이용된다. 메모리(482)는 불휘발성 메모리로 예를 들면 SD 카드나 MMC 카드와 같은 메모리 카드에 의해 구성되어 고체 촬상 소자(340)로 촬영한 화상 데이터나 수신한 화상 데이터, 음악 데이터 등의 보존용으로 사용된다. 휴대전화기의 본체 케이스에는, 메모리 카드를 장착하는 카드 슬롯이 설치되어 있어 이 카드 슬롯에 메모리 카드(482)가 장착되면 메모리 카드는 어플리케이션 프로세서(460)내의 메모리 카드·인터페이스에 의해 데이터 송수신 가능하게 접속된다.

이상 본 발명자에 의해 된 발명을 실시예에 근거하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다. 예를 들면, 상기 실시예에서는, 가변 지연 회로(257)를 거쳐 입력 래치(255)로 공급되는 클럭 신호를 취출하는 점에서 출력 드라이버(DRV)의 직전의 NOR 게이트(G2)의 출력단을 선택했지만,출력 드라이버(DRV)보다 전단계라도 좋고, 예를 들면 NAND 게이트(G1)의 출력 단자 혹은 NOR 게이트(G2)의 입력 단자라도 좋다.

또, 상기 실시예에서는, 지연 회로(DLY1 ~ DLY3)로서 저항과 용량으로 이루어지는 시정수 회로를 이용한다고 했지만, 인버터와 같은 논리 게이트를 다단에 접속한 회로나 논리 게이트 및 그 출력 단자와 접지점의 사이에 접속된 용량으로 이루어지는 용량 충방전형의 지연 회로를 이용해도 좋다. 상기의 지연 회로는 공지함으로 도시는 생략 한다. 또, 이들 이외의 공지한 신호 지연 회로를 이용하는 것도 가능하다.

게다가 상기 실시예에서는, 내부 회로가 1.5V 계의 회로로 구성되어 인터페이스부가 3.3V계의 회로로 구성되고 있는 반도체집적회로를 예로 하여 설명했지만, 내부 회로와 인터페이스부가 동일한 전원 전압계로 동작하는 회로로 이루어지는 반도체 집적회로에 본 발명을 적용하는 것도 가능하다. 그 경우, 상기 실시 예의 입출력 제어 논리부(253)에 설치되고 있는 레벨 쉬프트 회로는 불필요하다.

덧붙여 인터페이스부의 쪽이 내부 회로보다 높은 전원 전압계로 동작하는 반도체 집적회로에 있어서는, 상기 실시예와 같이 가변 지연 회로(257)는 3.3V계의 회로를 구성하는 소자와 동일한 마스크로 형성되는 소자로 구성하는 것이 바람직하다. 이와 같이 하는 것에 의해, 예를 들면 출력 드라이버(DRV)를 구성하는 트랜지스터(Ql, Q2)의 사이즈 등이 프로세스에 의해 불규칙하게 된 경우, 가변 지연 회로(257)을 구성하는 소자도 똑같이 불규칙하기 때문에, 프로세스 불균형에 의한 입력 래치(255)에 공급되는 클럭의 타이밍의 차이를 작게 할 수가 있다.

이상 본 발명자에 의해 된 발명을 실시예에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다. 예를 들면, 상기 실시예에서는, 본 발명을 메모리 카드·인터페이스를 가지는 휴대전화기용의 마이크로컴퓨터에 적용했을 경우에 대해서 설명했지만, 본 발명은 거기에 한정되는 것이 아니고, 다른 용도의 마이크로컴퓨터나 마이크로컴퓨터 이외의 LSI에도 적용할 수가 있다.

본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 아래와 같다. 즉, 본 발명에 의하면, 메모리 카드와 같은 외부 장치와의 인터페이스를 가지는 마이크로컴퓨터에 있어서, 클럭 신호를 출력 하는 외부 단자의 인피던스나 부하가 미리 상정한 값과 다른 경우에도, 등가 부하 회로를 조정하는 것에 의해 입력 데이타를 취입하는 회로에 공급되는 클럭 신호에, 외부 단자의 인피던스나 부하의 상태에 따른 지연을 줄 수가 있어 이것에 의해 MMC 카드 등의 메모리 카드가 접속되었을 경우에도 올바르게 데이타를 취입 할 수가 있게 된다.

Claims

중앙 처리장치와, 외부 장치와의 사이의 데이터 송수신을 위한 인터페이스부를 갖추어 클럭 신호에 동기하여 데이터의 송수신을 행하는 외부 장치와 접속 가능한 반도체집적회로화 된 데이터 처리 장치로서,

상기 인터페이스부에는,

상기 클럭 신호를 출력하기 위한 외부 단자와,

상기 외부 단자를 구동해 클럭 신호를 출력 하는 출력 드라이버와,

상기 외부 장치로부터 입력된 데이타를 취입하기 위한 클럭 신호를 생성하기 위해서 상기 출력 드라이버보다 전단계의 클럭 신호 경로의 임의의 위치로부터 취출된 클럭 신호에 상기 외부 단자에 접속되는 외부 부하에 의한 지연과 등가인 지연을 부여 가능한 등가 부하 회로가 설치되어 있는 것을 특징으로 하는 데이터 처리 장치.
청구항 1에 있어서,

상기 등가 부하 회로는, 저항과 용량으로 이루어지는 시정수 회로인 것을 특징으로 하는 데이터 처리 장치. -
청구항 2에 있어서,

상기 등가 부하 회로는, 복수의 시정수 회로를 갖추어 이 복수의 시정수 회로의 어느쪽을 통과한 신호 또는 통과하지 않는 신호를, 상기 외부 장치로부터 입력된 데이타를 취입하기 위한 동기용 클럭 신호로서 선택하는 것으로 지연량이 다른 클럭 신호를 생성하는 것을 특징으로 하는 데이터 처리 장치.
중앙 처리장치와 클럭 신호를 생성하는 클럭펄스 생성 회로와, 외부 장치와의 사이의 데이터 송수신을 위한 인터페이스부를 갖추어 클럭 신호에 동기 하여 데이터의 송수신을 행하는 기억장치와 접속 가능한 반도체집적회로화 된 데이터 처리 장치로서,

상기 인터페이스부에는,

상기 클럭 신호를 출력하기 위한 제1의 외부 단자와,

상기 클럭펄스 생성 회로에 의해 생성된 클럭 신호에 근거하여 상기 제1 외부 단자를 구동하여 클럭 신호를 출력 하는 출력 드라이버와,

상기 출력 드라이버보다 전단계의 클럭 신호 경로의 임의의 위치로부터 취출된 클럭 신호에, 상기 제1의 외부 단자에 접속되는 외부 부하에 의한 지연과 등가인 지연을 부여 가능한 등가 부하 회로가 설치되어고 있는 것을 특징으로 하는 데이터 처리 장치.
청구항 4에 있어서,

상기 기억장치로부터의 데이터를 받는 제2의 외부 단자와,

상기 제2의 외부 단자에 공급된 데이타를 취입하는 래치 회로를 구비하여,

상기 래치 회로는 상기 등가 부하 회로에 의해 지연된 클럭 신호에 근거해 데이터를 취입하는 것을 특징으로 하는 데이터 처리 장치.
청구항 4에 있어서,

상기 클럭펄스 생성 회로 및 상기 래치 회로는 제1의 전원 전압으로 동작하는 회로에 의해 구성되어,

상기 출력 드라이버 및 상기 등가 부하 회로는, 상기 제1의 전원 전압보다 높은 제2의 전원 전압으로 동작하는 회로에 의해 구성되어고 있는 것을 특징으로 하는 데이터 처리 장치.
청구항 4에 있어서,

상기 등가 부하 회로는, 저항과 용량으로 이루어지는 시정수 회로인 것을 특징으로 하는 데이터 처리 장치.
청구항 7에 있어서,

상기 등가 부하 회로는, 복수의 시정수 회로를 구비하여, 이 복수의 시정수 회로의 어느쪽을 통과하는 신호 또는 통과하지 않는 신호를, 상기 외부 장치로부터 입력된 데이타를 취입하기 위한 동기용 클럭 신호로서 선택하는 것으로 지연량이 다른 클럭 신호를 생성하는 것을 특징으로 하는 데이터 처리 장치.
청구항 8에 있어서,

상기 복수의 시정수 회로의 어느쪽을 통과하는 신호 또는 통과하지 않는 신호를 선택적으로 전달하는 셀렉터 회로를 갖추는 것을 특징으로 하는 데이터 처리 장치.
청구항 9에 있어서,

상기 셀렉터 회로의 상태를 결정하는 설정값을 보관 유지하는 레지스터와 이 레지스터의 설정값에 따라 상기 셀렉터 회로의 제어 신호를 생성하는 디코더를 구비하는 것을 특징으로 하는 데이터 처리 장치.
청구항 1기재의 데이터 처리 장치와, 이 데이터 처리 장치에 접속 가능한 불휘발성 기억장치를 구비하여, 상기 불휘발성 기억장치는 상기 데이터 처리 장치에서 출력되는 클럭 신호에 근거하여 데이터의 송수신을 행하는 것을 특징으로 하는 전자기기.