JPH1139070A

JPH1139070A - データ入出力回路及びバスシステム

Info

Publication number: JPH1139070A
Application number: JP9211347A
Authority: JP
Inventors: Yasuhiko Takahashi; 保彦高橋
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1997-07-22
Filing date: 1997-07-22
Publication date: 1999-02-12

Abstract

(57)【要約】【課題】高速で動作するＤＲＡＭなどの集積回路をバ
スシステムで接続して使用する際に、入出力回路で発生
する遅延量、及びバスに起因する遅延量の影響を受けず
にデータ伝送することが可能なデータ入出力回路及びバ
スシステムを提供できるようにする。【解決手段】内部クロック信号と第１の信号との位相
差から第２のクロック信号を生成し出力する位相補正回
路と、位相補正回路から出力された第２のクロック信号
に同期して動作し、集積回路内部からのデータ信号をバ
スに出力する出力手段と、出力手段と同等の遅延特性を
有し、位相補正回路から出力された第２のクロック信号
に同期して動作し、ダミーデータを出力するダミー出力
手段とを備え、ダミー出力手段から出力されたダミーデ
ータを第１の信号として位相補正回路に入力することに
より、集積回路出力段における、内部クロック信号とデ
ータ信号との位相ずれをなくす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速のクロック信号
に同調してデータの入出力を行う回路に関し、特に、集
積回路で用いられるＥＩＡＪの規格「ＳＳＴＬ＿３」等
を使用したバスシステムに用いて好適なものである。

【０００２】

【従来の技術】近年、コンピュータ等で使われるＣＰＵ
の性能が飛躍的に向上し、２００ＭＨｚを越える高周波
数で動作するものも提供されている。このような高速で
動作するＣＰＵに十分なデータを供給するために、各種
のデータ伝送の方式が考えられている。

【０００３】例えば、従来はクロックの立ち上がり、あ
るいは立ち下がりの片方のエッジを使用してデータ伝送
の同期をとっていたが、最近ではクロックの立ち上がり
と立ち下がりの両方のエッジを使用してデータ伝送の同
期をとることにより、同一クロック周波数でも、倍の情
報量のデータ伝送を行うことが可能となった。

【０００４】このような高速にデータ伝送することを必
要とする回路を使用する場合において、安定したデータ
伝送のためには、クロック信号とデータ信号の位相関係
を極めて正確に制御する必要がある。これは、クロック
信号とデータ信号の位相がずれると、例えば半導体記憶
装置では、ＤＲＡＭとコントローラ間でのデータ伝送が
正常に行われず、誤動作や動作不能の状態に陥ることが
あるからである。

【０００５】図４は、従来の入出力回路の一例を示すブ
ロック図であり、ＤＲＡＭの入出力回路を示したもので
ある。ＤＲＡＭ２０は、バス９上に接続された図示しな
いコントローラにより制御され、各記憶セルにデータを
書き込んだり読み出したりする。

【０００６】図４において、ＤＲＡＭ２０の入出力端子
はバス９に接続され、緩衝機能である出力バッファ１、
入力バッファ２はともに同一の入出力用クロック４に同
期して駆動される。データの書き込み、読み出しは同時
に行われることがないので、通常はデータの入力、出力
用の端子は一つ設けられていて、必要に応じて使い分け
ている。バス９より入出力端子を介して入力バッファ２
に入力されたデータは、入出力用クロック４に同期して
ＤＲＡＭ２０内の図示しないメモリ回路に伝送される。
入力バッファ２では遅延が発生し、その遅延時間は温
度、電圧、トランジスターの性能、バス負荷等により変
動する。

【０００７】ところで、ラッチセンス型や積分入力型の
ような入力回路の初段でデータサンプルのタイミングを
決めるような回路の場合は、データ入力からサンプル回
路までの経路が短いため、この遅延時間の変動はあまり
問題にならない。

【０００８】一方、図示しないメモリ回路より出力され
るデータは、出力バッファ１で入力時と同様に、入出力
用クロック４に同期してバス９へと出力される。この出
力バッファ１でも遅延が発生し、この遅延時間も温度、
電圧、トランジスターの性能、バス負荷により変動す
る。データ出力のタイミングがこのように出力段で変動
すると、バス９を介した後段での動作にも位相ずれの影
響が及ぶことになる。

【０００９】図５は、このような出力段での遅延時間の
変動の影響を抑えるために考えられた回路の一例であ
る。図５の例では、ダミーの入出力回路を使い、出力バ
ッファ１の遅延がダミー出力バッファ７の遅延時間に等
しいと仮定して出力用クロック４をその分早く立ち上が
る／立ち下がるようにすることにより、前記クロック４
と同期したデータ出力を得ようとするものである。

【００１０】この場合、ダミー出力バッファ７と実際に
使用している出力バッファ１の遅延時間が等しい事が重
要である。一般的には、このようなダミー回路を備える
には本来の出力バッファ１と同一の回路をもう一つ設け
て同等の特性を引き出している。

【００１１】入出力用クロック４と、ダミー出力バッフ
ァ７との位相をＤＬＬあるいはＰＬＬなどの位相補正回
路３で比較し、ダミー出力バッファ７で発生する遅延分
だけ入出力用クロック４の位相が早められ、この位相の
早められたクロックが、出力バッファ１で出力用クロッ
クとして用いられる。

【００１２】こうして、入出力用クロック４よりダミー
出力バッファ７の遅延時間分早いタイミングで出力バッ
ファ１が動作するので、遅延量が相殺され、出力バッフ
ァ１を出力するデータは入出力用クロック４と位相を一
致させることができる。なお、図５では入力バッファ２
にも同様に補正のためにダミー入力バッファ６を設けて
いるが、前述の理由から特に設けなくてもさほど影響は
無い。

【００１３】

【発明が解決しようとする課題】このようにダミーのバ
ッファを設けることで、出力バッファや入力バッファで
発生する遅延量の変動の影響を抑えることができるが、
図５の様な回路を使用したとしても、完全な補正は不可
能である。

【００１４】図６（ａ）は、実際の入出力系の回路を、
バス９も含めて図示したものである。高速データ用のバ
ス９の場合、バス９は固有のインピーダンスを持った分
布定数回路として表現することができる。

【００１５】もし、バス９がガラスエポキシを絶縁材と
したプリント基板を用いて製造されていれば、約８０オ
ームの特性インピーダンスをもつマイクロストリップラ
イン（図６（ｂ））として扱うことができる。

【００１６】こういったバスの場合、バス９の両端は信
号の反射を防ぐためにバスの特性インピーダンスと等し
い終端抵抗１０により終端されており、また、バス９か
らデバイス２０、２１へ引き出す信号線２２には、引き
出し線（スタブ）２２の影響を軽減するためのスタブ抵
抗８が接続される場合がある。

【００１７】出力バッファ１から出力されたデータは、
スタブ抵抗８およびバス９の静電容量によりある遅れを
もってバス９上を伝送する。この遅れ時間は、出力バッ
ファ１の出力インピーダンス、スタブ抵抗の値、バスの
インピーダンス、負荷等で変化する。

【００１８】バス９上のデータは、もう一度スタブ抵抗
８を通って別のデバイス２１の入力バッファ１に達す
る。ここでも、スタブ抵抗８と入力バッファ２の静電容
量による若干の遅れが発生する。

【００１９】前述のような、バス９と入出力バッファの
相互作用に由来する遅延は、集積回路の内部のダミー入
出力バッファでは予想が出来ず、よって、ダミーバッフ
ァを利用した図５のような補正回路では十分な補正が出
来ない。

【００２０】本発明はこのような事情に基づいてなされ
たものであり、高速で動作するＤＲＡＭなどの集積回路
をバスシステムで接続して使用する際に、入出力回路で
発生する遅延量、及びバスに起因する遅延量の影響を受
けずにデータを伝送することが可能なデータ入出力回路
を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明のデータ入出力回
路の特徴とするところは、内部クロック信号と第１の信
号との位相差から第２のクロック信号を生成して出力す
る位相補正回路と、位相補正回路から出力された第２の
クロック信号に同期して動作し、集積回路内部からのデ
ータ信号をバスに出力する出力手段と、出力手段と同等
の遅延特性を有し、位相補正回路から出力された第２の
クロック信号に同期して動作し、ダミーデータを出力す
るダミー出力手段とを備え、前記ダミー出力手段から出
力されたダミーデータを第１の信号として位相補正回路
に入力するものである。

【００２２】本発明のデータ入出力回路の別の特徴とす
るところは、更に、ダミー出力手段の出力段に接続さ
れ、バスの負荷特性と同等の負荷特性を有する負荷回路
を備え、ダミー出力手段から出力された信号を、負荷回
路を介して第１の信号として位相補正回路に入力するも
のである。

【００２３】本発明のデータ入出力回路の別の特徴とす
るところは、データ入出力回路を介して接続される基板
上に設けられ、出力手段に接続されたバスと同等の負荷
特性を有したダミーバスに対してダミー出力手段からダ
ミーデータを出力し、前記ダミーバスを介して戻ってき
たダミーデータを第１の信号として位相補正回路に入力
するものである。

【００２４】本発明のデータ入出力回路は前記構成によ
り、出力手段で発生する内部クロックに対する不特定の
遅延量と同等の遅延量をダミー出力手段でダミーデータ
として生成し、前記ダミーデータを用いて位相補正回路
において内部クロックとの位相差を相殺する信号を生成
することにより、出力手段における遅延をキャンセルす
ることができる。

【００２５】また、前記構成により、バスの負荷特性を
再現する信号を生成し、前記信号を用いて位相補正回路
で位相補正することにより、バスに接続された集積回路
においても、バスの負荷特性による遅延をキャンセルす
ることができる。

【００２６】また、本発明のバスシステムは、内部クロ
ック信号と第１の信号との位相差から第２のクロック信
号を生成して出力する位相補正回路と、前記位相補正回
路から出力された第２のクロック信号に同期して動作
し、集積回路の内部からのデータ信号をバスに出力する
出力手段と、前記出力手段と同等の遅延特性を有し、前
記位相補正回路から出力された第２のクロック信号に同
期して動作し、前記ダミーデータを出力するダミー出力
手段と、前記バス上の少なくとも１ラインをバスに接続
されたいずれかの集積回路に使用させるために選択を行
う選択手段とを備え、前記選択手段で選択された集積回
路で、前記ダミー出力手段からダミーデータが出力され
た時は、前記バスを介して戻ってきたダミーデータを第
１の信号として位相補正回路に入力することを特徴とす
るものである。

【００２７】また、本発明のバスシステムの他の特徴と
するところは、複数の集積回路を接続し、前記集積回路
間で少なくともデータを伝送するバスを有するバスシス
テムにおいて、内部クロック信号と第１の信号との位相
差から第２のクロック信号を生成して出力する位相補正
回路と、前記位相補正回路から出力された第２のクロッ
ク信号に同期して動作し、前記集積回路の内部からのデ
ータ信号を前記バスに出力する出力手段と、前記出力手
段と同等の遅延特性を有し、前記位相補正回路から出力
された第２のクロック信号に同期して動作し、ダミーデ
ータを出力するダミー出力手段とを備えた集積回路と、
基板上に設けられた前記出力手段に接続された前記バス
と同等の負荷特性を有した一つ以上のダミーバスと、前
記少なくとも一つのダミーバスを前記複数の集積回路か
ら選択された少なくとも２つの集積回路に順次時分割に
選択して接続する時分割選択手段とを備え、前記時分割
選択手段で選択された前記集積回路の前記ダミー出力手
段からダミーデータを出力し、前記時分割選択手段で選
択された前記ダミーバスを介して戻ってきた前記ダミー
データを前記第１の信号として前記位相補正回路に入力
することを特徴としている。

【００２８】このような構成にすることにより、バスが
持つ負荷特性と、集積回路内の出力手段が持つ遅延特性
の両方の遅延を考慮したダミーデータを生成し、そのダ
ミーデータを用いて位相補正回路で位相補正することに
より、バスに接続された集積回路間での位相ずれをキャ
ンセルすることができるようになる。特に、実際にデー
タが伝送するバスを用いてダミーデータを生成するの
で、高精度の位相補正が可能となる。

【００２９】

【発明の実施の形態】図１は、本発明のデータ入出力回
路の第１の実施形態を示す図である。本実施形態では、
集積回路としてＤＲＡＭ２０を例に説明するが、ＤＲＡ
Ｍ２０に限らず、他の半導体記憶装置や、コントローラ
など、バスシステムに接続された集積回路であれば本発
明を良好に用いることができる。

【００３０】ＤＲＡＭ２０には、記憶セルなどで構成さ
れるメモリ回路が備えられ、データ入出力回路を介して
データが書き込まれるとともに、前記書き込まれたデー
タが読み出しされる。データの書き込み／読み出しは、
ＤＲＡＭ２０内のクロック信号４に基づいて行われる。
そして、データ入出力の際には、図示しないＣＰＵなど
とも同期がとられている。

【００３１】出力バッファ１は、メモリ回路からバス９
にデータを出力する際のＤＲＡＭ２０内の最終段にあた
り、メモリ回路からのデータ信号を、出力用クロック信
号に同期して出力する。

【００３２】入力バッファ２は、バス９からデータをＤ
ＲＡＭ２０内に入力するためのものであり、ＤＲＡＭ２
０内では最初にバス９からデータを受ける部位である。
出力バッファ１と同様に、入力用クロック信号の位相に
応じてデータを取り込む。

【００３３】位相補正回路３、５は２つの信号の位相差
を比較し、その位相差信号を元に遅れたり進んだ位相を
修正する回路で、ＤＬＬやＰＬＬ回路等で実現される。
位相補正回路３、５から出力された信号の一部は、出力
用クロック信号及び入力用クロック信号として出力バッ
ファ１や入力バッファ２にそれぞれ入力される。

【００３４】ダミー出力バッファ７は、出力バッファ１
と同等の特性を持つバッファ回路で、出力バッファ１と
同じように位相補正回路３から出力された信号の位相に
応じて動作する。

【００３５】図１の点線で囲まれた部分は、エミュレー
ション部１１であり、実際のバス９と同等の負荷特性を
再現している。すなわち、図１に示したように、抵抗１
２、１３はバス９とＤＲＡＭ２０との間を接続する引き
出し線（スタブ）の影響を軽減するために用いられるス
タブ抵抗８と抵抗値が揃えられている。また、抵抗１４
は、バス９の終端抵抗１０の値と同等である。

【００３６】なお、実際のバス９は、インピーダンスを
持っているために、それを再現するためにコンデンサ１
５を設け、トータルとしてバス９の負荷特性が再現され
ていれば良い。この図１のエミュレーション部１１は、
一例を示したものであり、回路構成はこれに限らない。

【００３７】次に、このデータ入出力回路の動作を説明
する。出力バッファ１は、メモリ回路から出力されたデ
ータ信号を、位相補正回路３から出力された信号の位相
に応じてバス９へと出力する。この位相補正回路３から
出力される信号は、クロック信号と、エミュレーション
部１１で補正された信号との位相差を基に生成される信
号である。

【００３８】クロック信号４が位相補正回路３に入力
し、出力された信号はダミー出力バッファ７に入力され
る。ダミー出力バッファ７では、その温度、電圧、トラ
ンジスターの特性などにより、内部で不特定の遅延が発
生する。この不特定の遅延の量はダミー出力バッファ７
と特性を同じとする出力バッファ１と同じ量である。

【００３９】ダミー出力バッファ７で不特定の遅延量を
伴い出力された信号は、エミュレーション部１１で更に
遅延が加算される。このエミュレーション部１１での遅
延量は、実際のバス９での遅延量と同等に設計されてい
る。つまり、ＤＲＡＭ２０からバス９へ伝送する際のス
タブ抵抗８による遅延量と、バス９の静電容量による遅
延量と、バス９から次のデバイスへ伝送する際のスタブ
抵抗８による遅延量と、バス９の終端抵抗１０による遅
延量の合成である。

【００４０】エミュレーション部１１で更に遅延を受け
た信号は、再びＤＲＡＭ２０へと入力し、次に、位相補
正回路３へと入力する。この時点で、クロック信号４と
遅延した信号との位相差は、ダミー出力バッファ７とエ
ミュレーション部１１とで受けた遅延量に相当する。位
相補正回路３では２つの信号の位相差を基に新たに信号
を発生する。

【００４１】つまり、この場合は参照元であるクロック
信号４に対して、エミュレーション部１１から伝送され
た信号は位相が遅れているので、この位相の遅れを修正
するように位相補正回路３は動作する。結果的に、クロ
ック信号４より早いタイミングの位相を持った信号が出
力される。このようにして出力された信号は、出力バッ
ファ１に入力され、出力バッファ１はこの進んだ位相を
持った信号に応じて動作する。

【００４２】まず、出力バッファ１ではその温度、電
圧、トランジスターの特性などにより内部で遅延が発生
し、進んだ位相を持つ入力された信号の位相はその分遅
れることになる。この遅れは、先にダミー出力バッファ
７で発生した遅延と同じ量なので、結果的に出力バッフ
ァ１から出力される信号の位相は、エミュレーション部
１１で受けた遅延量の分だけ、まだ進んだ位相を保持し
てバス９へと出力されることになる。

【００４３】バス９に出力された信号は、スタブ抵抗８
やバス９のインピーダンス等の影響を受けた後何らかの
デバイス、例えば別のＤＲＡＭへと入力する。この間、
バス９上を通過する際に受ける遅延は、出力バッファ１
を出力する際に保持していた遅延量と同じであり、進ん
でいた位相を遅らせることになる。このため、最終的に
何らかのデバイスに入力するときには、最初のメモリ回
路を出たときと位相が揃うことになる。こうして、例え
ばＤＲＡＭとＣＰＵとのデータ伝送の同期が一致するよ
うになる。

【００４４】なお、図１に示したように、エミュレーシ
ョン部１１はＤＲＡＭ２０の外部に設けることが好まし
い。これは、バス９のインピーダンスに合わせて設置し
たエミュレーション部１１内のコンデンサ１５の容量が
大きいことと、リードフレームのＬ成分による影響を再
現するためである。また、端子を通して外部に設けるこ
とにより、実際の信号伝送経路に近い状態を再現でき
て、遅延量の補正精度が向上できるためである。

【００４５】ところで、従来技術で述べたように、入力
バッファでも遅延が生じるために、図５に示したよう
に、入力バッファ用にダミー入力バッファを設けてその
入力バッファによる遅延の影響を軽減していた。この場
合、ＤＲＡＭ２０内の遅延は解消することが可能であ
る。

【００４６】一方、スタブ抵抗やバスの負荷特性による
遅延はこれまで述べた本実施形態のデータ入出力回路を
用いることにより、不特定の遅延による影響を解消でき
る。ここで、更に厳密にＤＲＡＭ２０とバスとの接点で
のデータの伝送を検討すると、引き出し線とＤＡＲＭ２
０の端子間でコンデンサ的な作用が働き、これが原因で
遅延が発生することが考えられる。

【００４７】そこで、ダミー出力バッファ７を出力し、
エミュレーション部１１を経由してＤＡＲＭ２０に再び
入力した信号を、ダミー入力バッファを経由してから位
相補正回路３に入力してもよい。

【００４８】図２は、本発明のデータ入出力回路の第２
の実施形態を説明する図である。なお、図２において
は、入力側の回路は簡略化のために記載していないが、
第１の実施形態と同様に対応している。

【００４９】本実施形態では、第１の実施形態のエミュ
レーション部１１の代わりに、実際のバス９と同じ配線
であるダミーバス１６が設けられている。つまり、ダミ
ー出力バッファ７から出力した信号は、ダミーバス１６
を介することにより実際のバス９を介したときと同じ負
荷特性を受けて再度ＤＲＡＭ２０へと戻ってくるので、
より現実に近い遅延量の補正が可能となる。

【００５０】図２に示すように、ダミーバス１６は実際
のバス９とほぼ並行して配置することによって、負荷変
動や温度特性による遅延量の再現がより正確になり、遅
延量の補正精度が向上する。バス９のスタブ抵抗８とダ
ミー用のスタブ抵抗１３とは同じ特性のもので、同様
に、終端抵抗１０と１４も同じ特性のものである。

【００５１】図３は、本発明のデータ入出力回路の第３
の実施形態である。本実施形態では、第１の実施形態に
設けられていたエミュレーション部１１や、第２の実施
形態で設けられていたダミーバス１６は設けられていな
いが、スタブ抵抗１３は存在している。

【００５２】図３において、バス９は実際にデータが伝
送されるバスであり、従来から用いられているものを使
用すればよい。この第３の実施形態では、バスの遅延量
を得るために実際のバス９を介して位相補正回路３に返
している。つまり、実際にデータが経由するバス９を用
いて遅延量を知ることにより正確な遅延量を測定できる
ようにしたものである。出力バッファ１を出力した信号
はスタブ抵抗８、バス９を伝送し、スタブ抵抗１３を介
して位相補正回路３に入力している。したがって、この
場合にはダミー出力バッファ７も不要である。

【００５３】実際のバス９を遅延量設定に利用するため
には、バス９をデータ伝送、遅延量設定の動作に応じて
専用に開放する必要がある。データを伝送するときは遅
延量設定用の信号が流れないようにし、逆に遅延量設定
用の信号が流れている時にはデータ伝送をしないように
する。

【００５４】例えば、ＤＲＡＭ２０が一つしかない場合
は、単純にバスラインを前記２つのモードで交互に振り
分けるようにすればよい。また、複数のＤＲＡＭ２０が
バス９上に接続されている場合には、それぞれのデータ
伝送、遅延量設定信号の複数のモードに振り分ける必要
がある。

【００５５】この振り分けは、具体的にはコントローラ
などから時分割的にバスラインを割り振る信号を発生さ
せればよい。なお、この時は、各ＤＲＡＭ２０内の位相
補正回路３等は、位相を保持する機能として働く。

【００５６】以上説明したように、出力バッファと同等
の特性を有したダミー出力バッファを設け、このダミー
出力バッファで発生する遅延量を利用して、出力バッフ
ァに入力するクロック信号のタイミングを早めること
で、出力バッファの不特定な遅延変動に影響を受けずに
データの入出力を行うことができる。同様に、入力バッ
ファにもダミー入力バッファを設けることにより、入力
バッファで発生する遅延を相殺することが出きる。

【００５７】なお、本明細書では、遅延を含んだクロッ
ク信号を集積回路内の位相補正回路に入力して補正する
方法を述べてきたが、本発明はそれに限らず、例えば、
集積回路から出力された遅延を含んだ信号を他の何らか
の方法で位相を補正するように用いればよいので、その
場合は、ＤＬＬなどの回路をＤＲＡＭ内に設ける必要は
なく、例えばバス上のコントローラなどに位相補正手段
を設ければよく、その場合は、ダミー出力バッファのみ
を設けてダミーデータを出力すれば良い。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
集積回路内の出力バッファが持つ、温度、電圧、トラン
ジスターの性能により変動する遅延量を、ダミーの出力
バッファを設けることで再現し、集積回路の内部クロッ
クに対する前記遅延量に相当する位相差を利用してキャ
ンセルするようにしたので、集積回路出力段における、
内部クロック信号とデータ信号との位相ずれをなくすこ
とができる。

【００５９】また、本発明の他の特徴によれば、集積回
路やコントローラが接続されるバスが持つ負荷特性を再
現した負荷回路を前記ダミー出力バッファに接続するよ
うにしたので、更にバスにおける遅延もキャンセルする
ことができる。あるいは、実際にデータ信号が伝送され
るバスを用いてバスにおける遅延量を再現し、その遅延
量を利用してクロック信号とデータ信号との遅延量を補
正するようにしたので、極めて高精度の遅延補正ができ
る。

【００６０】前述のように本発明によれば、従来不可能
であった集積回路の出力バッファでの遅延、バスでの遅
延、及び集積回路とバス間でのスタブ抵抗による遅延等
の不特定の遅延の影響を受けないデータ入出力回路、バ
スシステムを実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態であるデータ入出力回
路の概略図である。

【図２】本発明の第２の実施形態を示す図である。

【図３】本発明の第三の実施形態を示す図である。

【図４】従来のデータ入出力回路の概略図である。

【図５】従来のデータ入出力回路の概略図である。

【図６】集積回路とバスの接続関係を示す図である。

【符号の説明】

１出力バッファ２入力バッファ３、５位相補正回路４クロック信号６ダミー入力バッファ７ダミー出力バッファ８、１２、１３スタブ抵抗９バス１０、１４終端抵抗１１エミュレーション部１５コンデンサ１６ダミーバス２０、２１ＤＲＡＭ２２引き出し線

Claims

【特許請求の範囲】

【請求項１】バスと集積回路との間でデータの入出力
を行うためのデータ入出力回路において、内部クロック信号と第１の信号との位相差から第２のク
ロック信号を生成して出力する位相補正回路と、前記位相補正回路から出力された第２のクロック信号に
同期して動作し、前記集積回路内部からのデータ信号を
前記バスに出力する出力手段と、前記出力手段と同等の遅延特性を有し、前記位相補正回
路から出力された第２のクロック信号に同期して動作し
てダミーデータを出力するダミー出力手段とを備え、前記ダミー出力手段から出力されたダミーデータを前記
第１の信号として前記位相補正回路に入力することを特
徴とするデータ入出力回路。
【請求項２】請求項１に記載のデータ入出力回路にお
いて、前記ダミー出力手段の出力段に接続され、前記バスの負
荷特性と同等の負荷特性を有する負荷回路を更に備え、前記ダミー出力手段から出力された信号を、前記負荷回
路を介して前記第１の信号として前記位相補正回路に入
力することを特徴とするデータ入出力回路。
【請求項３】請求項２に記載のデータ入出力回路にお
いて、前記負荷回路は、前記バスと前記集積回路との間のスタ
ブ抵抗値、前記バスのインピーダンス、前記バスの終端
抵抗値のうち少なくとも一つと同等の特性を有すること
を特徴とするデータ入出力回路。
【請求項４】請求項１に記載のデータ入出力回路にお
いて、前記データ入出力回路を介して接続される基板上に設け
られ前記出力手段に接続された前記バスと同等の負荷特
性を有したダミーバスに対して、前記ダミー出力手段か
らダミーデータを出力し、前記ダミーバスを介して戻っ
てきたダミーデータを前記第１の信号として前記位相補
正回路に入力することを特徴とするデータ入出力回路。
【請求項５】請求項４に記載のデータ入出力回路にお
いて、前記集積回路、及び前記ダミーバスをそれぞれ複数備え
たことを特徴とするデータ入出力回路。
【請求項６】請求項１〜５のいずれか１項に記載のデ
ータ入出力回路において、前記集積回路に信号を入力するための入力手段と、前記入力手段より入力した信号の位相を補正する入力信
号位相補正回路とを更に備え、前記入力信号位相補正回路で位相を補正された信号に同
期して前記入力手段が動作することを特徴とするデータ
入出力回路。
【請求項７】請求項４に記載のデータ入出力回路にお
いて、前記ダミーデータを前記バスより入力するためのダミー
入力手段を更に備え、前記ダミー入力手段を介した信号
を前記位相補正回路に入力することを特徴とするデータ
入出力回路。
【請求項８】複数の集積回路を接続し、前記集積回路
間で少なくともデータを伝送するバスを有するバスシス
テムにおいて、内部クロック信号と第１の信号との位相差から第２のク
ロック信号を生成して出力する位相補正回路と、前記位相補正回路から出力された第２のクロック信号に
同期して動作し、前記集積回路の内部からのデータ信号
を前記バスに出力する出力手段と、前記バス上の少なくとも１ラインを前記バスに接続され
たいずれかの集積回路の位相補正に使用させるために選
択する選択手段とを備え、位相補正に使用するために前記選択手段で選択された前
記集積回路の出力手段から出力されたデータ信号を、前
記バスを介した後で、前記第１の信号として前記位相補
正回路に入力することを特徴とするバスシステム。
【請求項９】バスと集積回路との間で、データの入出
力を行うためのデータ入出力回路において、前記バスにデータ信号を出力する出力手段と、前記出力手段と同等の遅延特性を有するダミー出力手段
とを備え、前記出力手段と前記ダミー出力手段は、前記集積回路内
のクロック信号に同期して動作し、前記ダミー出力手段
から出力されたダミーデータを前記バス上に接続された
いずれかの回路に伝送することを特徴とするデータ入出
力回路。
【請求項１０】複数の集積回路を接続し、前記集積回
路間で少なくともデータを伝送するバスを有するバスシ
ステムにおいて、内部クロック信号と第１の信号との位相差から第２のク
ロック信号を生成して出力する位相補正回路と、前記位
相補正回路から出力された第２のクロック信号に同期し
て動作し、前記集積回路の内部からのデータ信号を前記
バスに出力する出力手段と、前記出力手段と同等の遅延
特性を有し、前記位相補正回路から出力された第２のク
ロック信号に同期して動作し、ダミーデータを出力する
ダミー出力手段とを備えた集積回路と、基板上に設けられた前記出力手段に接続された前記バス
と同等の負荷特性を有した一つ以上のダミーバスと、前記少なくとも一つのダミーバスを前記複数の集積回路
から選択された少なくとも２つの集積回路に順次時分割
に選択して接続する時分割選択手段とを備え、前記時分割選択手段で選択された前記集積回路の前記ダ
ミー出力手段からダミーデータを出力し、前記時分割選
択手段で選択された前記ダミーバスを介して戻ってきた
前記ダミーデータを前記第１の信号として前記位相補正
回路に入力することを特徴とするバスシステム。