JP3271609B2 - クロック位相制御回路及びそれを用いた装置 - Google Patents
クロック位相制御回路及びそれを用いた装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、クロック位相制御
回路及びそれを用いた装置に関し、特にクロック同期式
メモリ等へのアクセスにおいてクロック位相を制御する
クロック位相制御回路及びそれを用いた装置に関する。
回路及びそれを用いた装置に関し、特にクロック同期式
メモリ等へのアクセスにおいてクロック位相を制御する
クロック位相制御回路及びそれを用いた装置に関する。
【０００２】
【従来の技術】従来、シンクロナスＤＲＡＭ等のクロッ
ク同期式メモリへのアクセスにおいて、ライト時，リー
ド時のいずれの場合にも同じクロック信号を使ってい
た。このような方式においても、データ，制御信号，ク
ロック等の各配線長を揃え等長配線にしておけば、ライ
ト時には、すべての信号が同じ配線長による配線ディレ
イで同じように遅れるため、特に問題は生じない。しか
し、リード時には、配線長ディレイのため、まずクロッ
クが遅れ、その遅れたクロックに同期してクロック同期
式メモリはデータを出力する。従って、ＣＰＵが受け取
るデータのタイミングは、ＣＰＵの認識しているクロッ
クから配線長の２倍のディレイが付加された遅れ時間と
なっていた。
ク同期式メモリへのアクセスにおいて、ライト時，リー
ド時のいずれの場合にも同じクロック信号を使ってい
た。このような方式においても、データ，制御信号，ク
ロック等の各配線長を揃え等長配線にしておけば、ライ
ト時には、すべての信号が同じ配線長による配線ディレ
イで同じように遅れるため、特に問題は生じない。しか
し、リード時には、配線長ディレイのため、まずクロッ
クが遅れ、その遅れたクロックに同期してクロック同期
式メモリはデータを出力する。従って、ＣＰＵが受け取
るデータのタイミングは、ＣＰＵの認識しているクロッ
クから配線長の２倍のディレイが付加された遅れ時間と
なっていた。
【０００３】
【発明が解決しようとする課題】上述した従来の技術に
おいては、低速なアクセスなら問題はないが、高速なア
クセスになると、リード時のタイミングが非常に厳しく
正常な読み出しが行えなくなってくるという問題があ
る。
おいては、低速なアクセスなら問題はないが、高速なア
クセスになると、リード時のタイミングが非常に厳しく
正常な読み出しが行えなくなってくるという問題があ
る。
【０００４】本発明は、配線長ディレイがあっても、ラ
イト時，リード時とも安定してデ−タの送受信が行える
クロック位相制御回路及びそれを用いた装置を提供する
ことを目的とする。
イト時，リード時とも安定してデ−タの送受信が行える
クロック位相制御回路及びそれを用いた装置を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明の第１のクロック
位相制御回路は、上位回路から入力される基準クロック
信号やリード，ライト，アイドル信号に基づいて、前記
上位回路からクロック同期式メモリへのアクセス時のク
ロック位相を制御するクロック位相制御回路であって、
前記クロック同期式メモリとの間でクロック信号，制御
信号，データ等の入出力のために接続する配線で、各配
線長を同じに長さにした複数の信号用等長配線と、前記
信号用等長配線とは別に、前記クロック同期式メモリと
の間に設けた２本の配線を前記クロック同期式メモリの
直前で折り返すようお互いに接続し、この折り返し配線
長が前記信号用等長配線２本分の長さと等しい折り返し
配線と、前記上位回路から入力された基準クロック信号
と、この基準クロック信号を前記折り返し配線に送出し
前記折り返し配線を経由して戻ってきた信号である比較
クロック信号とを入力とし、前記基準クロック信号と前
記比較クロック信号の位相差をゼロとするように、出力
信号であるリードクロック信号の位相を変化させて出力
する遅延ロックループ回路と、前記クロック同期式メモ
リに対する出力クロック信号として、ライト時またはア
イドル時においては前記基準クロック信号を出力し、リ
ード時においては前記リードクロック信号を出力すると
ともに、フリップフロップを含みグリッチを抑えるグリ
ッチ抑止回路を備え、前記出力クロック信号を前記グリ
ッチ抑止回路による遅延時間だけ遅らせて出力するよう
制御する選択制御回路とを有することを特徴とする。
位相制御回路は、上位回路から入力される基準クロック
信号やリード，ライト，アイドル信号に基づいて、前記
上位回路からクロック同期式メモリへのアクセス時のク
ロック位相を制御するクロック位相制御回路であって、
前記クロック同期式メモリとの間でクロック信号，制御
信号，データ等の入出力のために接続する配線で、各配
線長を同じに長さにした複数の信号用等長配線と、前記
信号用等長配線とは別に、前記クロック同期式メモリと
の間に設けた２本の配線を前記クロック同期式メモリの
直前で折り返すようお互いに接続し、この折り返し配線
長が前記信号用等長配線２本分の長さと等しい折り返し
配線と、前記上位回路から入力された基準クロック信号
と、この基準クロック信号を前記折り返し配線に送出し
前記折り返し配線を経由して戻ってきた信号である比較
クロック信号とを入力とし、前記基準クロック信号と前
記比較クロック信号の位相差をゼロとするように、出力
信号であるリードクロック信号の位相を変化させて出力
する遅延ロックループ回路と、前記クロック同期式メモ
リに対する出力クロック信号として、ライト時またはア
イドル時においては前記基準クロック信号を出力し、リ
ード時においては前記リードクロック信号を出力すると
ともに、フリップフロップを含みグリッチを抑えるグリ
ッチ抑止回路を備え、前記出力クロック信号を前記グリ
ッチ抑止回路による遅延時間だけ遅らせて出力するよう
制御する選択制御回路とを有することを特徴とする。
【０００６】
【０００７】本発明の第２のクロック位相制御回路は、
本発明の第１のクロック位相制御回路において、前記選
択制御回路から前記クロック同期式メモリに対する前記
出力クロック信号出力時に、前記グリッチ抑止回路によ
る前記出力クロックの遅延時間だけ前記クロック同期式
メモリに対する前記制御信号の出力を遅らせるよう制御
する制御信号遅延回路をさらに有することを特徴とす
る。
本発明の第１のクロック位相制御回路において、前記選
択制御回路から前記クロック同期式メモリに対する前記
出力クロック信号出力時に、前記グリッチ抑止回路によ
る前記出力クロックの遅延時間だけ前記クロック同期式
メモリに対する前記制御信号の出力を遅らせるよう制御
する制御信号遅延回路をさらに有することを特徴とす
る。
【０００８】本発明のマイクロコンピュータは、本発明
の第１または第２のクロック位相制御回路を用いたこと
を特徴とする。
の第１または第２のクロック位相制御回路を用いたこと
を特徴とする。
【０００９】本発明のディスクアレイ装置は、本発明の
第１または第２のクロック位相制御回路を用いたことを
特徴とする。
第１または第２のクロック位相制御回路を用いたことを
特徴とする。
【００１０】本発明の磁気テープ装置は、本発明の第１
または第２のクロック位相制御回路を用いたことを特徴
とする。
または第２のクロック位相制御回路を用いたことを特徴
とする。
【００１１】本発明の光ディスク装置は、本発明の第１
または第２のクロック位相制御回路を用いたことを特徴
とする。
または第２のクロック位相制御回路を用いたことを特徴
とする。
【００１２】
【発明の実施の形態】本発明の一実施の形態について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１３】図１は、本発明の一実施の形態を示す回路
図であり、本発明のクロック位相制御回路１と、上位回
路２と、クロック同期式メモリ３とを含んでいる。
図であり、本発明のクロック位相制御回路１と、上位回
路２と、クロック同期式メモリ３とを含んでいる。
【００１４】クロック同期式メモリ３は、クロック入力
に同期してデータ入出力を行うメモリである。上位回路
２は、例えばマイクロコンピュータ等であり、クロック
位相制御回路１を介して、クロック同期式メモリ３に対
して制御を行う信号を出したり、データの授受を行う。
クロック位相制御回路１は、クロック同期式メモリ３へ
のライト時のクロックの位相とリード時のクロックの位
相を変えるよう制御する回路である。なお、クロック位
相制御回路１とクロック同期式メモリ３との間の配線Ｌ
１，配線Ｌ２，配線Ｌ３，配線Ｌ４及び配線Ｌ５は等長
配線となっており、さらに、配線Ｌ２と配線Ｌ３とは、
クロック同期式メモリ３の直前で図１に示すように折返
し接続されている。
に同期してデータ入出力を行うメモリである。上位回路
２は、例えばマイクロコンピュータ等であり、クロック
位相制御回路１を介して、クロック同期式メモリ３に対
して制御を行う信号を出したり、データの授受を行う。
クロック位相制御回路１は、クロック同期式メモリ３へ
のライト時のクロックの位相とリード時のクロックの位
相を変えるよう制御する回路である。なお、クロック位
相制御回路１とクロック同期式メモリ３との間の配線Ｌ
１，配線Ｌ２，配線Ｌ３，配線Ｌ４及び配線Ｌ５は等長
配線となっており、さらに、配線Ｌ２と配線Ｌ３とは、
クロック同期式メモリ３の直前で図１に示すように折返
し接続されている。
【００１５】クロック位相制御回路１に備えられた、Ｄ
ＬＬ回路１１０（ディレイ・ロック・ループ，遅延ロッ
クループ）は、入力された基準クロック信号ａと比較ク
ロック信号ｃの位相差が０となるように、出力するリー
ドクロック信号ｅの信号の位相を変化させる回路であ
る。
ＬＬ回路１１０（ディレイ・ロック・ループ，遅延ロッ
クループ）は、入力された基準クロック信号ａと比較ク
ロック信号ｃの位相差が０となるように、出力するリー
ドクロック信号ｅの信号の位相を変化させる回路であ
る。
【００１６】ライトアンド１回路１０１，リードアンド
１回路１０２，ライトＦＦ１回路１０３，リードＦＦ１
回路１０４，ライトＦＦ２回路１０５，リードＦＦ２回
路１０６，ライトアンド２回路１０７，リードアンド２
回路１０８及びクロックオア回路１０９は、位相の違う
基準クロック信号ａとリードクロック信号ｅを乗せ替え
るときに、グリッチを押さえる回路である。
１回路１０２，ライトＦＦ１回路１０３，リードＦＦ１
回路１０４，ライトＦＦ２回路１０５，リードＦＦ２回
路１０６，ライトアンド２回路１０７，リードアンド２
回路１０８及びクロックオア回路１０９は、位相の違う
基準クロック信号ａとリードクロック信号ｅを乗せ替え
るときに、グリッチを押さえる回路である。
【００１７】制御ＦＦ１回路１１１及び制御ＦＦ２回路
１１２は、クロックオア回路１０９の出力である出力ク
ロック信号ｄに合わせて、クロック同期式メモリ３への
制御２信号ｏを遅らせるよう制御する回路である。
１１２は、クロックオア回路１０９の出力である出力ク
ロック信号ｄに合わせて、クロック同期式メモリ３への
制御２信号ｏを遅らせるよう制御する回路である。
【００１８】次に、本発明の一実施の形態の動作につい
て図１を参照して詳細に説明する。
て図１を参照して詳細に説明する。
【００１９】なお、以下に説明する論理式においては、
／：反転，＊：論理積，＋：論理和を示すものとする。
また、配線Ｌ１，配線Ｌ２，配線Ｌ３，配線Ｌ４及び配
線Ｌ５は等長配線にし、この１配線あたりの遅れ時間を
ｗとする。
／：反転，＊：論理積，＋：論理和を示すものとする。
また、配線Ｌ１，配線Ｌ２，配線Ｌ３，配線Ｌ４及び配
線Ｌ５は等長配線にし、この１配線あたりの遅れ時間を
ｗとする。
【００２０】まず、ＤＬＬ回路１１０の動作について説
明する。
明する。
【００２１】ＤＬＬ回路１１０の一方の入力部には、上
位回路２から基準クロック信号ａが入力される。そし
て、この基準クロック信号ａは、図１に示すように、配
線Ｌ２にも送信されクロック同期式メモリ３で折り返さ
れて配線Ｌ３を経由し、比較クロック信号ｃとしてＤＬ
Ｌ回路１１０の他方の入力部に入力される。ここで、比
較クロック信号ｃは、配線Ｌ２と配線Ｌ３の分だけ基準
クロック信号ａから遅れた信号（すなわち、遅れ＝２
ｗ）となる。
位回路２から基準クロック信号ａが入力される。そし
て、この基準クロック信号ａは、図１に示すように、配
線Ｌ２にも送信されクロック同期式メモリ３で折り返さ
れて配線Ｌ３を経由し、比較クロック信号ｃとしてＤＬ
Ｌ回路１１０の他方の入力部に入力される。ここで、比
較クロック信号ｃは、配線Ｌ２と配線Ｌ３の分だけ基準
クロック信号ａから遅れた信号（すなわち、遅れ＝２
ｗ）となる。
【００２２】そして、ＤＬＬ回路１１０は、基準クロッ
ク信号ａと比較クロック信号ｃとの位相差を０にするよ
うなリードクロック信号ｅを出力する。すなわち、リー
ドクロック信号ｅとしては、基準クロック信号ａからみ
て相対的に−２ｗ位相のずれた（すなわち、２ｗ位相を
進めた）クロック信号が出力される。
ク信号ａと比較クロック信号ｃとの位相差を０にするよ
うなリードクロック信号ｅを出力する。すなわち、リー
ドクロック信号ｅとしては、基準クロック信号ａからみ
て相対的に−２ｗ位相のずれた（すなわち、２ｗ位相を
進めた）クロック信号が出力される。
【００２３】次に、アイドル時，ライト時、リード時に
おいて、クロック同期式メモリ３に出力クロック信号ｄ
が出力されるまでの動作について説明する。なお、図１
におけるデータ系信号ｘについては、本発明のクロック
位相制御回路１を単に経由しているだけなので、ここで
は説明を省略する。
おいて、クロック同期式メモリ３に出力クロック信号ｄ
が出力されるまでの動作について説明する。なお、図１
におけるデータ系信号ｘについては、本発明のクロック
位相制御回路１を単に経由しているだけなので、ここで
は説明を省略する。
【００２４】最初に、リード以外の動作時、すなわち、
アイドル時またはライト時において、クロック同期式メ
モリ３に出力クロック信号ｄが出力されるまでの動作に
ついて説明する。アイドル時またはライト時において
は、リードライト信号ｂ＝０である。
アイドル時またはライト時において、クロック同期式メ
モリ３に出力クロック信号ｄが出力されるまでの動作に
ついて説明する。アイドル時またはライト時において
は、リードライト信号ｂ＝０である。
【００２５】ライトアンド１回路１０１の論理は、 ゲートライト信号ｆ＝／（リードライト信号ｂ）＊／
（リード２信号ｋ） となっており、ここで、リードライト信号ｂ＝０，リー
ド２信号ｋ＝０なので、ゲートライト信号ｆ＝１とな
る。
（リード２信号ｋ） となっており、ここで、リードライト信号ｂ＝０，リー
ド２信号ｋ＝０なので、ゲートライト信号ｆ＝１とな
る。
【００２６】同様に、リードアンド１回路１０２の論理
は、 ゲートリード信号ｇ＝（リードライト信号ｂ）＊／（ラ
イト２信号ｊ） となっており、ここで、リードライト信号ｂ＝０，ライ
ト２信号ｊ＝１なので、ゲートリード信号ｇ＝０とな
る。
は、 ゲートリード信号ｇ＝（リードライト信号ｂ）＊／（ラ
イト２信号ｊ） となっており、ここで、リードライト信号ｂ＝０，ライ
ト２信号ｊ＝１なので、ゲートリード信号ｇ＝０とな
る。
【００２７】ライトＦＦ１回路１０３，リードＦＦ１回
路１０４，ライトＦＦ２回路１０５及びリードＦＦ２回
路１０６は、フリップフロップであるので、 ライト１信号ｈ＝ライト２信号ｊ＝１ リード１信号ｉ＝リード２信号ｋ＝０ となる。
路１０４，ライトＦＦ２回路１０５及びリードＦＦ２回
路１０６は、フリップフロップであるので、 ライト１信号ｈ＝ライト２信号ｊ＝１ リード１信号ｉ＝リード２信号ｋ＝０ となる。
【００２８】ライトアンド２回路１０７の論理は、 ライトアンド信号ｌ＝（ライト２信号ｊ）＊／（基準ク
ロック信号ａ） となっており、ここで、ライト２信号ｊ＝１なので、ラ
イトアンド信号ｌ＝／（基準クロック信号ａ）となる。
ロック信号ａ） となっており、ここで、ライト２信号ｊ＝１なので、ラ
イトアンド信号ｌ＝／（基準クロック信号ａ）となる。
【００２９】リードアンド２回路１０８の論理は、 リードアンド信号ｍ＝（リード２信号ｋ）＊／（リード
クロック信号ｅ） となっており、ここで、リード２信号ｋ＝０なので、リ
ードアンド信号ｍ＝０となる。
クロック信号ｅ） となっており、ここで、リード２信号ｋ＝０なので、リ
ードアンド信号ｍ＝０となる。
【００３０】クロックオア回路１０９の論理は、 出力クロック信号ｄ＝／｛（ライトアンド信号ｌ）＋
（リードアンド信号ｍ）｝ となっており、上述したライトアンド信号ｌ＝／（基準
クロック信号ａ）及びリードアンド信号ｍ＝０から、出
力クロック信号ｄ＝（基準クロック信号ａ）となる。
（リードアンド信号ｍ）｝ となっており、上述したライトアンド信号ｌ＝／（基準
クロック信号ａ）及びリードアンド信号ｍ＝０から、出
力クロック信号ｄ＝（基準クロック信号ａ）となる。
【００３１】なお、以上の動作で、非同期動作時のメタ
ステーブル回避のためフリップフロップを２段設けてい
るが、このため出力クロック信号ｄは、基準クロック信
号ａの２クロックの間停止することになる。そして、制
御系信号についてもこの出力クロック信号ｄに合わせる
ため、制御ＦＦ１回路１１１及び制御ＦＦ２回路１１２
に出力クロック信号ｄを入力し、制御系信号ｙを基準ク
ロック信号ａの２クロックの間遅らせた制御１信号ｎ及
び制御２信号ｏに代えて、クロック同期式メモリ３に出
力する。
ステーブル回避のためフリップフロップを２段設けてい
るが、このため出力クロック信号ｄは、基準クロック信
号ａの２クロックの間停止することになる。そして、制
御系信号についてもこの出力クロック信号ｄに合わせる
ため、制御ＦＦ１回路１１１及び制御ＦＦ２回路１１２
に出力クロック信号ｄを入力し、制御系信号ｙを基準ク
ロック信号ａの２クロックの間遅らせた制御１信号ｎ及
び制御２信号ｏに代えて、クロック同期式メモリ３に出
力する。
【００３２】以上説明したように、ライト時またはアイ
ドル時においては、クロック位相制御回路１からクロッ
ク同期式メモリ３に対して出される出力クロック信号ｄ
として、基準クロック信号ａが出力されることがわか
る。このとき、出力クロック信号ｄは、配線Ｌ１の遅延
＝ｗの遅延、また、他のデータ系信号ｘ，制御系信号ｙ
も、おのおの、配線Ｌ４＝ｗの遅延，配線Ｌ５＝ｗの遅
延であるので、上位回路２側でディレイの調整をしてお
けば、クロック同期式メモリ３の入力端でも、同じスキ
ュー関係となるので安定して動作する。
ドル時においては、クロック位相制御回路１からクロッ
ク同期式メモリ３に対して出される出力クロック信号ｄ
として、基準クロック信号ａが出力されることがわか
る。このとき、出力クロック信号ｄは、配線Ｌ１の遅延
＝ｗの遅延、また、他のデータ系信号ｘ，制御系信号ｙ
も、おのおの、配線Ｌ４＝ｗの遅延，配線Ｌ５＝ｗの遅
延であるので、上位回路２側でディレイの調整をしてお
けば、クロック同期式メモリ３の入力端でも、同じスキ
ュー関係となるので安定して動作する。
【００３３】次に、リード時において、クロック同期式
メモリ３に出力クロック信号ｄが出力されるまでの動作
について説明する。リード時においては、リードライト
信号ｂ＝１となる。
メモリ３に出力クロック信号ｄが出力されるまでの動作
について説明する。リード時においては、リードライト
信号ｂ＝１となる。
【００３４】リードライト信号ｂ＝１になると、まずゲ
ートライト信号ｆ＝０となり、順次ライト１信号ｈ＝
０，ライト２信号ｊ＝０，ライトアンド信号ｌ＝０とな
る。
ートライト信号ｆ＝０となり、順次ライト１信号ｈ＝
０，ライト２信号ｊ＝０，ライトアンド信号ｌ＝０とな
る。
【００３５】また、ライト２信号ｊ＝０となるので、ゲ
ートリード信号ｇ＝１となり、同様に、順次、リード１
信号ｉ＝１，リード２信号ｋ＝１となる。
ートリード信号ｇ＝１となり、同様に、順次、リード１
信号ｉ＝１，リード２信号ｋ＝１となる。
【００３６】この結果、 リードアンド信号ｍ＝／（リードクロック信号ｅ） となり、クロックオア回路１０９の出力である出力クロ
ック信号ｄは、 出力クロック信号ｄ＝／｛（ライトアンド信号ｌ）＋
（リードアンド信号ｍ）｝＝／｛０＋／（リードクロッ
ク信号ｅ）｝＝（リードクロック信号ｅ） が出力されるようになる。
ック信号ｄは、 出力クロック信号ｄ＝／｛（ライトアンド信号ｌ）＋
（リードアンド信号ｍ）｝＝／｛０＋／（リードクロッ
ク信号ｅ）｝＝（リードクロック信号ｅ） が出力されるようになる。
【００３７】このとき、リードアンド信号ｍには／リー
ドクロック信号ｅが出力されるようにしているのでグリ
ッチは出ない。
ドクロック信号ｅが出力されるようにしているのでグリ
ッチは出ない。
【００３８】なお、アイドル時またはライト時の動作で
説明したと同様に、出力クロック信号ｄは、基準クロッ
ク信号ａの２クロックの間停止することになる。そし
て、制御系信号についてもこの出力クロック信号ｄに合
わせるため、制御ＦＦ１回路１１１及び制御ＦＦ２回路
１１２に出力クロック信号ｄを入力し、制御系信号ｙを
基準クロック信号ａの２クロックの間遅らせた制御１信
号ｎ及び制御２信号ｏに代えて、クロック同期式メモリ
３に出力する。
説明したと同様に、出力クロック信号ｄは、基準クロッ
ク信号ａの２クロックの間停止することになる。そし
て、制御系信号についてもこの出力クロック信号ｄに合
わせるため、制御ＦＦ１回路１１１及び制御ＦＦ２回路
１１２に出力クロック信号ｄを入力し、制御系信号ｙを
基準クロック信号ａの２クロックの間遅らせた制御１信
号ｎ及び制御２信号ｏに代えて、クロック同期式メモリ
３に出力する。
【００３９】以上説明したように、リード時において
は、クロック位相制御回路１からクロック同期式メモリ
３に対して出される出力クロック信号ｄとして、リード
クロック信号ｅが出力されることがわかる。リードクロ
ック信号ｅは、相対的に、基準クロック信号ａから見
て、−２ｗの遅延であるので、配線Ｌ１を通ってクロッ
ク同期式メモリ３に到着した時には、遅延が−ｗになっ
ている。ここで、クロック同期式メモリ３は読み出し動
作を開始し、配線Ｌ４を経由して上位回路２に到着す
る。この読み出しデータの遅延は、配線Ｌ４の遅延がｗ
なので、基準クロック信号ａから見て、遅延量＝０とな
る。すなわち、クロック同期式メモリ３側でディレイを
調整しておけば、安定して読み出し動作が行える。
は、クロック位相制御回路１からクロック同期式メモリ
３に対して出される出力クロック信号ｄとして、リード
クロック信号ｅが出力されることがわかる。リードクロ
ック信号ｅは、相対的に、基準クロック信号ａから見
て、−２ｗの遅延であるので、配線Ｌ１を通ってクロッ
ク同期式メモリ３に到着した時には、遅延が−ｗになっ
ている。ここで、クロック同期式メモリ３は読み出し動
作を開始し、配線Ｌ４を経由して上位回路２に到着す
る。この読み出しデータの遅延は、配線Ｌ４の遅延がｗ
なので、基準クロック信号ａから見て、遅延量＝０とな
る。すなわち、クロック同期式メモリ３側でディレイを
調整しておけば、安定して読み出し動作が行える。
【００４０】以上の説明においては、クロック位相制御
回路１が上位回路２とは別に設けられているものとして
説明したが、上位回路２の内部に設けるようにしてもよ
いし、また、本発明のクロック位相制御回路を、クロッ
ク同期式メモリを備えたマイクロコンピュータ，ディス
クアレイ装置，磁気テープ装置，光ディスク装置等に適
用できることは明らかである。
回路１が上位回路２とは別に設けられているものとして
説明したが、上位回路２の内部に設けるようにしてもよ
いし、また、本発明のクロック位相制御回路を、クロッ
ク同期式メモリを備えたマイクロコンピュータ，ディス
クアレイ装置，磁気テープ装置，光ディスク装置等に適
用できることは明らかである。
【００４１】
【発明の効果】本発明は、クロック同期式メモリとの間
に折返し配線を設け、基準クロックと折返し配線を経由
したクロックとの位相差を０とするようなクロックをＤ
ＬＬ回路によりリード時に出力するようにしたため、ラ
イト時，リード時とも安定してデ−タの送受信が行える
という効果を有する。
に折返し配線を設け、基準クロックと折返し配線を経由
したクロックとの位相差を０とするようなクロックをＤ
ＬＬ回路によりリード時に出力するようにしたため、ラ
イト時，リード時とも安定してデ−タの送受信が行える
という効果を有する。
【００４２】また、クロック同期式メモリとの間に折返
し配線を設け、この折返し配線を経由したクロックを使
用するようにしたため、配線長によるディレイを別途算
出して入力する必要がなく、配線長を変更した場合にも
ディレイの再算出，再入力等が不要となるという効果も
併せ備えている。
し配線を設け、この折返し配線を経由したクロックを使
用するようにしたため、配線長によるディレイを別途算
出して入力する必要がなく、配線長を変更した場合にも
ディレイの再算出，再入力等が不要となるという効果も
併せ備えている。
【図１】本発明の一実施の形態を示す回路図である。
１ クロック位相制御回路 １０１ ライトアンド１回路 １０２ リードアンド１回路 １０３ ライトＦＦ１回路 １０４ リードＦＦ１回路 １０５ ライトＦＦ２回路 １０６ リードＦＦ２回路 １０７ ライトアンド２回路 １０８ リードアンド２回路 １０９ クロックオア回路 １１０ ＤＬＬ回路 １１１ 制御ＦＦ１回路 １１２ 制御ＦＦ２回路 ２ 上位回路 ３ クロック同期式メモリ Ｌ１〜Ｌ５ 配線 ａ 基準クロック信号 ｂ リードライト信号 ｃ 比較クロック信号 ｄ 出力クロック信号 ｅ リードクロック信号 ｆ ゲートライト信号 ｇ ゲートリード信号 ｈ ライト１信号 ｉ リード１信号 ｊ ライト２信号 ｋ リード２信号 ｌ ライトアンド信号 ｍ リードアンド信号 ｎ 制御１信号 ｏ 制御２信号 ｘ データ系信号 ｙ 制御系信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10 G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 13/42
Claims (6)
- 【請求項１】 上位回路から入力される基準クロック信
号やリード，ライト，アイドル信号に基づいて、前記上
位回路からクロック同期式メモリへのアクセス時のクロ
ック位相を制御するクロック位相制御回路であって、 前記クロック同期式メモリとの間でクロック信号，制御
信号，データ等の入出力のために接続する配線で、各配
線長を同じに長さにした複数の信号用等長配線と、 前記信号用等長配線とは別に、前記クロック同期式メモ
リとの間に設けた２本の配線を前記クロック同期式メモ
リの直前で折り返すようお互いに接続し、この折り返し
配線長が前記信号用等長配線２本分の長さと等しい折り
返し配線と、 前記上位回路から入力された基準クロック信号と、この
基準クロック信号を前記折り返し配線に送出し前記折り
返し配線を経由して戻ってきた信号である比較クロック
信号とを入力とし、前記基準クロック信号と前記比較ク
ロック信号の位相差をゼロとするように、出力信号であ
るリードクロック信号の位相を変化させて出力する遅延
ロックループ回路と、 前記クロック同期式メモリに対する出力クロック信号と
して、ライト時またはアイドル時においては前記基準ク
ロック信号を出力し、リード時においては前記リードク
ロック信号を出力するとともに、フリップフロップを含
みグリッチを抑えるグリッチ抑止回路を備え、前記出力
クロック信号を前記グリッチ抑止回路による遅延時間だ
け遅らせて出力するよう制御する選択制御回路とを有す
ることを特徴とするクロック位相制御回路。 - 【請求項２】 前記選択制御回路から前記クロック同期
式メモリに対する前記出力クロック信号出力時に、前記
グリッチ抑止回路による前記出力クロックの遅延時間だ
け前記クロック同期式メモリに対する前記制御信号の出
力を遅らせるよう制御する制御信号遅延回路をさらに有
することを特徴とする請求項１記載のクロック位相制御
回路。 - 【請求項３】 請求項１または２記載のクロック位相制
御回路を用いたことを特徴とするマイクロコンピュー
タ。 - 【請求項４】 請求項１または２記載のクロック位相制
御回路を用いたことを特徴とするディスクアレイ装置。 - 【請求項５】 請求項１または２記載のクロック位相制
御回路を用いたことを特徴とする磁気テープ装置。 - 【請求項６】 請求項１または２記載のクロック位相制
御回路を用いたことを特徴とする光ディスク装置。
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| JP09510499A JP3271609B2 (ja) | 1999-04-01 | 1999-04-01 | クロック位相制御回路及びそれを用いた装置 |
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| JP2000293429A JP2000293429A (ja) | 2000-10-20 |
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