KR102645504B1 - 저장 장치 및 전자 장치 - Google Patents

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Abstract

저장 장치(10) 및 전자 장치가 개시된다. 저장 장치(10)는: 제어 칩(12); 저장 칩(13); 외부 제1 전압을 수신하도록 구성되는 전원 인터페이스(17); 제1 가변 전압 회로(18) - 제1 가변 전압 회로의 입력단은 전원 인터페이스(17)에 연결되고, 제1 가변 전압 회로의 출력단은 제어 칩(12)에 연결되고, 제1 가변 전압 회로는, 제1 전압을 제2 전압으로 변환하고, 제어 칩(12)에 제2 전압을 제공하도록 구성됨 -; 및 제2 가변 전압 회로(19) - 제2 가변 전압 회로의 입력단은 전원 인터페이스(17)에 연결되고, 제2 가변 전압 회로의 출력단은 제어 칩(12) 및 저장 칩(13)에 연결되고, 제2 가변 전압 회로는 제1 전압을 제3 전압으로 변환하고, 제어 칩(12) 및 저장 칩(13)에 제3 전압을 제공하도록 구성됨 -를 포함한다. 저장 장치는 하나의 전원 공급 장치가 외부에 제공되는 한 전술한 방식으로 작동할 수 있으므로 호환성을 향상시킬 수 있다.

Description

저장 장치 및 전자 장치
본 출원은 저장 기술 분야, 특히 저장 장치 및 전자 장치에 관한 것이다.
저장 카드는 휴대 전화, 디지털 카메라, 휴대용 컴퓨터, MP3, 및 다른 디지털 제품에 사용되는 독립적인 저장 매체이며 일반적으로 카드 형태이다. 따라서, 저장 카드는 통칭하여 "저장 카드"라고하며, "디지털 저장 카드", "디지털 저장 카드", "저장 카드" 등이라고도 한다.
저장 카드에는 일반적으로 SD 시리즈, MMC 시리즈 및 PCIe 시리즈가 포함된다. 일부 저장 카드는 외부에서 제공된 두 개의 전원 공급 장치(서로 다른 전압)에 의해 구동되어야 하며, 전용 카드 슬롯을 제공하여 저장 카드와 협력해야 한다. 전용 카드 슬롯이 다른 저장 카드 슬롯과 호환되는 것은 상대적으로 어렵다.
전술한 문제를 해결하기 위해 본 출원은 저장 장치와 전자 장치를 제공한다. 본 저장 장치는 하나의 전원 공급 장치가 외부에 제공되는 한 전술한 방식으로 작동할 수 있으므로 호환성을 향상시킬 수 있다.
본 출원에서 사용되는 기술적 솔루션은 다음과 같다:
저장 장치가 제공된다. 본 저장 장치는 제어 칩; 저장 칩; 외부 제1 전압을 수신하도록 구성된 전원 인터페이스; 제1 가변 전압 회로 - 상기 제1 가변 전압 회로의 입력단은 상기 전원 인터페이스에 연결되고, 제1 가변 전압 회로의 출력단은 상기 제어 칩에 연결되고, 상기 제1 가변 전압 회로는, 상기 제1 전압을 제2 전압으로 변환하고, 상기 제어 칩에 상기 제2 전압을 제공하도록 구성됨 -; 및 제2 가변 전압 회로 - 상기 제2 가변 전압 회로의 입력단은 상기 전원 인터페이스에 연결되고, 상기 제2 가변 전압 회로의 출력단은 상기 제어 칩 및 상기 저장 칩에 연결되고, 상기 제2 가변 전압 회로는 상기 제1 전압을 제3 전압으로 변환하고, 상기 제어 칩 및 상기 저장 칩에 상기 제3 전압을 제공하도록 구성됨 -을 포함한다.
상기 제1 전압은 3.3 V이고 상기 제2 전압은 1.2 V이다.
상기 제어 칩은 제1 전원 공급 핀을 포함하고, 제1 가변 전압 회로의 출력단에 연결되어 상기 제어 칩의 코어 모듈에 상기 제2 전압을 제공한다.
상기 제1 전압은 3.3 V이고 상기 제3 전압은 1.8 V이다.
상기 저장 장치는 EMMC 프로토콜에 기초한 저장 장치이고, 상기 제어 칩은, 상기 제2 가변 전압 회로의 출력단에 연결된 EMMC IO 핀; 및 스위치를 사용하여 상기 전원 인터페이스 및 상기 제2 가변 전압 회로의 출력단과 개별적으로 연결되어, 요구 조건에 따라 상기 제1 전압 또는 상기 제3 전압을 입력하는 제1 플래시 IO 핀을 포함하고, 상기 저장 칩은, 상기 스위치를 사용하여 상기 전원 인터페이스 및 상기 제2 가변 전압 회로의 출력단과 개별적으로 연결되어, 요구 조건에 따라 상기 제1 전압 또는 상기 제3 전압을 입력하는 제2 플래시 IO 핀을 포함한다.
상기 스위치의 제1 입력단은 상기 제2 가변 전압 회로의 출력단에 연결되고, 상기 스위치의 제2 입력단은 상기 전원 인터페이스에 연결되고, 상기 스위치의 출력단은 상기 제1 플래시 IO 핀과 상기 제2 플래시 IO 핀에 연결된다.
상기 제1 전압은 3.3 V이고, 상기 저장 칩은 제2 전원 공급 핀을 더 포함하고, 상기 제2 전원 공급 핀은 상기 전원 인터페이스에 연결되어, 상기 저장 칩의 코어 모듈에 상기 제1 전압을 제공한다.
상기 제1 가변 전압 회로 및/또는 상기 제2 가변 전압 회로가 상기 제어 칩에 통합된다.
상기 저장 장치는, 서로 반대인 제1 측 표면과 제2 측 표면을 포함하는 기판 - 상기 저장 칩이 상기 제1 측 표면에 배치되고, 상기 제어 칩은 상기 저장 칩의, 상기 기판에서 멀리 떨어진 측면에 배치됨 -; 및 상기 제2 측 표면에 배치되는 복수 개의 접점 - 상기 전원 인터페이스는 상기 복수 개의 접점 중 하나임 -을 더 포함한다.
본 출원에서 사용되는 다른 기술적 솔루션은 다음과 같다:
전자 장치가 제공된다. 본 전자 장치는, 전원 공급 장치; 상기 전원 공급 장치에 연결된 프로세서; 및 상기 프로세서에 연결되는 저장 장치를 포함하고, 상기 저장 장치는 전술한 저장 장치이다.
본 출원에 제공된 저장 장치는 제어 칩; 저장 칩; 외부 제1 전압을 수신하도록 구성된 전원 인터페이스; 제1 가변 전압 회로 - 상기 제1 가변 전압 회로의 입력단은 상기 전원 인터페이스에 연결되고, 제1 가변 전압 회로의 출력단은 상기 제어 칩에 연결되고, 상기 제1 가변 전압 회로는, 상기 제1 전압을 제2 전압으로 변환하고, 상기 제어 칩에 상기 제2 전압을 제공하도록 구성됨 -; 및 제2 가변 전압 회로 - 상기 제2 가변 전압 회로의 입력단은 상기 전원 인터페이스에 연결되고, 상기 제2 가변 전압 회로의 출력단은 상기 제어 칩 및 상기 저장 칩에 연결되고, 상기 제2 가변 전압 회로는 상기 제1 전압을 제3 전압으로 변환하고, 상기 제어 칩 및 상기 저장 칩에 상기 제3 전압을 제공하도록 구성됨 -을 포함한다. 전술한 방식으로, 하나의 전압만이 외부적으로 제공되면, 2개의 가변 전압 회로를 이용하여 제어 칩 및 저장 칩에 3개의 상이한 전압을 제공할 수 있어, 저장 장치가 더 많은 시나리오에 더 많이 적용될 수 있도록 하여 호환성을 향상시킨다.
본 출원의 실시예에서 기술적 솔루션을 보다 명확하게 설명하기 위해, 다음은 구현예를 설명하기 위한 첨부된 도면을 간략하게 설명한다. 다음 설명에 첨부된 도면은 본 출원의 일부 실시예에 불과하며, 여전히 통상의 기술자는 창의적인 노력 없이 첨부된 도면으로부터 다른 도면을 도출할 수 있음이 분명하다.
도 1은 본 출원에 따른 제1 실시예의 저장 장치의 개략적인 구조도이다.
도 2는 본 출원에 따른 제1 실시예의 저장 장치의 회로 구조의 개략도이다.
도 3은 본 출원에 따른 제2 실시예의 저장 장치의 회로 구조의 개략도이다.
도 4는 본 출원에 따른 일 실시예의 전자 장치의 개략적인 구조도이다.
도 5는 본 출원에 따른 일 실시예의 전자 장치의 카드 트레이의 개략적인 구조도이다.
명세서에서 "실시예"를 언급하는 것은 실시예에 대한 참조로 기재된 특정 특성, 구조, 또는 특징이 본 응용의 적어도 하나의 실시예에 포함될 수 있음을 의미한다. 명세서의 다양한 위치에 도시된 단락은 반드시 동일한 실시예를 지칭하지 않을 수 있고, 다른 실시예로부터 배타적인 독립적 또는 선택적 실시예가 아니다. 통상의 기술자는 명세서에 기재된 실시예가 다른 실시예와 결합될 수 있다는 점을 명시적으로 암묵적으로 이해한다.
도 1은 본 출원에 따른 제1 실시예의 저장 장치의 개략적인 구조도이다. 저장 장치(10)는 기판(11), 및 제어 칩(12), 저장 칩(13), 및 기판(11)에 배치되는 인터페이스 접점(14)을 포함한다.
선택적으로, 수동 요소(15)는 기판(11)에 더 배치될 수 있다. 수동 요소(15)에는 저항, 커패시터, 및 인덕터와 같이 일반적으로 사용되는 회로 구성 요소를 포함할 수 있다.
본 실시예에서, 제어 칩(12), 저장 칩(13), 및 수동 요소(15)는 포장층(16)으로 덮여 있다. 본 실시예에서, 제어 칩(12)과 저장 칩(13)은 포장되지 않은 다이(die)이다. 일반적으로, 저장 칩(13)은 NAND 플래시 칩이며, 실제 요구 조건에 따라 저장 칩의 수량이 설정될 수 있으며, 저장 칩은 기판(11)의 표면에 적층된다. 예를 들어, 한 플래시의 저장 용량은 64GB이다. 두 개의 플래시가 적층되면 전체 저장 장치(10)의 저장 용량은 128GB이다. 4개의 플래시가 적층되면 전체 저장 장치(10)의 저장 용량은 256GB이다.
또한, 또 다른 실시예에서, 제어 칩(12) 및 저장 칩(13)은 또한 포장된 칩일 수 있다.
선택적 실시예에서, 제어 칩(12), 저장 칩(13), 및 수동 요소(15)는 기판(11)의 측면 표면에 배치되고, 인터페이스 접점(14)은 기판(11)의 반대측 표면에 배치된다.
또한, 또 다른 실시예에서, 저장 칩(13)의 상대적으로 넓은 면적을 고려하여, 제어 칩(12)은 적층을 위한 저장 칩(13)에 배치될 수도 있다.
도 2는 본 출원에 따른 제1 실시예의 저장 장치의 회로 구조의 개략도이다. 저장 장치(10)는 전원 인터페이스(17), 제1 가변 전압 회로(18), 및 제2 가변 전압 회로(19)를 더 포함한다.
전원 인터페이스(17)는 외부 제1 전압(V1)을 수신하도록 구성된다. 제1 가변 전압 회로(18)의 입력단이 전원 인터페이스(17)에 연결된다. 제1 가변 전압 회로(18)의 출력단이 제어 칩(12)에 연결된다. 제1 가변 전압 회로(18)는 제1 전압(V1)을 제2 전압(V2)로 변환하고, 제어 칩(12)에 제2 전압을 제공하도록 구성된다. 제2 가변 전압 회로(19)의 입력단은 전원 인터페이스(17)에 연결된다. 제2 가변 전압 회로(19)의 출력단은 제어 칩(12)과 저장 칩(13)에 연결된다. 제2 가변 전압 회로(19)는 제1 전압(V1)을 제3 전압(V3)으로 변환하고, 제3 전압(V3)을 제어 칩(12) 및 저장 칩(13)에 제공하도록 구성된다.
제1 전압(V1)은 전술한 방식으로 두 개의 가변 전압 회로를 이용하여 제2 전압(V2) 및 제3 전압(V3)으로 개별적으로 변환될 수 있다. 제1 전압(V1) 이외에, 제1 전압(V1), 제2 전압(V2), 및 제3 전압(V3)인 세 가지 상이한 전압이 제어 칩(12)과 저장 칩(13)에 제공되어 두 칩을 구동할 수 있다.
전술한 실시예에서, 제1 가변 전압 회로(18) 및 제2 가변 전압 회로(19)는 기판(11), 또는 제어 칩(12)의 내부에 배치될 수 있다.
본 출원에 제공된 저장 장치는 제어 칩; 저장 칩; 외부 제1 전압을 수신하도록 구성된 전원 인터페이스; 제1 가변 전압 회로 - 상기 제1 가변 전압 회로의 입력단은 상기 전원 인터페이스에 연결되고, 제1 가변 전압 회로의 출력단은 상기 제어 칩에 연결되고, 상기 제1 가변 전압 회로는, 상기 제1 전압을 제2 전압으로 변환하고, 상기 제어 칩에 상기 제2 전압을 제공하도록 구성됨 -; 및 제2 가변 전압 회로 - 상기 제2 가변 전압 회로의 입력단은 상기 전원 인터페이스에 연결되고, 상기 제2 가변 전압 회로의 출력단은 상기 제어 칩 및 상기 저장 칩에 연결되고, 상기 제2 가변 전압 회로는 상기 제1 전압을 제3 전압으로 변환하고, 상기 제어 칩 및 상기 저장 칩에 상기 제3 전압을 제공하도록 구성됨 -을 포함한다. 전술한 방식으로, 하나의 전압만이 외부적으로 제공되면, 2개의 가변 전압 회로를 이용하여 제어 칩 및 저장 칩에 3개의 상이한 전압을 제공할 수 있어, 저장 장치가 더 많은 시나리오에 더 많이 적용될 수 있도록 하여 호환성을 향상시킨다.
NM 카드(멀티미디어 저장 카드)와 같은 EMMC(임베디드 멀티미디어 카드) 프로토콜을 사용하는 저장 장치의 예가 아래에 설명되어 있다.
NM 카드에는 8개의 서브 접점(sub-contact)이 포함되어 있으며 8개의 서브 접점은 각각 숫자 1에서 8로 표시된다. 8개의 서브 접점은 4개의 행과 2개의 열로 배열되며 NM 카드의 긴 측은 행으로, 짧은 측은 열로 배열된다. 인터페이스 접점에는, 제1 열에서 순차적으로 정렬된 제1 서브 접점, 제2 서브 접점, 제3 서브 접점, 및 제2 열에서 역순으로 배열된 제4 서브 접점과, 제5 서브 접점, 제6 서브 접점, 제7 서브 접점, 및 제8 서브 접점이 포함된다.
하위 접점이 서로 절연되어 있음을 이해할 수 있다.
본 실시예에서, 인터페이스 접점(14)은 저장 장치(10)와 외부 장치 간의 전기적 연결을 확립하도록 구성된다. 외부 인터페이스는 eMMC 프로토콜을 사용한다. 본 실시예에서, 인터페이스 접점(14)은 3.3V 전원 접점(VCC), 접지 접점(GND), 클럭 접점(CLK), 명령 접점(CMD), 및 4개의 데이터 접점(D0 내지 D3)을 포함한다. 이 실시예에서, 8개의 인터페이스 접점은 다음 표 1과 같이 설정된다.
VCC 핀은 외부에서 제공된 제1 전압을 수신하도록 구성되며, 전술한 실시예의 전원 인터페이스와 동등하다.
표준 eMMC 프로토콜은 VCC (3.3 V) 및 VCCQ (3.3 V 또는 1.8 V)의 두 가지 전원 입력 및 8개의 데이터 핀을 제공해야 한다. 저장 카드의 영역을 줄이기 위해, 이 실시예에 제공되는 NM 카드에 8개의 인터페이스 접점이 배치된다. 8개의 인터페이스 접점 중, VCC 핀만 존재한다. 따라서 3.3 V 전원 입력만 예약되어 있으며 4개의 데이터 인터페이스 접점만 배치된다. 이 실시예의 저장 장치는 다음 표 2와 같은 레이트 모드(rate mode)를 지원한다.
도 3은 본 출원에 따른 제2 실시예의 저장 장치의 회로 구조의 개략도이다.
본 실시예에서, 저장 장치(10)는 제어 칩(12), 저장 칩(13), 전원 인터페이스(17), 제1 가변 전압 회로(18), 제2 가변 전압 회로(19), 및 스위치 회로(20)를 포함한다.
전원 인터페이스(17)는 외부 제1 전압(V1)을 수신하도록 구성된다. 제1 가변 전압 회로(18)의 입력단은 전원 인터페이스(17)에 연결된다. 제1 가변 전압 회로(18)의 출력단은 제어 칩(12)에 연결된다. 제1 가변 전압 회로(18)는 제1 전압(V1)을 제2 전압(V2)로 변환하고, 제어 칩(12)에 제2 전압을 제공하도록 구성된다. 제2 가변 전압 회로(19)의 입력단은 전원 인터페이스(17)에 연결된다. 제2 가변 전압 회로(19)의 출력단은 제어 칩(12)과 저장 칩(13)에 연결된다. 제2 가변 전압 회로(19)는 제1 전압(V1)을 제3 전압(V3)으로 변환하고, 제3 전압(V3)을 제어 칩(12) 및 저장 칩(13)에 제공하도록 구성된다.
또한, 이 실시예에서 제1 전압은 3.3 V이고, 제2 전압은 1.2 V이고, 제3 전압은 1.8 V이다.
제어 칩(12)의 코어 모듈의 작동 전압은 1.2V인 것으로 이해될 수 있다. 구체적으로, 제어 칩(12)은 제1 전원 공급 핀(도면에 도시되지 않음)을 포함한다. 제1 전원 공급 핀은 제1 가변 전압 회로(18)의 출력단과 연결되어 제어 칩(12)의 코어 모듈에 제2 전압(V2)를 제공한다.
또한, 제어 칩(12)은 EMMC IO 핀(표시되지 않음)과 제1 플래시 IO 핀(표시되지 않음)을 더 포함된다. 저장 칩(13)은 제2 플래시 IO 핀(표시되지 않음)을 포함한다. 제1 플래시 IO 핀은 제2 플래시 IO 핀에 연결되며, 제어 칩(12)과 저장 칩(13) 사이에 명령 또는 데이터를 전송할 수 있도록 구성된다.
EMMC IO 핀의 작동 전압은 1.8 V이며, 제1 플래시 IO 핀의 작동 전압과 제2 플래시 IO 핀의 작동 전압은 1.8 V 또는 3.3 V인 것으로 이해될 수 있다.
구체적으로, EMMC IO 핀은 제2 가변 전압 회로(19)의 출력단과 연결된다. 제1 플래시 IO 핀은 스위치 회로(20)를 이용하여 전원 인터페이스(17)와 제2 가변 전압 회로(19)의 출력단과 개별적으로 연결되어 요구 조건에 기초하여 제1 전압(V1) 또는 제3 전압(V3)을 입력하도록 선택한다. 제2 플래시 IO 핀은 스위치(20)를 이용하여 제2 가변 전압 회로(19)와 전원 인터페이스(17)의 출력단과 별도로 연결되어 요구 사항에 따라 제1 전압(V1) 또는 제3 전압(V3)을 입력하도록 선택한다. 스위치(20)의 제1 입력단은 제2 가변 전압 회로(19)의 출력단과 연결되고, 스위치의 제2 입력단은 전원 인터페이스(17)에 연결되고, 스위치의 출력단은 제1 플래시 IO 핀과 제2 플래시 IO 핀에 연결된다.
저장 칩(13)의 코어 모듈의 작동 전압이 3.3 V임을 이해될 수 있다. 전술한 실시예에서, 저장 칩(13)은 제2 전원 공급 핀(도면에 도시되지 않음)을 더 포함한다. 제2 전원 공급 핀은 전원 인터페이스(17)에 연결되어 저장 칩(13)의 코어 모듈에 제1 전압(V1)을 제공한다.
본 실시예에 제공된 저장 장치(10)는 3.3 V 전원 인터페이스만 제공되고, 3.3V 전원 입력만 지원하므로, 제1 가변 전압 회로(18)와 제2 가변 전압 회로(19)가 추가되어 입력 3.3 V 전원 공급 장치를 1.8 V 전원 출력 및 1.2 V 전원 출력으로 변환하고, 제어 칩(12) 및/또는 저장 칩(13)에 대한 1.8 V 전원 입력 및 1.2 V 전원 입력을 제공한다.
본 실시예에서, 제1 가변 전압 회로(18)와 제2 가변 전압 회로(19)가 제어 칩(12) 내부에 통합될 수 있음을 이해할 수 있다.
도 4는 본 출원에 따른 일 실시예의 전자 장치의 개략적인 구조도이다. 전자 장치는 장치 본체(41)와 장치 본체(41)에 내장할 수 있는 카드 트레이(42)를 포함한다. 또한, 전자 장치는 프로세서(43)와 전원 공급 장치(44)를 더 포함한다. 프로세서(43)는 전원 공급 장치(44)와 카드 슬롯에 개별적으로 연결된다. 카드 트레이의 저장 카드는 카드 슬롯을 통해 프로세서(43)에 더 연결될 수 있다.
도 5는 본 출원에 따른 일 실시예의 전자 장치의 카드 트레이의 개략적인 구조도이다. 카드 트레이(42)는 SIM 카드 슬롯(42a)과 저장 카드 슬롯(42b)을 포함한다. SIM 카드 슬롯(42a)은 저장 카드 슬롯(42b)과 동일한 형태를 가진다. 저장 카드 슬롯(42b)은 상술한 실시예에 제공된 저장 장치를 수용하는데 사용된다.
상술한 설명은 본 출원의 구현예일 뿐이며 본 출원의 범위를 제한하기 위한 것이 아니다. 본 출원의 명세서 및 도면의 내용을 사용하여 이루어진 동등한 구조 또는 동등한 프로세스 교대(alternation), 또는 명세서 및 도면의 내용을 직간접적으로 다른 관련 기술 분야에 적용한 것도 본 출원의 보호 범위에 속한다.

Claims (16)

  1. 제어 칩;
    저장 칩;
    외부 제1 전압을 수신하도록 구성된 전원 인터페이스;
    제1 가변 전압 회로 - 상기 제1 가변 전압 회로의 입력단은 상기 전원 인터페이스에 연결되고, 제1 가변 전압 회로의 출력단은 상기 제어 칩에 연결되고, 상기 제1 가변 전압 회로는, 상기 제1 전압을 제2 전압으로 변환하고, 상기 제어 칩에 상기 제2 전압을 제공하도록 구성됨 -; 및
    제2 가변 전압 회로 - 상기 제2 가변 전압 회로의 입력단은 상기 전원 인터페이스에 연결되고, 상기 제2 가변 전압 회로의 출력단은 상기 제어 칩에 연결되고, 상기 제2 가변 전압 회로는 상기 제1 전압을 제3 전압으로 변환하고, 상기 제어 칩에 상기 제3 전압을 제공하도록 구성됨 -
    를 포함하고,
    상기 제1 전압 또는 상기 제3 전압은 상기 제어 칩의 제1 플래시 IO 및 상기 저장 칩의 제2 플래시 IO에 전력을 공급하고, 상기 제1 전압은 상기 저장 칩의 코어 모듈에 전력을 공급하는, 저장 장치.
  2. 제1항에 있어서,
    상기 제1 전압은 3.3 V이고 상기 제2 전압은 1.2 V인,
    저장 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제어 칩은 제1 전원 공급 핀을 포함하고,
    상기 제1 전원 공급 핀은 제1 가변 전압 회로의 출력단에 연결되여 상기 제어 칩의 코어 회로 모듈에 상기 제2 전압을 제공하는,
    저장 장치.
  4. 제1항 또는 제1항에 있어서,
    상기 제1 전압은 3.3 V이고 상기 제3 전압은 1.8 V인,
    저장 장치.
  5. 제1항에 있어서,
    상기 저장 장치는 EMMC 프로토콜에 기초한 저장 장치인,
    저장 장치.
  6. 제1항에 있어서,
    상기 저장 장치는,
    스위치를 더 포함하고,
    상기 제1 전압 또는 상기 제3 전압은 상기 제어 칩의 제1 플래시 IO 및 상기 저장 칩의 제2 플래시 IO에 전력을 공급하는 것은,
    상기 스위치를 사용하여 상기 제1 전압 또는 상기 제3 전압은 상기 제어 칩의 제1 플래시 IO 및 상기 저장 칩의 제2 플래시 IO에 전력을 공급하는 것을 포함하는,
    저장 장치.
  7. 제6항에 있어서,
    상기 스위치는 제1 입력단, 제2 입력단, 및 출력단을 포함하고,
    상기 스위치의 상기 제1 입력단은 상기 제2 가변 전압 회로의 출력단에 연결되고, 상기 스위치의 상기 제2 입력단은 상기 전원 인터페이스에 연결되고, 상기 스위치의 출력단은 상기 제1 플래시 IO과 상기 제2 플래시 IO에 연결되는,
    저장 장치.
  8. 제1항에 있어서,
    상기 제1 가변 전압 회로 및 상기 제2 가변 전압 회로 중 하나 이상이 상기 제어 칩에 통합되는, 저장 장치.
  9. 제1항에 있어서,
    상기 저장 장치는,
    기판을 더 포함하고,
    상기 제어 칩 및 상기 저장 칩은 상기 기판 상에 배치되는, 저장 장치.
  10. 제1항에 있어서,
    상기 저장 장치는,
    기판을 더 포함하고,
    상기 제1 가변 전압 회로 및 상기 제2 가변 전압 회로는 상기 기판 상에 배치되는, 저장 장치.
  11. 제1항에 있어서,
    상기 제어 칩은 적층을 위해 상기 저장 칩 상에 배치되는,
    저장 장치.
  12. 제1항에 있어서,
    상기 저장 장치는,
    전원 공급 접점, 접지 접점, 클럭 접점, 명령 접점, 및 4개의 데이터 접점을 더 포함하는,
    저장 장치.
  13. 제1항에 있어서,
    상기 제어 칩의 제1 플래시 IO는 상기 저장 칩의 상기 제2 플래시 IO에 연결되는,
    저장 장치.
  14. 제1항에 있어서,
    명령 또는 데이터가 상기 제어 칩의 상기 제1 플래시 IO와 상기 저장 칩의 상기 제2 플래시 IO 사이에서 전송되는,
    저장 장치.
  15. 제1항에 있어서,
    상기 제2 전압은 상기 제어 칩의 코어 모듈에 전력을 공급하고, 상기 제3 전압은 상기 제어 칩의 eMMC IO 모듈에 전력을 공급하는,
    저장 장치.
  16. 전원 공급 장치;
    상기 전원 공급 장치에 연결된 프로세서; 및
    상기 프로세서에 연결되는 저장 장치
    를 포함하고,
    상기 저장 장치는,
    제어 칩;
    저장 칩;
    외부 제1 전압을 수신하도록 구성된 전원 인터페이스;
    제1 가변 전압 회로 - 상기 제1 가변 전압 회로의 입력단은 상기 전원 인터페이스에 연결되고, 제1 가변 전압 회로의 출력단은 상기 제어 칩에 연결되고, 상기 제1 가변 전압 회로는, 상기 제1 전압을 제2 전압으로 변환하고, 상기 제어 칩에 상기 제2 전압을 제공하도록 구성됨 -; 및
    제2 가변 전압 회로 - 상기 제2 가변 전압 회로의 입력단은 상기 전원 인터페이스에 연결되고, 상기 제2 가변 전압 회로의 출력단은 상기 제어 칩에 연결되고, 상기 제2 가변 전압 회로는 상기 제1 전압을 제3 전압으로 변환하고, 상기 제어 칩에 상기 제3 전압을 제공하도록 구성됨 -
    를 포함하고,
    상기 제1 전압 또는 상기 제3 전압은 상기 제어 칩의 제1 플래시 IO 및 상기 저장 칩의 제2 플래시 IO에 전력을 공급하고, 상기 제1 전압은 상기 저장 칩의 코어 모듈에 전력을 공급하는 저장 장치인,
    전자 장치.
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