JP2020137110A - キャリブレーション回路及びこれを含む半導体装置 - Google Patents
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Abstract
【課題】本発明は、半導体装置及びキャリブレーション回路に関する。【解決手段】キャリブレーション回路200は、基準抵抗レッグ210及びエンファシス回路230を含むことができる。基準抵抗レッグ210は、基準抵抗ノードRRNを介して外部基準抵抗RZQと連結し、キャリブレーションコードNCAL1,PCAL1に基づいて基準抵抗ノードRRNの電圧レベルを変化させることができる。エンファシス回路230は、キャリブレーションコードNCAL1,PCAL1に基づいて基準抵抗レッグ210が基準抵抗ノードRRNの電圧レベルを変化させる時、基準抵抗ノードRRNの電圧レベルの変化を加速化させることができる。【選択図】図2
Description
本発明は、集積回路技術に関し、特に半導体装置及びキャリブレーション回路(calibration circuit)に関する。
電子装置は多くの電子構成要素を含み、その中でコンピュータシステムは半導体からなる多くの電子構成要素を含むことができる。コンピュータシステムを構成する半導体装置は、データ転送装置を備えてデータが転送できる。半導体装置の動作速度が向上し、消耗電力が減少しながら、外部ノイズの影響及び互いに通信する半導体装置間のインピーダンスミスマッチング(impedance mismatch)により転送される信号に歪曲が発生し得る。したがって、半導体装置は、前記データ転送装置のインピーダンス又は抵抗をマッチングさせる動作が遂行できる。
一般に、半導体装置は、正確な信号転送のためにインピーダンスマッチングを遂行するオンダイターミネーション回路(on die termination circuit)を備える。また、半導体装置は、正確なインピーダンスマッチングが可能になるように、PVT変化によってターミネーション抵抗の補正を遂行しなければならない。一般に、メモリ装置は、外部基準抵抗と連結し、前記外部基準抵抗を用いてキャリブレーション動作を遂行することで、前記ターミネーション抵抗のインピーダンス値が補正できる。通常、これをZQキャリブレーション動作という。
本発明の実施例は、キャリブレーションコードによって変化するキャリブレーション電圧のレベルを迅速に安定化させることができるキャリブレーション回路を提供する。
また、本発明の実施例は、複数のダイが外部基準抵抗を共有してキャリブレーション動作が遂行できる半導体装置を提供する。
本発明の実施例に係るキャリブレーション回路は、基準抵抗ノードを介して前記外部基準抵抗と連結し、キャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させる基準抵抗レッグ;及び、前記キャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させるエンファシス回路を含むことができる。
本発明の実施例に係るキャリブレーション回路は、基準抵抗ノードを介して外部基準抵抗と連結し、キャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させる基準抵抗レッグ;前記キャリブレーションコードに基づいて、エンファシス制御信号を生成するエンファシス制御信号生成器;及び、前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを変化させるエンファシスドライバを含むことができる。
本発明の実施例に係る半導体装置は、外部基準抵抗と共通に連結し、順次キャリブレーション動作を遂行する複数のダイを含み、前記複数のダイの少なくとも一つは、基準抵抗パッドを介して前記外部基準抵抗と連結し、第1のキャリブレーションコード及び第2のキャリブレーションコードを生成するキャリブレーション回路;及び、前記第1及び第2のキャリブレーションコードに基づいてインピーダンスが設定されてデータを出力するデータ出力回路を含み、前記キャリブレーション回路は、前記基準抵抗パッドと連結する基準抵抗ノードと連結し、前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させる基準抵抗レッグ;及び、前記電圧感知信号及び前記第1のキャリブレーションコードに基づいて、前記基準抵抗ノードの電圧レベルを変化させるエンファシス回路を含むことができる。
本発明は、キャリブレーション抵抗と連結するノードのキャパシタンス(capacitance)が増加しても、正確なキャリブレーション動作を遂行させることで、半導体装置の動作信頼性を向上させることができる。
図1は、本発明の実施例に係る半導体装置100の構成を示す図である。図1に示すように、前記半導体装置100は複数のダイを含むことができる。前記半導体装置100は、複数のダイが一つの基板101上に積層されて単一パッケージにパッケージ化する積層半導体装置であり得る。図1に示すように、前記半導体装置100は、4つのダイを含むものを例示したが、これに限定されず、積層されるダイの個数は4つよりも少ないことがあり、4つよりも多いことがある。第1のダイ110、第2のダイ120、第3のダイ130及び第4のダイ140は、前記基板101上に平面に積層されるものを示したが、概念的に示すものに過ぎず、前記第1〜第4のダイ110、120、130、140の一部及び/又は全部が垂直方向に積層されることもできる。第1〜第4のダイ110、120、130、140は、互いに同一の構造を持つように設計されることができ、全部又は一部が異なる構造及び/又は機能を持つように設計されることもできる。前記第1〜第4のダイ110、120、130、140の何れか一つは前記半導体装置100の外部装置(図示せず)と優先的に通信できるマスターダイ(master die)として機能でき、残りは前記マスターダイを介して前記外部装置と通信するスレーブダイ(slave die)として機能できる。しかしながら、これに限定されず、第1〜第4のダイ110、120、130、140は、互いに独立的に外部装置と通信することができる。
前記半導体装置100は、前記基板101上に配置される外部基準抵抗RZQを含むことができる。前記第1〜第4のダイ110、120、130、140は、前記外部基準抵抗RZQと共通に連結できる。前記第1〜第4のダイ110、120、130、140は、前記外部基準抵抗RZQと連結してキャリブレーション動作が各々遂行できる。前記第1〜第4のダイ110、120、130、140は、前記外部基準抵抗RZQと共通に連結し、順次キャリブレーション動作が遂行できる。例えば、前記第1のダイ110が優先的にキャリブレーション動作が遂行できる。前記第1のダイ110は、前記外部装置からキャリブレーション動作を遂行することを指示するコマンド信号を受信してキャリブレーション動作が遂行できる。第1のダイ110のキャリブレーション動作が終了した時、第2のダイ120がキャリブレーション動作が遂行できる。第2のダイ120のキャリブレーション動作が終了した時、第3のダイ130がキャリブレーション動作が遂行でき、第3のダイ130のキャリブレーション動作が終了した時、第4のダイ140がキャリブレーション動作が遂行できる。第4のダイ140のキャリブレーション動作が終了すれば、前記第4のダイ140は、前記キャリブレーション動作が終了したことを通知する信号を前記第1のダイ110に転送できる。前記第1のダイ110は、全てのダイのキャリブレーション動作が完了すれば、前記半導体装置100のキャリブレーション動作が完了したことを通知する信号を前記外部装置に出力できる。
前記第1〜第4のダイ110、120、130、140は、各々基準抵抗パッド111、121、131、141、キャリブレーション回路112、122、132、142及びデータ出力回路113、123、133、143を含むことができる。前記第1のダイ110において、前記キャリブレーション回路112は、前記基準抵抗パッド111を介して前記外部基準抵抗RZQと連結し、前記外部基準抵抗RZQを用いてキャリブレーション動作が遂行できる。前記キャリブレーション回路112は、前記キャリブレーション動作によって第1のキャリブレーションコードNCAL1及び第2のキャリブレーションコードPCAL1が生成できる。前記第1及び第2のキャリブレーションコードNCAL1、PCAL1は、前記データ出力回路113のインピーダンスが設定できる。前記データ出力回路113は、前記第1のダイ110の内部データに基づいて前記外部装置にデータが出力できる。前記データ出力回路113は、データバスと連結することができ、前記データを転送するために前記データバスを駆動するプルアップドライバ(pull up driver)及びプルダウンドライバ(pull down driver)を含むことができる。前記プルアップドライバは複数のプルアップ抵抗レッグを含むことができ、前記プルダウンドライバは複数のプルダウン抵抗レッグを含むことができる。前記データ出力回路113の前記プルダウン抵抗レッグは、前記第1のキャリブレーションコードNCAL1に基づいて抵抗値が設定できる。前記データ出力回路113の前記プルアップ抵抗レッグは、前記第2のキャリブレーションコードPCAL1に基づいて抵抗値が設定できる。
前記第2のダイ120において、前記キャリブレーション回路122は、前記基準抵抗パッド121を介して前記外部基準抵抗RZQと連結し、前記外部基準抵抗RZQを用いてキャリブレーション動作が遂行できる。前記キャリブレーション回路122は、前記キャリブレーション動作によって第1のキャリブレーションコードNCAL2及び第2のキャリブレーションコードPCAL2が生成できる。前記第1及び第2のキャリブレーションコードNCAL2、PCAL2は、前記データ出力回路123のインピーダンスが設定できる。前記データ出力回路123は、前記第2のダイ120の内部データに基づいて前記外部装置にデータが出力できる。前記データ出力回路123は、データバスと連結することができ、前記データを転送するために前記データバスを駆動するプルアップドライバ及びプルダウンドライバを含むことができる。前記プルアップドライバは複数のプルアップ抵抗レッグを含むことができ、前記プルダウンドライバは複数のプルダウン抵抗レッグを含むことができる。前記プルダウン抵抗レッグは、前記第1のキャリブレーションコードNCAL2に基づいて抵抗値が設定できる。前記プルアップ抵抗レッグは、前記第2のキャリブレーションコードPCAL2に基づいて抵抗値が設定できる。
前記第3のダイ130において、前記キャリブレーション回路132は、前記基準抵抗パッド131を介して前記外部基準抵抗RZQと連結し、前記外部基準抵抗RZQを用いてキャリブレーション動作が遂行できる。前記キャリブレーション回路132は、前記キャリブレーション動作によって第1のキャリブレーションコードNCAL3及び第2のキャリブレーションコードPCAL3が生成できる。前記第1及び第2のキャリブレーションコードNCAL3、PCAL3は、前記データ出力回路133のインピーダンスが設定できる。前記データ出力回路133は、前記第3のダイ130の内部データに基づいて前記外部装置にデータが出力できる。前記データ出力回路133は、データバスと連結することができ、前記データを転送するために前記データバスを駆動するプルアップドライバ及びプルダウンドライバを含むことができる。前記プルアップドライバは複数のプルアップ抵抗レッグを含むことができ、前記プルダウンドライバは複数のプルダウン抵抗レッグを含むことができる。前記プルダウン抵抗レッグは、前記第1のキャリブレーションコードNCAL3に基づいて抵抗値が設定できる。前記プルアップ抵抗レッグは、前記第2のキャリブレーションコードPCAL3に基づいて抵抗値が設定できる。
前記第4のダイ140において、前記キャリブレーション回路142は、前記基準抵抗パッド141を介して前記外部基準抵抗RZQと連結し、前記外部基準抵抗RZQを用いてキャリブレーション動作が遂行できる。前記キャリブレーション回路142は、前記キャリブレーション動作によって第1のキャリブレーションコードNCAL4及び第2のキャリブレーションコードPCAL4が生成できる。前記第1及び第2のキャリブレーションコードNCAL4、PCAL4は、前記データ出力回路143のインピーダンスが設定できる。前記データ出力回路143は、前記第4のダイ140の内部データに基づいて前記外部装置にデータが出力できる。前記データ出力回路143は、データバスと連結することができ、前記データを転送するために前記データバスを駆動するプルアップドライバ及びプルダウンドライバを含むことができる。前記プルアップドライバは複数のプルアップ抵抗レッグを含むことができ、前記プルダウンドライバは複数のプルダウン抵抗レッグを含むことができる。前記プルダウン抵抗レッグは、前記第1のキャリブレーションコードNCAL4に基づいて抵抗値が設定できる。前記プルアップ抵抗レッグは、前記第2のキャリブレーションコードPCAL4に基づいて抵抗値が設定できる。
前記外部基準抵抗RZQは、一端が電圧端子と連結し、他端が前記第1〜第4のダイ110、120、130、140の前記基準抵抗パッド111、121、131、141と共通に連結し得る。前記電圧端子は電源電圧が供給される電源電圧端子であり得る。前記電源電圧は、接地電圧よりも高いレベルを有し、前記半導体装置100の外部電源から印加される前記半導体装置100の動作電源電圧であり得る。前記外部基準抵抗RZQが電源電圧端子と連結する時、前記第1〜第4のダイ110、120、130、140のキャリブレーション回路112、122、132、142は、前記第1のキャリブレーションコードNCAL1、NCAL2、NCAL3、NCAL4を優先的に生成し、前記第1のキャリブレーションコードNCAL1、NCAL2、NCAL3、NCAL4に基づいて前記第2のキャリブレーションコードPCAL1、PCAL2、PCAL3、PCAL4が生成できる。一実施例において、前記電圧端子は接地電圧と連結する接地電圧端子であり得る。前記外部基準抵抗RZQが接地電圧端子と連結する時、前記第1〜第4のダイ110、120、130、140のキャリブレーション回路112、122、132、142は、前記第2のキャリブレーションコードPCAL1、PCAL2、PCAL3、PCAL4を優先的に生成し、前記第2のキャリブレーションコード PCAL1、PCAL2、PCAL3、PCAL4に基づいて前記第1のキャリブレーションコードNCAL1、NCAL2、NCAL3、NCAL4が生成できる。
図2は、本発明の実施例に係るキャリブレーション回路200の構成を示す図である。前記キャリブレーション回路200は、図1に示すキャリブレーション回路112、122、132、142の一部又は全部に適用できる。図2に示すように、前記キャリブレーション回路200は、基準抵抗パッド211を介して外部基準抵抗RZQと連結し得る。前記基準抵抗パッド211は、基準抵抗ノードRRNと連結し得る。前記キャリブレーション回路200は、基準抵抗レッグ210、第1のキャリブレーションコード生成回路220及びエンファシス回路(emphasizer)230を含むことができる。前記基準抵抗レッグ210は、前記基準抵抗ノードRRN及び前記基準抵抗パッド211を介して前記外部基準抵抗RZQと連結し得る。前記基準抵抗レッグ210は、第1のキャリブレーションコードNCAL<1:n>が受信でき、前記第1のキャリブレーションコードNCAL<1:n>に基づいて抵抗値が設定できる。前記基準抵抗レッグ210の抵抗値は、前記第1のキャリブレーションコードNCAL<1:n>に基づいて変化し得る。前記外部基準抵抗RZQの一端は第1の電源電圧VDDQ端子と連結し、他端は前記基準抵抗パッド211を介して前記基準抵抗ノードRRNと連結できる。前記基準抵抗レッグ210の一端は前記基準抵抗ノードRRNと連結し、他端は接地電圧(VSS)端子と連結できる。前記基準抵抗ノードRRNの電圧レベルは、前記外部基準抵抗RZQ及び前記基準抵抗レッグ210の抵抗比によって前記第1の電源電圧VDDQ及び前記接地電圧VSS間で決定できる。したがって、前記基準抵抗レッグ210は、前記第1のキャリブレーションコードNCAL<1:n>に基づいて前記基準抵抗ノードRRNの電圧レベルを変化させることができる。
前記第1のキャリブレーションコード生成回路220は、前記基準抵抗ノードRRNと連結し得る。前記第1のキャリブレーションコード生成回路220は、前記基準抵抗ノードRRNの電圧レベルと基準電圧VREFの電圧レベルとが比較できる。前記基準電圧VREFは、前記第1の電源電圧VDDQ及び前記接地電圧VSSの中間に対応する電圧レベルを持つことができる。前記第1のキャリブレーションコード生成回路220は、前記基準抵抗ノードRRNの電圧レベルと前記基準電圧VREFの電圧レベルとを比較して、電圧感知信号VD及び前記第1のキャリブレーションコードNCAL<1:n>が生成できる。前記第1のキャリブレーションコード生成回路220は、前記基準抵抗ノードRRNの電圧レベルと前記基準電圧VREFの電圧レベルとの比較結果に基づいて、前記電圧感知信号VD及び前記第1のキャリブレーションコードNCAL<1:n>が生成できる。例えば、前記第1のキャリブレーションコード生成回路220は、前記基準抵抗ノードRRNの電圧レベルが前記基準電圧VREFの電圧レベルよりも高いと、前記電圧感知信号VDのレベルをロジックハイレベルに遷移させることができる。前記第1のキャリブレーションコード生成回路220は、前記基準抵抗ノードRRNの電圧レベルが前記基準電圧VREFの電圧レベルよりも低いと、前記電圧感知信号VDのレベルをロジックローレベルに遷移させることができる。前記第1のキャリブレーションコード生成回路220は、前記基準抵抗ノードRRNの電圧レベルが前記基準電圧VREFの電圧レベルよりも高い時、前記基準抵抗レッグ210の抵抗値を減少させることができるように、前記第1のキャリブレーションコードNCAL<1:n>のコード値を変化させることができる。例えば、前記第1のキャリブレーションコード生成回路220は、前記第1のキャリブレーションコードNCAL<1:n>のコード値を増加させることができる。前記第1のキャリブレーションコード生成回路220は、前記基準抵抗ノードRRNの電圧レベルが前記基準電圧VREFの電圧レベルよりも低い時、前記基準抵抗レッグ210の抵抗値を増加させることができるように、前記第1のキャリブレーションコードNCAL<1:n>のコード値を変化させることができる。例えば、前記第1のキャリブレーションコード生成回路220は、前記第1のキャリブレーションコードNCAL<1:n>のコード値を減少させることができる。
前記エンファシス回路230は、前記第1のキャリブレーションコードNCAL<1:n>及び前記電圧感知信号VDに基づいて、前記基準抵抗ノードRRNの電圧レベルを変化させることができる。前記エンファシス回路230は、前記基準抵抗レッグ210の抵抗値の変化によって前記基準抵抗ノードRRNの電圧レベルが変化する時、前記基準抵抗ノードRRNの電圧レベルをさらに変化させることができる。前記エンファシス回路230は、前記基準抵抗ノードRRNの電圧レベルの変化をブースティング(boosting)させるようにエンファシス動作が遂行できる。前記エンファシス回路230は、前記基準抵抗レッグ210が前記第1のキャリブレーションコードNCAL<1:n>に基づいて前記基準抵抗ノードRRNの電圧レベルを上昇させる時、前記基準抵抗ノードRRNの電圧レベルを共に上昇させることができる。前記エンファシス回路230は、前記基準抵抗レッグ210が前記第1のキャリブレーションコードNCAL<1:n>に基づいて前記基準抵抗ノードRRNの電圧レベルを下降させる時、前記基準抵抗ノードRRNの電圧レベルを共に下降させることができる。前記エンファシス回路230は、前記第1のキャリブレーションコードNCAL<1:n>のコード値の変化を感知して、前記基準抵抗ノードRRNの電圧レベルを変化させることができる。前記エンファシス回路230は、前記第1のキャリブレーションコードNCAL<1:n>の少なくとも一部に基づいて前記基準抵抗ノードRRNの電圧レベルを変化させることができる。これに関する詳細は後述する。
前記第1のキャリブレーションコード生成回路220は、第1の比較器221及び第1の制御信号生成器222を含むことができる。前記第1の比較器221は、前記基準抵抗ノードRRNと連結して前記基準電圧VREFが受信できる。前記第1の比較器221は、前記基準抵抗ノードRRNの電圧レベルと前記基準電圧VREFの電圧レベルとが比較できる。例えば、前記第1の比較器221は、前記基準抵抗ノードRRNの電圧レベルが前記基準電圧VREFの電圧レベルよりも高い時、ロジックハイレベルを持つ信号が出力できる。前記第1の比較器221は、前記基準抵抗ノードRRNの電圧レベルが前記基準電圧VREFの電圧レベルよりも低い時、ロジックローレベルを持つ信号が出力できる。前記第1の比較器221はクロック信号CLKがさらに受信できる。前記第1の比較器221は、前記クロック信号CLKに同期して電圧比較動作が遂行できる。例えば、前記第1の比較器221は、前記クロック信号のエッジに同期して前記基準抵抗ノードRRNの電圧レベルと前記基準電圧VREFの電圧レベルとを比較する動作が遂行できる。前記第1の比較器221は、前記クロック信号CLKの立ち上がりエッジに同期して電圧比較動作が遂行できる。一実施例において、前記第1の比較器221は、前記クロック信号CLKの立ち上がりエッジ及び立ち下がりエッジの全部に同期して電圧比較動作が遂行できる。
前記第1の制御信号生成器222は、前記第1の比較器221から出力された信号を受信して、前記電圧感知信号VD及び前記第1のキャリブレーションコードNCAL<1:n>が生成できる。前記第1の制御信号生成器222は、前記第1の比較器221の出力に基づいて前記電圧感知信号VDのロジックレベルを遷移させ、前記第1のキャリブレーションコードNCAL<1:n>のコード値を増加又は減少させることができる。例えば、前記第1の比較器221からロジックハイレベルを持つ信号が出力された時、前記電圧感知信号VDをロジックハイレベルに遷移させ、前記第1のキャリブレーションコードNCAL<1:n>のコード値を増加させることができる。前記第1の制御信号生成器222は、前記第1の比較器221からロジックローレベルを持つ信号が出力された時、前記電圧感知信号VDをロジックローレベルに遷移させ、前記第1のキャリブレーションコードNCAL<1:n>のコード値を減少させることができる。
前記エンファシス回路230は、エンファシス制御信号生成器231及びエンファシスドライバ232を含むことができる。前記エンファシス制御信号生成器231は、前記第1のキャリブレーションコード生成回路220の前記第1の制御信号生成器222から前記第1のキャリブレーションコードNCAL<1:n>が受信できる。前記エンファシス制御信号生成器231は、前記第1のキャリブレーションコードNCAL<1:n>に基づいてエンファシス制御信号PSが生成できる。前記エンファシス制御信号生成器231は、前記エンファシス制御信号PSと共に相補信号PSBが生成できる。前記エンファシス制御信号生成器231は、前記第1のキャリブレーションコードNCAL<1:n>の少なくとも一部に基づいて前記エンファシス制御信号PSが生成できる。例えば、前記エンファシス制御信号生成器231は、前記第1のキャリブレーションコードNCAL<1:n>の中で最下位ビット(Last Significant Bit、LSB)の遷移を感知して前記エンファシス制御信号PSが生成できる。前記エンファシス制御信号生成器231は、前記第1のキャリブレーションコードNCAL<1:n>の最下位ビットのロジックレベルが遷移する毎に、前記エンファシス制御信号PS及び相補信号PSBをイネーブルさせることができる。
前記エンファシスドライバ232は、前記電圧感知信号VD及び前記エンファシス制御信号PSが受信できる。前記エンファシスドライバ232は、前記電圧感知信号VD及び前記エンファシス制御信号PSに基づいて前記基準抵抗ノードRRNの電圧レベルを変化させることができる。前記エンファシスドライバ232は、前記基準抵抗ノードRRNの電圧レベルが前記基準電圧VREFの電圧レベルよりも低い時、前記電圧感知信号VD及び前記エンファシス制御信号PSに基づいて前記基準抵抗ノードRRNの電圧レベルを上昇させることができる。前記エンファシスドライバ232は、前記基準抵抗ノードRRNの電圧レベルが前記基準電圧VREFの電圧レベルよりも高い時、前記電圧感知信号VD及び前記エンファシス制御信号PSに基づいて前記基準抵抗ノードRRNの電圧レベルを 下降させることができる。
前記エンファシスドライバ232は、プルアップエンファシスドライバ232−1及びプルダウンエンファシスドライバ232−2を含むことができる。前記プルアップエンファシスドライバ232−1は、前記電圧感知信号VD及び前記エンファシス制御信号の相補信号PSBが受信できる。前記プルアップエンファシスドライバ232−1は、前記電圧感知信号VD及び前記エンファシス制御信号の相補信号PSBに基づいて、前記基準抵抗ノードRRNの電圧レベルを上昇させることができる。前記プルダウンエンファシスドライバ232−2は、前記電圧感知信号VD及び前記エンファシス制御信号PSが受信できる。前記プルダウンエンファシスドライバ232−2は、前記電圧感知信号VD及び前記エンファシス制御信号PSに基づいて、前記基準抵抗ノードRRNの電圧レベルを下降させることができる。前記プルアップエンファシスドライバ232−1は、第2の電源電圧(VDD)端子及び前記基準抵抗ノードRRN間に連結して、前記基準抵抗ノードRRNをプルアップ駆動できる。前記プルダウンエンファシスドライバ232−2は、前記基準抵抗ノードRRN及び前記接地電圧(VSS)端子間に連結して、前記基準抵抗ノードRRNをプルダウン駆動できる。
一実施例において、前記第2の電源電圧VDDは、前記第1の電源電圧VDDQと同一の電圧レベルを持つことができる。前記第1の電源電圧VDDQ及び第2の電源電圧VDDが同一の電圧レベルを持つ時、前記第1の電源電圧VDDQを供給する端子と前記第2の電源電圧VDDを供給する端子とは互いに電気的に分離できる。一実施例において、前記第2の電源電圧VDDは前記第1の電源電圧VDDQと異なる電圧レベルを持つことができ、前記第2の電源電圧VDDは前記第1の電源電圧VDDQよりも高い電圧レベルを持つことができる。一実施例において、前記基準抵抗レッグ210が連結する接地電圧端子は第1の接地電圧(VSSQ)端子であり、前記プルダウンエンファシスドライバ232−2が連結する接地電圧端子は第2の接地電圧(VSS)端子であり得る。前記第1の接地電圧(VSSQ)端子と第2の接地電圧(VSS)端子とは電気的に分離できる。
前記プルアップエンファシスドライバ232−1は、第1のトランジスタT1及び第2のトランジスタT2を含むことができる。前記第1及び第2のトランジスタT1、T2はPチャンネルモストランジスタであり得る。前記第1のトランジスタT1のゲートが前記電圧感知信号VDを受信し、ソースが前記第2の電源電圧(VDD)端子と連結し得る。前記第2のトランジスタT2のゲートが前記エンファシス制御信号の相補信号PSBを受信し、ソースが前記第1のトランジスタT1のドレインと連結し、ドレインが前記基準抵抗ノードRRNと連結し得る。前記プルアップエンファシスドライバ232−1は、前記電圧感知信号VDがロジックローレベルを有し、前記エンファシス制御信号の相補信号PSBがロジックローレベルにイネーブルされる時、前記基準抵抗ノードRRNを前記第2の電源電圧VDDにプルアップ駆動できる。
前記プルダウンエンファシスドライバ232−2は、第3のトランジスタT3及び第4のトランジスタT4を含むことができる。前記第3及び第4のトランジスタT3、T4はNチャンネルモストランジスタであり得る。前記第3のトランジスタT3のゲートが前記電圧感知信号VDを受信し、ソースが前記接地電圧(VSS)端子と連結し得る。前記第4のトランジスタT4のゲートが前記エンファシス制御信号PSを受信し、ドレインが前記基準抵抗ノードRRNと連結し、ソースが前記第3のトランジスタT3のドレインと連結し得る。前記プルダウンエンファシスドライバ232−2は、前記電圧感知信号VDがロジックハイレベルを有し、前記エンファシス制御信号PSがロジックハイレベルにイネーブルされる時、前記基準抵抗ノードRRNを前記接地電圧VSSにプルダウン駆動できる。
図3は、図2に示すエンファシス制御信号生成器231の動作を示す図である。図3に示すように、前記エンファシス制御信号生成器231は、前記第1のキャリブレーションコードNCAL<1:n>の最下位ビットLSBのロジックレベルが遷移する毎に、前記エンファシス制御信号PSをロジックハイレベルにイネーブルさせ、前記エンファシス制御信号の相補信号PSBをロジックローレベルにイネーブルさせることができる。前記第1のキャリブレーションコードNCAL<1:n>の最下位ビットLSBは、前記第1の比較器221の電圧比較結果によって前記第1のキャリブレーションコードNCAL<1:n>のビットの中で最も頻繁にロジックレベルが変化できる。したがって、前記エンファシス制御信号生成器231は、前記第1のキャリブレーションコードNCAL<1:n>の最下位ビットLSBを感知して、前記第1のキャリブレーションコードNCAL<1:n>に基づいて、前記基準抵抗ノードRRNの電圧レベルが変化する毎に前記エンファシス制御信号PS及び相補信号PSBが生成できる。一実施例において、前記エンファシス制御信号生成器231は、前記最下位ビットLSBでない他のビットのロジックレベル遷移を感知して、前記エンファシス制御信号PS及び相補信号PSBを生成することもできる。
図4a及び図4bは、前記基準抵抗ノードRRNの電圧レベルの変化を示す図である。図4aは、前記第1のキャリブレーションコードNCAL<1:n>に基づいて前記基準抵抗レッグ210の抵抗値が増加して、前記基準抵抗ノードRRNの電圧レベルが上昇することを示す図である。図1に示すように、複数のダイが一つの外部基準抵抗RZQと共通に連結する場合、一つのダイが外部基準抵抗RZQと連結する場合よりも、複数のダイの各々の基準抵抗パッドのロード及び/又はキャパシタンスは増加し得る。したがって、図2に示すエンファシス回路230を備えない場合、前記基準抵抗レッグ210の抵抗値が増加して、前記基準抵抗ノードRRNの電圧レベルが上昇する時、点線で示す曲線(A)のように電圧レベル上昇の傾きは減少し得る。前記エンファシス回路230を備える場合、前記基準抵抗ノードRRNの電圧レベルが上昇する時、前記エンファシス回路230が前記基準抵抗ノードRRNの電圧レベルをさらにブースティングさせることができる。したがって、実線で示す曲線(B)のように電圧レベル上昇の傾きが増加でき、前記基準抵抗ノードRRNの電圧レベルは速やかに上昇して目標電圧レベルに迅速に安定化できる。
図4bは、前記第1のキャリブレーションコードNCAL<1:n>に基づいて、前記基準抵抗レッグ210の抵抗値が減少して、前記基準抵抗ノードRRNの電圧レベルが下降することを示す図である。図2に示すエンファシス回路230を備えない場合、前記基準抵抗レッグ210の抵抗値が増加して、前記基準抵抗ノードRRNの電圧レベルが下降する時、点線で示す曲線(C)のように電圧レベル下降の傾きは減少し得る。前記エンファシス回路230を備える場合、前記基準抵抗ノードRRNの電圧レベルが下降する時、前記エンファシス回路230が前記基準抵抗ノードRRNの電圧レベルをさらにブースティングさせることができる。したがって、実線で示す曲線(D)のように電圧レベル下降の傾きが増加でき、前記基準抵抗ノードRRNの電圧レベルは速やかに下降して目標電圧レベルに迅速に安定化できる。
さらに、図2を参照すれば、前記キャリブレーション回路200は、プルダウン抵抗レッグ240、プルアップ抵抗レッグ250及び第2のキャリブレーションコード生成回路260をさらに含むことができる。前記プルダウン抵抗レッグ240は、前記第1のキャリブレーションコードNCAL<1:n>が受信できる。前記プルダウン抵抗レッグ240は、前記第1のキャリブレーションコードNCAL<1:n>に基づいて抵抗値が設定できる。前記プルダウン抵抗レッグ240の抵抗値は、前記第1のキャリブレーションコードNCAL<1:n>に基づいて変化できる。前記プルダウン抵抗レッグ240は、ノードND及び前記接地電圧(VSS)端子間に連結できる。前記プルダウン抵抗レッグ240は、前記第1のキャリブレーションコードNCAL<1:n>に基づいて前記基準抵抗レッグ210と同一の抵抗値で設定できる。前記プルアップ抵抗レッグ250は、前記第2のキャリブレーションコードPCAL<1:n>が受信できる。前記プルアップ抵抗レッグ250は、前記第2のキャリブレーションコードPCAL<1:n>に基づいて抵抗値が設定できる。前記プルアップ抵抗レッグ250の抵抗値は、前記第2のキャリブレーションコードPCAL<1:n>に基づいて変化できる。前記プルアップ抵抗レッグ250は、前記第1の電源電圧(VDDQ)端子及び前記ノードND間に連結できる。
前記第2のキャリブレーションコード生成回路260は、前記プルアップ抵抗レッグ250及び前記プルダウン抵抗レッグ240の抵抗比によって変化する電圧レベルを感知して、前記第2のキャリブレーションコードPCAL<1:n>が生成できる。前記第2のキャリブレーションコード生成回路260は、前記ノードNDと連結し、前記ノードNDの電圧レベルと前記基準電圧VREFの電圧レベルとを比較して、前記第2のキャリブレーションコードPCAL<1:n>が生成できる。前記ノードNDの電圧レベルが前記基準電圧VREFの電圧レベルよりも高い時、前記第2のキャリブレーションコード生成回路260は、前記プルアップ抵抗レッグ250の抵抗値が増加するように前記第2のキャリブレーションコードPCAL<1:n>のコード値を変化させることができる。例えば、前記第2のキャリブレーションコード生成回路260は、前記第2のキャリブレーションコードPCAL<1:n>のコード値を減少させることができる。前記ノードNDの電圧レベルが前記基準電圧VREFの電圧レベルよりも低い時、前記第2のキャリブレーションコード生成回路260は、前記プルアップ抵抗レッグの抵抗値が減少するように前記第2のキャリブレーションコードPCAL<1:n>のコード値を変化させることができる。例えば、前記第2のキャリブレーションコード生成回路260は、前記第2のキャリブレーションコードPCAL<1:n>のコード値を増加させることができる。
前記第2のキャリブレーションコード生成回路260は、第2の比較器261及び第2の制御信号生成器262を含むことができる。前記第2の比較器261は、前記ノードNDと連結して前記基準電圧VREFが受信できる。前記第2の比較器261は、前記ノードNDの電圧レベルと前記基準電圧VREFの電圧レベルとが比較できる。例えば、前記第2の比較器261は、前記ノードNDの電圧レベルが前記基準電圧VREFの電圧レベルよりも高い時、ロジックハイレベルを持つ信号が出力でき、前記ノードNDの電圧レベルが前記基準電圧VREFの電圧レベルよりも低い時、ロジックローレベルを持つ信号が出力できる。前記第2の比較器261は前記クロック信号CLKをさらに受信できる。前記第2の比較器261は、前記クロック信号CLKに同期して電圧比較動作が遂行できる。例えば、前記第2の比較器261は、前記クロック信号CLKの立ち上がりエッジに同期して、前記ノードNDの電圧レベルと前記基準電圧VREFの電圧レベルとを比較する動作が遂行できる。
前記第2の制御信号生成器262は、前記第2の比較器261から出力された信号を受信して、前記第2のキャリブレーションコードPCAL<1:n>が生成できる。前記第2の制御信号生成器262は、前記第2の比較器261からロジックハイレベルを持つ信号が出力された時、前記第2のキャリブレーションコードPCAL<1:n>のコード値を減少させることができる。前記第2の制御信号生成器262は、前記第2の比較器261からロジックローレベルを持つ信号が出力された時、前記第2のキャリブレーションコードPCAL<1:n>のコード値を増加させることができる。
図5は、本発明の実施例に係るキャリブレーション回路200の動作を示す図である。図1、図2及び図5を全部参照して、本発明の実施例に係るキャリブレーション回路200及び半導体装置100の動作を説明すれば、次の通りである。前記半導体装置100のキャリブレーション動作を遂行するために前記クロック信号CLKの立ち上がりエッジが発生すれば、前記第1の比較器221は、前記基準抵抗ノードRRNの電圧レベルと前記基準電圧VREFの電圧レベルとが比較できる。前記基準抵抗ノードRRNの電圧レベルが前記基準電圧VREFの電圧レベルよりも低い場合、前記第1の制御信号生成器222は、前記電圧感知信号VDをロジックローレベルに遷移させ、前記基準抵抗レッグ210の抵抗値を増加させるために前記第1のキャリブレーションコードNCAL<1:n>のコード値を減少させることができる。前記第1のキャリブレーションコードNCAL<1:n>のコード値が減少すれば、前記第1のキャリブレーションコードNCAL<1:n>の最下位ビットLSBのロジックレベルが遷移されることができる。前記最下位ビットLSBのロジックレベルがローレベルからハイレベルに遷移すれば、前記エンファシス制御信号生成器231は、前記第1のキャリブレーションコードの最下位ビットのロジックレベル遷移を感知して、前記エンファシス制御信号PSをロジックハイレベルにイネーブルさせ、前記相補信号PSBをロジックローレベルにイネーブルさせることができる。前記基準抵抗レッグ210の抵抗値は、前記第1のキャリブレーションコードNCAL<1:n>の減少したコード値によって増加でき、前記基準抵抗ノードRRNの電圧レベルが上昇できる。前記電圧感知信号VDはロジックローレベルを持つので、前記プルアップエンファシスドライバ232−1は、前記基準抵抗ノードRRNをプルアップ駆動して前記基準抵抗ノードRRNの電圧レベルの上昇を加速化させることができ、前記基準抵抗ノードRRNの電圧レベルは目標電圧レベルに迅速に安定できる。
前記クロック信号CLKの次の立ち上がりエッジが発生すれば、前記第1の比較器221は、前記基準抵抗ノードRRNの電圧レベルと基準電圧VREFの電圧レベルとが再度比較できる。このとき、前記エンファシス回路230を備えない場合、前記基準抵抗ノードRRNの電圧レベルが目標レベルに到達できないが、前記エンファシス回路230を備える場合、前記基準抵抗ノードRRNの電圧レベルが目標電圧レベルに到達できる。したがって、本発明の実施例は、目標電圧レベルに到達された基準抵抗ノードRRNの電圧レベルと基準電圧VREFの電圧レベルとを比較してキャリブレーション動作が遂行でき、正確なキャリブレーション動作が遂行できるようにする。また、基準抵抗ノードの電圧レベルを目標電圧レベルに迅速に安定化させ、電圧比較動作の周期を減少させることができる。したがって、キャリブレーション動作の遂行にかかる時間を短縮させることができる。前記第1の比較器221の比較結果、前記基準抵抗ノードRRNの電圧レベルが前記基準電圧VREFの電圧レベルよりも低い場合、前記第1の制御信号生成器222は、前記電圧感知信号VDのロジックレベルをロジックローレベルに維持させ、前記第1のキャリブレーションコードNCAL<1:n>のコード値を減少させることができる。前記第1のキャリブレーションコードNCAL<1:n>のコード値の減少により、前記最下位ビットLSBのロジックレベルはロジックハイレベルからロジックローレベルに遷移されることができる。前記エンファシス制御信号生成器231は、前記最下位ビットLSBの遷移を感知して、前記エンファシス制御信号PSをロジックハイレベルにイネーブルさせ、前記相補信号PSBをロジックローレベルにイネーブルさせることができる。前記基準抵抗レッグ210の抵抗値は、前記第1のキャリブレーションコードNCAL<1:n>の減少したコード値によって増加でき、前記基準抵抗ノードRRNの電圧レベルは上昇できる。このとき、前記プルアップエンファシスドライバ232−1は、前記基準抵抗ノードRRNをプルアップ駆動して前記基準抵抗ノードRRNの電圧レベルの上昇を加速化させることができ、前記基準抵抗ノードRRNの電圧レベルが新規の目標電圧レベルに迅速に安定化できるようにする。
前記第1のキャリブレーションコードNCAL<1:n>の生成が完了すれば、前記第1のキャリブレーションコードNCAL<1:n>に基づいて、前記プルダウン抵抗レッグ240の抵抗値が設定できる。前記第2のキャリブレーションコード生成回路260は、前記プルアップ抵抗レッグ250及び前記プルダウン抵抗レッグ240の抵抗比によって変化する前記ノードNDの電圧レベルを前記基準電圧VREFの電圧レベルと比較して、前記第2のキャリブレーションコードPCAL<1:n>のコード値を増加又は減少させることができる。前記第2のキャリブレーションコードPCAL<1:n>の生成が完了すれば、キャリブレーション動作が終了できる。
本発明の属する技術分野における通常の技術者は、本発明がその技術的思想や必須特徴から逸脱しない範囲内において、他の具体的な形態で実施できるので、前述した実施例は全ての面において例示的なものであり、限定的なものでないと理解しなければならない。本発明の範囲は前記詳細な説明よりも後述する特許請求の範囲により示され、特許請求の範囲の意味及び範囲、その等価概念から導出される全ての変更又は変形された形態が、本発明の範囲に含まれるものと理解しなければならない。
Claims (26)
- 基準抵抗ノードを介して前記外部基準抵抗と連結し、キャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させる基準抵抗レッグ;及び、
前記キャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させるエンファシス回路を含むことを特徴とする、キャリブレーション回路。 - 前記基準抵抗ノードの電圧レベルと基準電圧の電圧レベルとを比較して、電圧感知信号及び前記キャリブレーションコードを生成するキャリブレーションコード生成回路をさらに含み、
前記エンファシス回路は、前記基準抵抗レッグが前記基準抵抗ノードの電圧レベルを変化させる時、前記電圧感知信号及び前記キャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させることを特徴とする、請求項1に記載のキャリブレーション回路。 - 前記キャリブレーションコード生成回路は、前記基準抵抗ノードの電圧レベルと前記基準電圧の電圧レベルとの比較結果に基づいて前記電圧感知信号のロジックレベルを遷移させ、前記キャリブレーションコードのコード値を増加又は減少させることを特徴とする、請求項2に記載のキャリブレーション回路。
- 前記エンファシス回路は、前記キャリブレーションコードに基づいてエンファシス制御信号を生成するエンファシス制御信号生成器;及び、
前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを変化させるエンファシスドライバを含むことを特徴とする、請求項2に記載のキャリブレーション回路。 - 前記エンファシス制御信号生成器は、前記キャリブレーションコードの少なくとも一部の遷移を感知して、前記エンファシス制御信号をイネーブルさせることを特徴とする、請求項4に記載のキャリブレーション回路。
- 前記エンファシスドライバは、前記基準抵抗ノードの電圧レベルが前記基準電圧の電圧レベルよりも低い時、前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを上昇させ、
前記基準抵抗ノードの電圧レベルが前記基準電圧の電圧レベルよりも高い時、前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを下降させることを特徴とする、請求項4に記載のキャリブレーション回路。 - 前記エンファシスドライバは、前記電圧感知信号及び前記エンファシス制御信号の相補信号に基づいて、前記基準抵抗ノードの電圧レベルを上昇させるプルアップエンファシスドライバ;及び、
前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを下降させるプルダウンエンファシスドライバを含むことを特徴とする、請求項4に記載のキャリブレーション回路。 - 前記外部基準抵抗は第1の電源電圧端子及び前記基準抵抗ノード間に連結し、前記基準抵抗レッグは前記基準抵抗ノード及び接地電圧端子間に連結し、
前記プルアップエンファシスドライバは第2の電源電圧端子及び前記基準抵抗ノード間に連結し、前記プルダウンエンファシスドライバは前記基準抵抗ノード及び前記接地電圧端子間に連結することを特徴とする、請求項7に記載のキャリブレーション回路。 - 前記第2の電源電圧は、前記第1の電源電圧よりも高い電圧レベルを持つことを特徴とする、請求項8に記載のキャリブレーション回路。
- 基準抵抗ノードを介して外部基準抵抗と連結し、キャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させる基準抵抗レッグ;
前記キャリブレーションコードに基づいて、エンファシス制御信号を生成するエンファシス制御信号生成器;及び、
前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを変化させるエンファシスドライバを含むことを特徴とする、キャリブレーション回路。 - クロック信号に同期して前記基準抵抗ノードの電圧レベルを基準電圧の電圧レベルと比較して、電圧感知信号及び前記キャリブレーションコードを生成するキャリブレーションコード生成回路をさらに含むことを特徴とする、請求項10に記載のキャリブレーション回路。
- 前記キャリブレーションコード生成回路は、前記基準抵抗ノードの電圧レベルと前記基準電圧の電圧レベルとの比較結果に基づいて、前記電圧感知信号のロジックレベルを遷移させ、前記キャリブレーションコードのコード値を増加又は減少させることを特徴とする、請求項11に記載のキャリブレーション回路。
- 前記エンファシス制御信号生成器は、前記キャリブレーションコードの少なくとも一部の遷移を感知して、前記エンファシス制御信号をイネーブルさせることを特徴とする、請求項10に記載のキャリブレーション回路。
- 前記エンファシスドライバは、前記基準抵抗ノードの電圧レベルが前記基準電圧の電圧レベルよりも低い時、前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを上昇させ、
前記基準抵抗ノードの電圧レベルが前記基準電圧の電圧レベルよりも高い時、前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを下降させることを特徴とする、請求項11に記載のキャリブレーション回路。 - 前記エンファシスドライバは、前記電圧感知信号及び前記エンファシス制御信号の相補信号に基づいて、前記基準抵抗ノードの電圧レベルを上昇させるプルアップエンファシスドライバ;及び、
前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを下降させるプルダウンエンファシスドライバを含むことを特徴とする、請求項11に記載のキャリブレーション回路。 - 前記外部基準抵抗は第1の電源電圧端子及び前記基準抵抗ノード間に連結し、前記基準抵抗レッグは前記基準抵抗ノード及び接地電圧端子間に連結し、
前記プルアップエンファシスドライバは第2の電源電圧端子及び前記基準抵抗ノード間に連結し、前記プルダウンエンファシスドライバは前記基準抵抗ノード及び前記接地電圧端子間に連結することを特徴とする、請求項15に記載のキャリブレーション回路。 - 前記第2の電源電圧は、前記第1の電源電圧よりも高い電圧レベルを持つことを特徴とする、請求項16に記載のキャリブレーション回路。
- 外部基準抵抗と共通に連結し、順次キャリブレーション動作を遂行する複数のダイを含み、
前記複数のダイの少なくとも一つは、基準抵抗パッドを介して前記外部基準抵抗と連結し、第1のキャリブレーションコード及び第2のキャリブレーションコードを生成するキャリブレーション回路;及び、
前記第1及び第2のキャリブレーションコードに基づいてインピーダンスが設定されてデータを出力するデータ出力回路を含み、
前記キャリブレーション回路は、前記基準抵抗パッドと連結する基準抵抗ノードと連結し、前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させる基準抵抗レッグ;及び、
前記電圧感知信号及び前記第1のキャリブレーションコードに基づいて、前記基準抵抗ノードの電圧レベルを変化させるエンファシス回路を含むことを特徴とする、半導体装置。 - 前記基準抵抗ノードの電圧レベルと基準電圧の電圧レベルとを比較して、電圧感知信号及び前記第1のキャリブレーションコードを生成する第1のキャリブレーションコード生成回路をさらに含み、
前記エンファシス回路は、前記基準抵抗レッグが前記基準抵抗ノードの電圧レベルを変化させる時、前記電圧感知信号及び前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させることを特徴とする、請求項18に記載の半導体装置。 - 前記エンファシス回路は、前記基準抵抗レッグが前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを上昇させる時、前記電圧感知信号及び前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを上昇させ、
前記基準抵抗レッグが前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを下降させる時、前記電圧感知信号及び前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを下降させることを特徴とする、請求項19に記載の半導体装置。 - 前記エンファシス回路は、前記キャリブレーションコードに基づいて、エンファシス制御信号を生成するエンファシス制御信号生成器;及び、
前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを変化させるエンファシスドライバを含むことを特徴とする、請求項19に記載の半導体装置。 - 前記エンファシス制御信号生成器は、前記キャリブレーションコードの一部のビットの遷移を感知して、前記エンファシス制御信号をイネーブルさせることを特徴とする、請求項21に記載の半導体装置。
- 前記エンファシスドライバは、前記電圧感知信号及び前記エンファシス制御信号の相補信号に基づいて、前記基準抵抗ノードの電圧レベルを上昇させるプルアップエンファシスドライバ;及び、
前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを下降させるプルダウンエンファシスドライバを含むことを特徴とする、請求項21に記載の半導体装置。 - 前記外部基準抵抗は第1の電源電圧端子及び前記基準抵抗ノード間に連結し、前記基準抵抗レッグは前記基準抵抗ノード及び接地電圧端子間に連結し、
前記プルアップエンファシスドライバは第2の電源電圧端子及び前記基準抵抗ノード間に連結し、前記プルダウンエンファシスドライバは前記基準抵抗ノード及び前記接地電圧端子間に連結することを特徴とする、請求項23に記載の半導体装置。 - 前記第2の電源電圧は、前記第1の電源電圧よりも高い電圧レベルを持つことを特徴とする、請求項24に記載の半導体装置。
- 前記キャリブレーション回路は、前記第1のキャリブレーションコードに基づいて抵抗値が設定されるプルダウン抵抗レッグ;
前記第2のキャリブレーションコードに基づいて抵抗値が設定されるプルアップ抵抗レッグ;及び、
前記プルアップ抵抗レッグ及び前記プルダウン抵抗レッグの抵抗比による電圧レベルと前記基準電圧の電圧レベルとを比較して、前記第2のキャリブレーションコードを生成する第2のキャリブレーションコード生成回路をさらに含むことを特徴とする、請求項19に記載の半導体装置。
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