WO2019234828A1 - 多層プリント回路基板 - Google Patents
多層プリント回路基板 Download PDFInfo
- Publication number
- WO2019234828A1 WO2019234828A1 PCT/JP2018/021583 JP2018021583W WO2019234828A1 WO 2019234828 A1 WO2019234828 A1 WO 2019234828A1 JP 2018021583 W JP2018021583 W JP 2018021583W WO 2019234828 A1 WO2019234828 A1 WO 2019234828A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- conductor
- circuit board
- printed circuit
- layer
- multilayer printed
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
多層プリント回路基板(1)において、回路素子(2)と接続された表面層(1a)の導体面と裏面層(1c)の導体面とが、中間層(1b-1~1b-4)の導体面を貫通した導体ビア(6)を経由して接続され、導体ビア(6)における上下層の導体面に挟まれた部分に設けられて、上下層の導体面との間で静電容量が形成される導体パターン(13)を備える。
Description
この発明は、複数層間にコンデンサとして機能する静電容量が形成される多層プリント回路基板に関する。
例えば、特許文献1に記載された多層プリント配線板は、高誘電体層と、高誘電体層を挟む第1層状電極および第2層状電極と、第1層状電極および第2層状電極のうちの一方が電源に接続され、他方がグラウンドに接続された層状コンデンサ部を備えている。
特許文献1に記載された多層プリント回路基板は、第1層状電極、第2層状電極および高誘電体層を設けた層のみにコンデンサ部が形成される。このため、特許文献1に記載の多層プリント回路基板では、コンデンサ部の位置が限定されてコンデンサ部の静電容量を利用する回路素子の実装エリアが制限されるという課題があった。
この発明は上記課題を解決するものであって、回路素子の実装エリアの自由度を向上させることができる多層プリント回路基板を得ることを目的とする。
この発明に係る多層プリント回路基板は、表面層、裏面層、および表面層と裏面層との間に設けられた複数層の中間層を有し、回路素子が実装される4層以上の多層プリント回路基板である。この構成において、回路素子と接続された表面層の導体面と裏面層の導体面が、複数層の中間層の導体面を貫通した1または複数の導体ビアを経由して接続され、1または複数の導体ビアにおける上下層の導体面に挟まれた複数の部分に設けられて、上下層の導体面との間で静電容量が形成される導体パターンを備える。
この発明によれば、多層プリント回路基板は、導体ビアにおける上下層の導体面に挟まれた複数の部分に、静電容量が形成される導体パターンが形成されている。これにより、複数層の導体パターンで静電容量が形成されるので、静電容量が形成される位置の限定が緩和されて、静電容量を利用する回路素子の実装エリアの自由度を向上させることが可能である。
以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態1.
図1は、この発明の実施の形態1に係る多層プリント回路基板1の構成を示す平面図である。また、図2は、図1の領域Aの構成を示す拡大図である。図1に示すように、多層プリント回路基板1には、回路素子2および制御回路3が表面に実装されており、電源回路4が裏面に実装されている。多層プリント回路基板1の表面には、回路素子2に接続された電源配線5と、制御回路3に接続された信号配線8とが設けられる。
実施の形態1.
図1は、この発明の実施の形態1に係る多層プリント回路基板1の構成を示す平面図である。また、図2は、図1の領域Aの構成を示す拡大図である。図1に示すように、多層プリント回路基板1には、回路素子2および制御回路3が表面に実装されており、電源回路4が裏面に実装されている。多層プリント回路基板1の表面には、回路素子2に接続された電源配線5と、制御回路3に接続された信号配線8とが設けられる。
電源配線5は、導体ビア6を経由して、多層プリント回路基板1の裏面の電源配線7に接続されている。電源配線7は、電源回路4に接続されているので、回路素子2は、電源配線7、導体ビア6および電源配線5を経由して電源回路4から電源電位が印加される。なお、回路素子2は、図2に示すように、電源接続端子10を経由して電源配線5に接続されている。
信号配線8は、一方の端部が回路素子2と接続され、他方の端部が制御回路3に接続されている。回路素子2と制御回路3との間では、信号配線8を経由して信号がやり取りされる。例えば、制御回路3からの制御信号は、信号配線8を経由して回路素子2に出力される。
多層プリント回路基板1の表面および裏面において回路および配線パターンが設けられていない箇所には、図1に示すように、グラウンド電位(以下、GND電位と記載する)のグラウンド配線であるグラウンド面(以下、GND面と記載する)9が設けられる。
なお、図2では、多層プリント回路基板1の表面層に設けられた電源配線5と、裏面層に設けられた電源配線7との位置関係を明確に示すために、GND面9の記載を省略している。
なお、図2では、多層プリント回路基板1の表面層に設けられた電源配線5と、裏面層に設けられた電源配線7との位置関係を明確に示すために、GND面9の記載を省略している。
多層プリント回路基板1は4層以上の層構成を有しており、これらの層は、表面層、複数層の中間層および裏面層に分類される。これらの層には、回路の結線に従って導体面が設けられており、導体面が、電源配線、GND配線および信号配線を構成する。
図3は、多層プリント回路基板1を、図2のB-B線で切断した断面を示す断面矢示図である。図4は、多層プリント回路基板1の構成を示す斜視図である。多層プリント回路基板1は、表面層1a、4層の中間層1b-1,1b-2,1b-3,1b-4、および裏面層1cから構成された6層の基板である。ただし、6層の多層プリント回路基板1は一例であり、実施の形態1に係る多層プリント回路基板は、4層以上の多層基板であればよい。また、表面層1aと中間層1b-1との間、中間層1b-1と中間層1b-2の間、中間層1b-2と中間層1b-3の間、中間層1b-3と中間層1b-4の間、および中間層1b-4と裏面層1cとの間には、誘電体樹脂14が充填されている。
表面層1aに設けられた電源配線5と、裏面層1cに設けられた電源配線7とは、導体ビア6を経由して接続されている。なお、図4に示すように、多層プリント回路基板1の裏面層1cにおいて電源配線7が設けられていない箇所にはGND面15が設けられる。
また、導体ビア6は、図3および図4に示すように、中間層1b-1,1b-2,1b-3,1b-4のうち、中間層1b-2に配置されたGND面11と中間層1b-4に配置されたGND面12とを貫通している。導体ビア6における上下層の導体面に挟まれた部分には、図4に示すように、導体ビア6を中心とした円形状の導体パターン13が形成されている。導体パターン13では、上下層の導体面との間でコンデンサとして機能する静電容量が形成される。
例えば、図3に示すように、導体ビア6における、表面層1aに配置されたGND面9と中間層1b-2に配置されたGND面11とに挟まれた部分に形成された導体パターン13には、GND面9とGND面11との間で静電容量が形成される。同様に、導体ビア6における、中間層1b-2に配置されたGND面11と中間層1b-4に配置されたGND面12とに挟まれた部分に形成された導体パターン13には、GND面11とGND面12との間で静電容量が形成される。
このように、多層プリント回路基板1では、導体ビア6における上下層の導体面に挟まれた複数の部分に設けられた導体パターン13によって静電容量が形成されるので、静電容量が形成される位置の限定が緩和されて、静電容量を利用する回路素子2の実装エリアの自由度を向上させることができる。
表面層1aの導体面、裏面層1cの導体面および導体ビア6が電源配線であり、導体ビア6が貫通した中間層の導体面がGND配線である場合を示したが、多層プリント回路基板1は、これに限定されるものではない。例えば、表面層1aの導体面、裏面層1cの導体面および導体ビア6が、回路素子2にGND電位を印加するGND配線であり、導体ビア6が貫通した中間層の導体面が、回路素子2を制御する信号を入出力する信号配線であってもよい。この構成であっても、導体ビア6における上下層の導体面に挟まれた部分に設けられた導体パターン13と上下層の導体面との間に静電容量が形成される。
中間層に信号配線が配置されると、回路素子2の動作によっては、中間層に電磁ノイズが発生する可能性がある。これに対して、多層プリント回路基板1では、等価的にコンデンサとして機能する静電容量によって、電磁ノイズが信号配線を伝播して信号または回路に重畳することを制限できる。
図4に示す例では、導体パターン13が導体ビア6を中心とした円形状に形成されていたが、導体パターン13の形状は、電源配線、GND配線および信号配線のレイアウトによって円以外の形状であってもよい。すなわち、導体パターン13は、中間層の電源配線、GND配線および信号配線を避けた形状であれば、パターン形状は問わない。例えば、中間層に平行に並んだ直線上の信号配線が形成されていた場合に、導体パターン13は、これらの信号配線の間に配置され、信号配線に干渉しない直線状のパターン形状であってもよい。このように、導体パターン13は、配線間の領域に形成され、配線に干渉しないように配線の外形に合わせた形状であってもよい。
導体ビア6を経由して、表面層1aに配置された回路素子2の電源配線5と裏面層1cに配置された電源回路4の電源配線7とを接続した構成を示したが、表面層1aに配置された電源配線同士を導体ビアで接続してもよい。
図5は、実施の形態1の変形例である多層プリント回路基板1Aの構成を示す平面図である。図6は図5の領域Cの構成を示す拡大図である。図5に示すように、多層プリント回路基板1Aには、回路素子2、制御回路3および電源回路4が表面に実装されている。多層プリント回路基板1Aの表面には、回路素子2に接続された電源配線5と電源回路4に接続された電源配線18とが設けられる。
電源配線5は、導体ビア6を経由して、多層プリント回路基板1の裏面の電源配線16に接続される。さらに、電源配線18は、導体ビア17を経由して、裏面の電源配線16に接続されている。図5において、回路素子2は、電源配線18、導体ビア17、電源配線16、導体ビア6および電源配線5を経由して電源回路4から電源電位が印加される。なお、回路素子2は、図6に示すように、電源接続端子10を経由して電源配線5に接続されている。
多層プリント回路基板1Aの表面および裏面において回路および配線パターンが設けられていない箇所には、図5に示すように、GND電位のGND面9aが設けられる。
なお、図6では、多層プリント回路基板1Aの表面層に設けられた電源配線5,18と裏面層に設けられた電源配線16との位置関係を明確に示すために、GND面9aの記載を省略している。
なお、図6では、多層プリント回路基板1Aの表面層に設けられた電源配線5,18と裏面層に設けられた電源配線16との位置関係を明確に示すために、GND面9aの記載を省略している。
多層プリント回路基板1Aは4層以上の層構成を有しており、これらの層は、表面層、複数層の中間層および裏面層に分類される。これらの層には、回路の結線に従って導体面が設けられており、導体面が、電源配線、GND配線および信号配線を構成する。
図7は、多層プリント回路基板1Aを、図6のD-D線で切断した断面を示す断面矢示図である。多層プリント回路基板1Aは、表面層1a、4層の中間層1b-1,1b-2,1b-3,1b-4および裏面層1cから構成された6層の基板である。ただし、6層の多層プリント回路基板1Aは一例であり、実施の形態1に係る多層プリント回路基板は、4層以上の多層基板であればよい。
図7に示すように、表面層1aに設けられた電源配線5と電源配線18とは、導体ビア6、電源配線16および導体ビア17を経由して接続されている。図7において、上下の層の間には、図3と同様に、誘電体樹脂14が充填されており、上下の層に配置された導体面は、誘電体樹脂14を挟む構造になっている。
導体ビア6および導体ビア17は、図7に示すように、中間層1b-1,1b-2,1b-3,1b-4のうち、中間層1b-2に配置されたGND面11と中間層1b-4に配置されたGND面12とを貫通している。導体ビア6および導体ビア17における上下層の導体面に挟まれた複数の部分には、各々に導体パターン13が形成されている。これらの導体パターン13は、上下層の導体面との間でコンデンサとして機能する静電容量が形成される。
例えば、図7に示すように、導体ビア6および導体ビア17における表面層1aに配置されたGND面9aと中間層1b-2に配置されたGND面11とに挟まれた2つの部分にそれぞれ設けられた導体パターン13は、GND面9aとGND面11の間で静電容量が形成される。同様に、導体ビア6および導体ビア17における中間層1b-2に配置されたGND面11と中間層1b-4に配置されたGND面12とに挟まれた2つの部分にそれぞれ設けられた導体パターン13は、GND面11とGND面12の間で静電容量が形成される。
このように、多層プリント回路基板1Aでは、導体ビア6および導体ビア17における上下層の導体面に挟まれた部分に静電容量が形成されるので、静電容量が形成される位置の限定が緩和されて、静電容量を利用する回路素子2の実装エリアの自由度を向上させることができる。
表面層1aの導体面、裏面層1cの導体面および導体ビア6,17から構成される導体枠が電源配線であり、導体ビア6,17が貫通した中間層の導体面がGND配線である場合を示したが、多層プリント回路基板1Aは、これに限定されるものではない。
例えば、上記導体枠が回路素子2にGND電位を印加するGND配線であり、導体ビア6,17が貫通した中間層の導体面が、回路素子2を制御する信号を入出力する信号配線であってもよい。この構成であっても、導体ビア6および導体ビア17における上下層の導体面に挟まれた部分に設けられた導体パターン13と上下層の導体面との間に静電容量が形成される。
例えば、上記導体枠が回路素子2にGND電位を印加するGND配線であり、導体ビア6,17が貫通した中間層の導体面が、回路素子2を制御する信号を入出力する信号配線であってもよい。この構成であっても、導体ビア6および導体ビア17における上下層の導体面に挟まれた部分に設けられた導体パターン13と上下層の導体面との間に静電容量が形成される。
前述したように、中間層に信号配線が配置されると、回路素子2の動作によっては、中間層に電磁ノイズが発生する可能性がある。これに対し、多層プリント回路基板1Aは、等価的にコンデンサとして機能する静電容量によって、電磁ノイズが信号配線を伝播して信号または回路に重畳することを制限できる。
また、多層プリント回路基板1,1Aにおいて、コンデンサとして機能する静電容量は複数層に形成されるので、多段のLCフィルタを構成することが可能である。
図8は、多段のLCフィルタを示す等価回路図である。例えば、表面層、中間層および裏面層の配線のインダクタが0.1~0.5nHである場合、導体ビア6,17における導体パターン13に形成された静電容量は、数十pFの等価的なコンデンサとして機能する。複数の導体ビアに複数の導体パターン13を形成することで、図8に示す多段のLCフィルタを構成することが可能である。
図8は、多段のLCフィルタを示す等価回路図である。例えば、表面層、中間層および裏面層の配線のインダクタが0.1~0.5nHである場合、導体ビア6,17における導体パターン13に形成された静電容量は、数十pFの等価的なコンデンサとして機能する。複数の導体ビアに複数の導体パターン13を形成することで、図8に示す多段のLCフィルタを構成することが可能である。
以上のように、実施の形態1に係る多層プリント回路基板1,1Aでは、導体ビア6,17における上下層の導体面に挟まれた部分に導体パターン13が形成されており、導体パターン13は、上下層の導体面との間で静電容量が形成される。これにより、複数層で静電容量が形成されるので、静電容量が形成される位置の限定が緩和されて、静電容量を利用する回路素子2の実装エリアの自由度を向上させることができる。
なお、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内において、実施の形態の任意の構成要素の変形もしくは実施の形態の任意の構成要素の省略が可能である。
この発明に係る多層プリント回路基板は、回路素子の実装エリアの自由度を向上させることができるので、例えば、高周波回路に利用可能である。
1,1A 多層プリント回路基板、1a 表面層、1b-1,1b-2、1b-3,1b-4 中間層、1c 裏面層、2 回路素子、3 制御回路、4 電源回路、5,7,16,18 電源配線、6,17 導体ビア、8 信号配線、9,9a,11,12,15 GND面、10 電源接続端子、13 導体パターン、14 誘電体樹脂。
Claims (6)
- 表面層、裏面層、および前記表面層と前記裏面層との間に設けられた複数層の中間層を有し、回路素子が実装された4層以上の多層プリント回路基板であって、
前記回路素子に接続された前記表面層の導体面と前記裏面層の導体面が、複数層の前記中間層の導体面を貫通した1または複数の導体ビアを経由して接続され、
1または複数の前記導体ビアにおける上下層の導体面に挟まれた複数の部分に設けられて、上下層の導体面との間で静電容量が形成される導体パターンを備えたこと
を特徴とする多層プリント回路基板。 - 前記表面層の導体面、前記裏面層の導体面および前記導体ビアは、前記回路素子に電源電位を印加する電源配線であり、
前記導体ビアが貫通した前記中間層の導体面は、前記回路素子にグラウンド電位を印加するグラウンド配線であること
を特徴とする請求項1記載の多層プリント回路基板。 - 前記表面層の導体面、前記裏面層の導体面および前記導体ビアは、前記回路素子にグラウンド電位を印加するグラウンド配線であり、
前記導体ビアが貫通した前記中間層の導体面は、前記回路素子を制御する信号を入出力する信号配線であること
を特徴とする請求項1記載の多層プリント回路基板。 - 前記導体パターンは、前記導体ビアの周りに形成された円形状のパターンであること
を特徴とする請求項1から請求項3のいずれか1項記載の多層プリント回路基板。 - 前記導体パターンは、前記中間層の電源配線、GND配線および信号配線を避けた形状で形成されていること
を特徴とする請求項1から請求項3のいずれか1項記載の多層プリント回路基板。 - 複数層の前記導体ビアが備える複数の前記導体パターンで形成される静電容量は、前記導体ビアに沿って多段のLCフィルタを構成すること
を特徴とする請求項1から請求項3のいずれか1項記載の多層プリント回路基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018564865A JPWO2019234828A1 (ja) | 2018-06-05 | 2018-06-05 | 多層プリント回路基板 |
PCT/JP2018/021583 WO2019234828A1 (ja) | 2018-06-05 | 2018-06-05 | 多層プリント回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2018/021583 WO2019234828A1 (ja) | 2018-06-05 | 2018-06-05 | 多層プリント回路基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2019234828A1 true WO2019234828A1 (ja) | 2019-12-12 |
Family
ID=68770143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2018/021583 WO2019234828A1 (ja) | 2018-06-05 | 2018-06-05 | 多層プリント回路基板 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2019234828A1 (ja) |
WO (1) | WO2019234828A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021192125A1 (ja) * | 2020-03-26 | 2021-09-30 | 三菱電機株式会社 | 高周波フィルタ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004521536A (ja) * | 2001-01-16 | 2004-07-15 | フォームファクター,インコーポレイテッド | 高周波プリント回路基板ビア |
US20120118622A1 (en) * | 2010-11-16 | 2012-05-17 | International Business Machines Corporation | Laminate capacitor stack inside a printed circuit board for electromagnetic compatibility capacitance |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004140295A (ja) * | 2002-10-21 | 2004-05-13 | Shinko Electric Ind Co Ltd | 高周波素子用基板及び電子装置 |
JP2008218444A (ja) * | 2007-02-28 | 2008-09-18 | Sony Corp | プリント配線基板 |
US10103054B2 (en) * | 2013-03-13 | 2018-10-16 | Intel Corporation | Coupled vias for channel cross-talk reduction |
JP2015149356A (ja) * | 2014-02-05 | 2015-08-20 | 三菱電機株式会社 | 多層回路基板 |
-
2018
- 2018-06-05 JP JP2018564865A patent/JPWO2019234828A1/ja active Pending
- 2018-06-05 WO PCT/JP2018/021583 patent/WO2019234828A1/ja active Application Filing
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004521536A (ja) * | 2001-01-16 | 2004-07-15 | フォームファクター,インコーポレイテッド | 高周波プリント回路基板ビア |
US20120118622A1 (en) * | 2010-11-16 | 2012-05-17 | International Business Machines Corporation | Laminate capacitor stack inside a printed circuit board for electromagnetic compatibility capacitance |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021192125A1 (ja) * | 2020-03-26 | 2021-09-30 | 三菱電機株式会社 | 高周波フィルタ |
JPWO2021192125A1 (ja) * | 2020-03-26 | 2021-09-30 | ||
JP7214039B2 (ja) | 2020-03-26 | 2023-01-27 | 三菱電機株式会社 | 高周波フィルタ |
Also Published As
Publication number | Publication date |
---|---|
JPWO2019234828A1 (ja) | 2020-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5352019B1 (ja) | 多層回路基板及び高周波回路モジュール | |
JP2010010647A (ja) | 電磁気バンドギャップ構造物及び印刷回路基板 | |
TW201141329A (en) | Electronic component | |
JP5881400B2 (ja) | 高周波伝送線路 | |
JP4365166B2 (ja) | キャパシタ、多層配線基板及び半導体装置 | |
CN107404300B (zh) | 层叠型电子部件 | |
WO2019234828A1 (ja) | 多層プリント回路基板 | |
US10542622B2 (en) | Printed wiring board | |
US10091886B2 (en) | Component built-in multilayer board | |
WO2018142611A1 (ja) | ノイズフィルタ | |
JP6187011B2 (ja) | プリント回路基板 | |
US8848386B2 (en) | Electronic circuit | |
JP4967164B2 (ja) | 多層プリント配線板及びそれを用いた電子機器 | |
WO2014128892A1 (ja) | プリント基板及びプリント基板の製造方法 | |
JP5882001B2 (ja) | プリント配線板 | |
US20170018356A1 (en) | Chip-type electronic component | |
JP4793156B2 (ja) | ビルドアッププリント配線板 | |
JP7109979B2 (ja) | 基板 | |
JP2010062180A (ja) | 多層プリント配線板 | |
JP5306551B1 (ja) | 多層回路基板 | |
WO2012153835A1 (ja) | プリント配線基板 | |
JP6448501B2 (ja) | プリント回路基板 | |
JP6884616B2 (ja) | 印刷配線板 | |
JP4491338B2 (ja) | 半導体装置用基板および半導体装置 | |
WO2021117392A1 (ja) | 多層基板、回路装置、およびフィルタ回路基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ENP | Entry into the national phase |
Ref document number: 2018564865 Country of ref document: JP Kind code of ref document: A |
|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 18921827 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 18921827 Country of ref document: EP Kind code of ref document: A1 |