JPWO2019234828A1 - 多層プリント回路基板 - Google Patents

Abstract

多層プリント回路基板（１）において、回路素子（２）と接続された表面層（１ａ）の導体面と裏面層（１ｃ）の導体面とが、中間層（１ｂ−１〜１ｂ−４）の導体面を貫通した導体ビア（６）を経由して接続され、導体ビア（６）における上下層の導体面に挟まれた部分に設けられて、上下層の導体面との間で静電容量が形成される導体パターン（１３）を備える。

Description

この発明は、複数層間にコンデンサとして機能する静電容量が形成される多層プリント回路基板に関する。

例えば、特許文献１に記載された多層プリント配線板は、高誘電体層と、高誘電体層を挟む第１層状電極および第２層状電極と、第１層状電極および第２層状電極のうちの一方が電源に接続され、他方がグラウンドに接続された層状コンデンサ部を備えている。

特開２００５−１９１５５９号公報

特許文献１に記載された多層プリント回路基板は、第１層状電極、第２層状電極および高誘電体層を設けた層のみにコンデンサ部が形成される。このため、特許文献１に記載の多層プリント回路基板では、コンデンサ部の位置が限定されてコンデンサ部の静電容量を利用する回路素子の実装エリアが制限されるという課題があった。

この発明は上記課題を解決するものであって、回路素子の実装エリアの自由度を向上させることができる多層プリント回路基板を得ることを目的とする。

この発明に係る多層プリント回路基板は、表面層、裏面層、および表面層と裏面層との間に設けられた複数層の中間層を有し、回路素子が実装される４層以上の多層プリント回路基板である。この構成において、回路素子と接続された表面層の導体面と裏面層の導体面が、複数層の中間層の導体面を貫通した１または複数の導体ビアを経由して接続され、１または複数の導体ビアにおける上下層の導体面に挟まれた複数の部分に設けられて、上下層の導体面との間で静電容量が形成される導体パターンを備える。

この発明によれば、多層プリント回路基板は、導体ビアにおける上下層の導体面に挟まれた複数の部分に、静電容量が形成される導体パターンが形成されている。これにより、複数層の導体パターンで静電容量が形成されるので、静電容量が形成される位置の限定が緩和されて、静電容量を利用する回路素子の実装エリアの自由度を向上させることが可能である。

この発明の実施の形態１に係る多層プリント回路基板の構成を示す平面図である。 図１の領域Ａの構成を示す拡大図である。 実施の形態１に係る多層プリント回路基板を、図２のＢ−Ｂ線で切断した断面を示す断面矢示図である。 実施の形態１に係る多層プリント回路基板の構成を示す斜視図である。 実施の形態１に係る多層プリント回路基板の変形例の構成を示す平面図である。 図５の領域Ｃの構成を示す拡大図である。 図５の多層プリント回路基板を図６のＤ−Ｄ線で切断した断面を示す断面矢示図である。 多段のＬＣフィルタを示す等価回路図である。

以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、この発明の実施の形態１に係る多層プリント回路基板１の構成を示す平面図である。また、図２は、図１の領域Ａの構成を示す拡大図である。図１に示すように、多層プリント回路基板１には、回路素子２および制御回路３が表面に実装されており、電源回路４が裏面に実装されている。多層プリント回路基板１の表面には、回路素子２に接続された電源配線５と、制御回路３に接続された信号配線８とが設けられる。

電源配線５は、導体ビア６を経由して、多層プリント回路基板１の裏面の電源配線７に接続されている。電源配線７は、電源回路４に接続されているので、回路素子２は、電源配線７、導体ビア６および電源配線５を経由して電源回路４から電源電位が印加される。なお、回路素子２は、図２に示すように、電源接続端子１０を経由して電源配線５に接続されている。

信号配線８は、一方の端部が回路素子２と接続され、他方の端部が制御回路３に接続されている。回路素子２と制御回路３との間では、信号配線８を経由して信号がやり取りされる。例えば、制御回路３からの制御信号は、信号配線８を経由して回路素子２に出力される。

多層プリント回路基板１の表面および裏面において回路および配線パターンが設けられていない箇所には、図１に示すように、グラウンド電位（以下、ＧＮＤ電位と記載する）のグラウンド配線であるグラウンド面（以下、ＧＮＤ面と記載する）９が設けられる。
なお、図２では、多層プリント回路基板１の表面層に設けられた電源配線５と、裏面層に設けられた電源配線７との位置関係を明確に示すために、ＧＮＤ面９の記載を省略している。

多層プリント回路基板１は４層以上の層構成を有しており、これらの層は、表面層、複数層の中間層および裏面層に分類される。これらの層には、回路の結線に従って導体面が設けられており、導体面が、電源配線、ＧＮＤ配線および信号配線を構成する。

図３は、多層プリント回路基板１を、図２のＢ−Ｂ線で切断した断面を示す断面矢示図である。図４は、多層プリント回路基板１の構成を示す斜視図である。多層プリント回路基板１は、表面層１ａ、４層の中間層１ｂ−１，１ｂ−２，１ｂ−３，１ｂ−４、および裏面層１ｃから構成された６層の基板である。ただし、６層の多層プリント回路基板１は一例であり、実施の形態１に係る多層プリント回路基板は、４層以上の多層基板であればよい。また、表面層１ａと中間層１ｂ−１との間、中間層１ｂ−１と中間層１ｂ−２の間、中間層１ｂ−２と中間層１ｂ−３の間、中間層１ｂ−３と中間層１ｂ−４の間、および中間層１ｂ−４と裏面層１ｃとの間には、誘電体樹脂１４が充填されている。

表面層１ａに設けられた電源配線５と、裏面層１ｃに設けられた電源配線７とは、導体ビア６を経由して接続されている。なお、図４に示すように、多層プリント回路基板１の裏面層１ｃにおいて電源配線７が設けられていない箇所にはＧＮＤ面１５が設けられる。

また、導体ビア６は、図３および図４に示すように、中間層１ｂ−１，１ｂ−２，１ｂ−３，１ｂ−４のうち、中間層１ｂ−２に配置されたＧＮＤ面１１と中間層１ｂ−４に配置されたＧＮＤ面１２とを貫通している。導体ビア６における上下層の導体面に挟まれた部分には、図４に示すように、導体ビア６を中心とした円形状の導体パターン１３が形成されている。導体パターン１３では、上下層の導体面との間でコンデンサとして機能する静電容量が形成される。

例えば、図３に示すように、導体ビア６における、表面層１ａに配置されたＧＮＤ面９と中間層１ｂ−２に配置されたＧＮＤ面１１とに挟まれた部分に形成された導体パターン１３には、ＧＮＤ面９とＧＮＤ面１１との間で静電容量が形成される。同様に、導体ビア６における、中間層１ｂ−２に配置されたＧＮＤ面１１と中間層１ｂ−４に配置されたＧＮＤ面１２とに挟まれた部分に形成された導体パターン１３には、ＧＮＤ面１１とＧＮＤ面１２との間で静電容量が形成される。

このように、多層プリント回路基板１では、導体ビア６における上下層の導体面に挟まれた複数の部分に設けられた導体パターン１３によって静電容量が形成されるので、静電容量が形成される位置の限定が緩和されて、静電容量を利用する回路素子２の実装エリアの自由度を向上させることができる。

表面層１ａの導体面、裏面層１ｃの導体面および導体ビア６が電源配線であり、導体ビア６が貫通した中間層の導体面がＧＮＤ配線である場合を示したが、多層プリント回路基板１は、これに限定されるものではない。例えば、表面層１ａの導体面、裏面層１ｃの導体面および導体ビア６が、回路素子２にＧＮＤ電位を印加するＧＮＤ配線であり、導体ビア６が貫通した中間層の導体面が、回路素子２を制御する信号を入出力する信号配線であってもよい。この構成であっても、導体ビア６における上下層の導体面に挟まれた部分に設けられた導体パターン１３と上下層の導体面との間に静電容量が形成される。

中間層に信号配線が配置されると、回路素子２の動作によっては、中間層に電磁ノイズが発生する可能性がある。これに対して、多層プリント回路基板１では、等価的にコンデンサとして機能する静電容量によって、電磁ノイズが信号配線を伝播して信号または回路に重畳することを制限できる。

図４に示す例では、導体パターン１３が導体ビア６を中心とした円形状に形成されていたが、導体パターン１３の形状は、電源配線、ＧＮＤ配線および信号配線のレイアウトによって円以外の形状であってもよい。すなわち、導体パターン１３は、中間層の電源配線、ＧＮＤ配線および信号配線を避けた形状であれば、パターン形状は問わない。例えば、中間層に平行に並んだ直線上の信号配線が形成されていた場合に、導体パターン１３は、これらの信号配線の間に配置され、信号配線に干渉しない直線状のパターン形状であってもよい。このように、導体パターン１３は、配線間の領域に形成され、配線に干渉しないように配線の外形に合わせた形状であってもよい。

導体ビア６を経由して、表面層１ａに配置された回路素子２の電源配線５と裏面層１ｃに配置された電源回路４の電源配線７とを接続した構成を示したが、表面層１ａに配置された電源配線同士を導体ビアで接続してもよい。

図５は、実施の形態１の変形例である多層プリント回路基板１Ａの構成を示す平面図である。図６は図５の領域Ｃの構成を示す拡大図である。図５に示すように、多層プリント回路基板１Ａには、回路素子２、制御回路３および電源回路４が表面に実装されている。多層プリント回路基板１Ａの表面には、回路素子２に接続された電源配線５と電源回路４に接続された電源配線１８とが設けられる。

電源配線５は、導体ビア６を経由して、多層プリント回路基板１の裏面の電源配線１６に接続される。さらに、電源配線１８は、導体ビア１７を経由して、裏面の電源配線１６に接続されている。図５において、回路素子２は、電源配線１８、導体ビア１７、電源配線１６、導体ビア６および電源配線５を経由して電源回路４から電源電位が印加される。なお、回路素子２は、図６に示すように、電源接続端子１０を経由して電源配線５に接続されている。

多層プリント回路基板１Ａの表面および裏面において回路および配線パターンが設けられていない箇所には、図５に示すように、ＧＮＤ電位のＧＮＤ面９ａが設けられる。
なお、図６では、多層プリント回路基板１Ａの表面層に設けられた電源配線５，１８と裏面層に設けられた電源配線１６との位置関係を明確に示すために、ＧＮＤ面９ａの記載を省略している。

多層プリント回路基板１Ａは４層以上の層構成を有しており、これらの層は、表面層、複数層の中間層および裏面層に分類される。これらの層には、回路の結線に従って導体面が設けられており、導体面が、電源配線、ＧＮＤ配線および信号配線を構成する。

図７は、多層プリント回路基板１Ａを、図６のＤ−Ｄ線で切断した断面を示す断面矢示図である。多層プリント回路基板１Ａは、表面層１ａ、４層の中間層１ｂ−１，１ｂ−２，１ｂ−３，１ｂ−４および裏面層１ｃから構成された６層の基板である。ただし、６層の多層プリント回路基板１Ａは一例であり、実施の形態１に係る多層プリント回路基板は、４層以上の多層基板であればよい。

図７に示すように、表面層１ａに設けられた電源配線５と電源配線１８とは、導体ビア６、電源配線１６および導体ビア１７を経由して接続されている。図７において、上下の層の間には、図３と同様に、誘電体樹脂１４が充填されており、上下の層に配置された導体面は、誘電体樹脂１４を挟む構造になっている。

導体ビア６および導体ビア１７は、図７に示すように、中間層１ｂ−１，１ｂ−２，１ｂ−３，１ｂ−４のうち、中間層１ｂ−２に配置されたＧＮＤ面１１と中間層１ｂ−４に配置されたＧＮＤ面１２とを貫通している。導体ビア６および導体ビア１７における上下層の導体面に挟まれた複数の部分には、各々に導体パターン１３が形成されている。これらの導体パターン１３は、上下層の導体面との間でコンデンサとして機能する静電容量が形成される。

例えば、図７に示すように、導体ビア６および導体ビア１７における表面層１ａに配置されたＧＮＤ面９ａと中間層１ｂ−２に配置されたＧＮＤ面１１とに挟まれた２つの部分にそれぞれ設けられた導体パターン１３は、ＧＮＤ面９ａとＧＮＤ面１１の間で静電容量が形成される。同様に、導体ビア６および導体ビア１７における中間層１ｂ−２に配置されたＧＮＤ面１１と中間層１ｂ−４に配置されたＧＮＤ面１２とに挟まれた２つの部分にそれぞれ設けられた導体パターン１３は、ＧＮＤ面１１とＧＮＤ面１２の間で静電容量が形成される。

このように、多層プリント回路基板１Ａでは、導体ビア６および導体ビア１７における上下層の導体面に挟まれた部分に静電容量が形成されるので、静電容量が形成される位置の限定が緩和されて、静電容量を利用する回路素子２の実装エリアの自由度を向上させることができる。

表面層１ａの導体面、裏面層１ｃの導体面および導体ビア６，１７から構成される導体枠が電源配線であり、導体ビア６，１７が貫通した中間層の導体面がＧＮＤ配線である場合を示したが、多層プリント回路基板１Ａは、これに限定されるものではない。
例えば、上記導体枠が回路素子２にＧＮＤ電位を印加するＧＮＤ配線であり、導体ビア６，１７が貫通した中間層の導体面が、回路素子２を制御する信号を入出力する信号配線であってもよい。この構成であっても、導体ビア６および導体ビア１７における上下層の導体面に挟まれた部分に設けられた導体パターン１３と上下層の導体面との間に静電容量が形成される。

前述したように、中間層に信号配線が配置されると、回路素子２の動作によっては、中間層に電磁ノイズが発生する可能性がある。これに対し、多層プリント回路基板１Ａは、等価的にコンデンサとして機能する静電容量によって、電磁ノイズが信号配線を伝播して信号または回路に重畳することを制限できる。

また、多層プリント回路基板１，１Ａにおいて、コンデンサとして機能する静電容量は複数層に形成されるので、多段のＬＣフィルタを構成することが可能である。
図８は、多段のＬＣフィルタを示す等価回路図である。例えば、表面層、中間層および裏面層の配線のインダクタが０．１〜０．５ｎＨである場合、導体ビア６，１７における導体パターン１３に形成された静電容量は、数十ｐＦの等価的なコンデンサとして機能する。複数の導体ビアに複数の導体パターン１３を形成することで、図８に示す多段のＬＣフィルタを構成することが可能である。

以上のように、実施の形態１に係る多層プリント回路基板１，１Ａでは、導体ビア６，１７における上下層の導体面に挟まれた部分に導体パターン１３が形成されており、導体パターン１３は、上下層の導体面との間で静電容量が形成される。これにより、複数層で静電容量が形成されるので、静電容量が形成される位置の限定が緩和されて、静電容量を利用する回路素子２の実装エリアの自由度を向上させることができる。

なお、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内において、実施の形態の任意の構成要素の変形もしくは実施の形態の任意の構成要素の省略が可能である。

この発明に係る多層プリント回路基板は、回路素子の実装エリアの自由度を向上させることができるので、例えば、高周波回路に利用可能である。

１，１Ａ 多層プリント回路基板、１ａ 表面層、１ｂ−１，１ｂ−２、１ｂ−３，１ｂ−４ 中間層、１ｃ 裏面層、２ 回路素子、３ 制御回路、４ 電源回路、５，７，１６，１８ 電源配線、６，１７ 導体ビア、８ 信号配線、９，９ａ，１１，１２，１５ ＧＮＤ面、１０ 電源接続端子、１３ 導体パターン、１４ 誘電体樹脂。

この発明に係る多層プリント回路基板は、表面層、裏面層、および表面層と裏面層との間に設けられた複数層の中間層を有する４層以上の多層プリント回路基板であって、表面層に実装され、電源接続端子を有し、静電容量を利用する回路素子と、表面層に形成され、回路素子の電源接続端子に接続された電源配線と、裏面層に実装された電源回路と、裏面層に形成され、電源回路に接続された電源配線と、複数層の中間層のうちの二層それぞれに形成されたグラウンド面と、グランド面を貫通し、表面層に形成された電源配線と裏面層に形成された電源配線とを電気的に接続する導体ビアと、グラウンド面が形成された二層の中間層に挟まれた中間層に形成され、導体ビアに電気的に接続され、導体ビアを中心とした円形状のパターンであり、上下層の中間層に形成されたグラウンド面との間で静電容量が形成される導体パターンを備える。

この発明によれば、多層プリント回路基板は、グラウンド面が形成された二層の中間層に挟まれた中間層に形成され、導体ビアに電気的に接続され、導体ビアを中心とした円形状のパターンであり、上下層の中間層に形成されたグラウンド面との間で静電容量が形成される導体パターンが形成されている。これにより、静電容量が形成される位置の限定が緩和され、その結果、静電容量を利用する回路素子の実装エリアの自由度を向上させることが可能である。

Claims (6)

1. 表面層、裏面層、および前記表面層と前記裏面層との間に設けられた複数層の中間層を有し、回路素子が実装された４層以上の多層プリント回路基板であって、
   前記回路素子に接続された前記表面層の導体面と前記裏面層の導体面が、複数層の前記中間層の導体面を貫通した１または複数の導体ビアを経由して接続され、
   １または複数の前記導体ビアにおける上下層の導体面に挟まれた複数の部分に設けられて、上下層の導体面との間で静電容量が形成される導体パターンを備えたこと
   を特徴とする多層プリント回路基板。
2. 前記表面層の導体面、前記裏面層の導体面および前記導体ビアは、前記回路素子に電源電位を印加する電源配線であり、
   前記導体ビアが貫通した前記中間層の導体面は、前記回路素子にグラウンド電位を印加するグラウンド配線であること
   を特徴とする請求項１記載の多層プリント回路基板。
3. 前記表面層の導体面、前記裏面層の導体面および前記導体ビアは、前記回路素子にグラウンド電位を印加するグラウンド配線であり、
   前記導体ビアが貫通した前記中間層の導体面は、前記回路素子を制御する信号を入出力する信号配線であること
   を特徴とする請求項１記載の多層プリント回路基板。
4. 前記導体パターンは、前記導体ビアの周りに形成された円形状のパターンであること
   を特徴とする請求項１から請求項３のいずれか１項記載の多層プリント回路基板。
5. 前記導体パターンは、前記中間層の電源配線、ＧＮＤ配線および信号配線を避けた形状で形成されていること
   を特徴とする請求項１から請求項３のいずれか１項記載の多層プリント回路基板。
6. 複数層の前記導体ビアが備える複数の前記導体パターンで形成される静電容量は、前記導体ビアに沿って多段のＬＣフィルタを構成すること
   を特徴とする請求項１から請求項３のいずれか１項記載の多層プリント回路基板。

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