KR101409559B1 - 개선된 중간 주파수 디커플링 방법 - Google Patents

개선된 중간 주파수 디커플링 방법 Download PDF

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Abstract

다층의 인쇄 배선 기판 반도체 패키지 상에 내장된 개별형 캐패시터를 포함하는 인쇄 배선 기판 반도체 패키지 또는 PWB 전력 코어를 개시하며, 내장된 캐패시터 각각의 적어도 일부분이 다이 새도우 내에 놓여져 있고, 이 내장되며 개별형인 캐패시터가 적어도 제1 전극과 제2 전극을 포함하는 것을 특징으로 한다. 내장되며 개별형인 캐패시터의 제1 전극 및 제2 전극은 반도체 소자의 Vcc (전력) 단자와 Vss (접지) 단자에 각각 상호연결되어 있다. 내장된 캐패시터의 크기를 다르게 하여 서로 다른 자기 공진 주파수를 발생시키며, PWB 반도체 패키지 내에서의 내장된 캐패시터의 수직 배치는 내장된 캐패시터의 커스터마이즈된 공진 주파수가 로우 임피던스로 달성될 수 있도록 캐패시터-반도체 전기 배선의 고유 인덕턴스를 제어하는 데에 사용된다.
Figure R1020080121065
PWB 반도체 패키지, 캐패시터, 공진 주파수, 인덕턴스

Description

개선된 중간 주파수 디커플링 방법{IMPROVED METHODS OF MID­FREQUENCY DECOUPLING}
본 기술분야는 캐패시터를 인쇄 배선 기판(printed wiring board;PWB) 반도체 패키지 내에 통합시켜, 통합된 캐패시터가 표면 실장 캐패시터나 반도체 내에 집적된 캐패시터에 의해 제공되지 않는 주파수 범위에 대해 로우 임피던스를 내는 방법에 관한 것이며, 또한 이러한 패키지에 관한 것이다.
집적 회로(IC)를 포함하는 반도체는 점점 더 높은 주파수와 더 높은 데이터 레이트로 그리고 더 낮은 전압으로 동작한다. 이어서, 점점 더 높은 반도체 동작 주파수(더 높은 IC 스위칭 속도)에서는 IC에 대한 전압 응답 시간이 반드시 더 빨라야 한다. 더 낮은 동작 전압에서는 허용 전압 변동(리플)과 잡음이 더 작아져야 한다.
예를 들면, 마이크로프로세서 IC와 같은 반도체는 스위치하여 동작을 시작하고, 회로 스위칭을 지원하는 전력을 요구한다. 전압 공급원의 응답 시간이 너무 느리면, 마이크로프로세서는 허용 리플 전압을 초과하고 회로 잡음 마진을 감소시킬 전압 강하 또는 전압 드룹(voltage droop)을 겪을 것이며, IC는 잘못 작동할 것 이다. 부가하여, IC의 전원이 켜졌을 때, 느린 응답 시간으로 인해 전압 오버슈트(voltage overshoot)가 발생하게 될 것이다. 전압 드룹 및 오버슈트는 적절한 응답 시간 내에 전력을 공급하거나 또는 전력을 흡수하도록 IC에 충분히 가까운 캐패시터를 사용하여 허용 한도 내에서 제어되어야만 한다.
그래서 궁극적으로, 전력 및 접지(귀로) 선(ground(return) line)의 잡음 감소 및 더 빠른 회로 스위칭을 수용하기에 충분한 전류를 공급할 필요성이 점점 더 중요하게 된다. 저 잡음과 안정된 전력을 IC에 제공하기 위해, 전력 배분 시스템의 로우 임피던스가 요구된다. 통상적인 인쇄 배선 기판(PWB) 반도체 패키지에서, 임피던스는 표면 실장 캐패시터를 사용함으로써 감소된다.
캐패시터는 그 공진 주파수 주변의 비교적 작은 주파수 범위에 걸쳐 회로의 임피던스를 감소시킨다. 그러므로, 광범위한 주파수 범위에 걸쳐 감소된 임피던스를 달성하기 위해 서로 다른 공진 주파수를 갖는 많은 캐패시터들이 선택된다. 캐패시터의 공진 주파수는 그 유형, 크기, 종단 간격(termination separation), 및 반도체로의 전기 배선의 회로 저항 및 인덕턴스에 좌우된다. 캐패시터의 공진 주파수에서의 임피던스 감소의 정도는 또한 캐패시턴스의 양에 비례하므로 캐패시터는 통상적으로 총 캐패시턴스를 최대화하도록 병렬로 상호연결되어 있다.
도 1은 캐패시터의 통상적인 배치에 대한 전기 개략도이다. 이 도면에는 전원, IC 및 높은 값, 중간 범위 값 및 작은 값의 캐패시터를 각각 나타내는 캐패시터 (4,6,8)이 도시되어 있으며 이 캐패시터들은 임피던스 감소와 전압 드룹을 최소화하고 전압 오버슈트를 완충하는 데에 사용된다. 이 전기 개략도에서, 도시되어 있는 캐패시터의 총 수는 6개이다. 그러나, 실제로 이 총 수는 수백 개에 이를 수 있다.
인쇄 배선 기판(PWB)의 표면 상에 캐패시터를 실장하는 캐패시터 배치에 대한 통상적인 설계는 IC 주위에서 클러스터링(cluster)하였다. 임피던스가 감소되는 주파수 범위를 최대화하기 위해, 큰 값의 캐패시터는 전원에 근접하여 배치되고, 중간 범위 값의 캐패시터는 IC와 전원 사이의 위치에, 작은 값의 캐패시터는 IC에 아주 근접하여 배치된다. 목표 수준까지 광범위한 주파수 범위에 걸쳐 전력 시스템 임피던스를 감소시키기 위해서는 병렬로 상호연결된 수많은 캐패시터들이 종종 필요하다. 이러한 캐패시터의 배분은 또한 전력이 전원에서 IC로 이동할 때 응답 시간을 감소시키도록 설계된다.
도 2는 표면 실장 캐패시터를 사용하여 전력을 제공하고 임피던스를 감소시키는 통상적인 설계의 단면도이며, 이는 표면 실장 기술(SMT) 캐패시터 (50 및 60)과 IC 소자 (40)을 PWB 기판의 전력 및 접지 면(power and ground plane)에 연결하는 것을 나타내고 있다. IC 소자 (40)은 솔더 필레(solder filet) (44)에 의해 랜드 (41)에 연결되어 있다. 랜드 (41)은 회로선 (72 및 73) 옆의 비아 (90 및 100)의 패드 (82 및 83)을 통해 도금 쓰루 홀 (plated through hole)에 연결되어 있다. 비아 (90)은 도체면 (120)에 전기적으로 연결되어 있고 비아 (100)은 도체면 (122)에 연결되어 있다. 도체면 (120 및 122)는 하나는 전원의 전력 또는 전압 측에, 나머지 하나는 전원의 접지 또는 귀로 측에 연결되어 있다. 작은 값의 캐패시터 (50 및 60)은 IC 소자 (40)에 병렬로 전기적으로 연결되어 있는 그러한 방식 으로 마찬가지로 비아와 도체면 (120 및 122)에 전기적으로 연결되어 있다.
도 3은 전력을 제공하고 임피던스를 감소시키는 방법을 위한 또 다른 통상적인 표면 실장 캐패시터 배치 설계의 단면도이며, 여기서는 인쇄 배선 기판 반도체 패키지의 뒷면(반도체 표면에 대향하는 패키지 표면)에 표면 실장 기술(SMT) 캐패시터 (150 및 160)이 배치되어 있다. PWB 반도체 패키지는 쓰루 홀 비아(through hole via) (175)를 갖는 코어 (170)을 포함한다. 빌드 업 층(build-up layer) (180)은 코어의 양 측 에 형성되고, 마이크로 비아 (190)는 코어의 쓰루 홀 비아 (175)를 빌드 업 층의 표면 패드 (195)에 연결시킨다. 반도체 (140)의 전력 (Vcc) 및 접지 (Vss) 단자는 마이크로 비아 (190)와 쓰루 홀 비아 (175)를 통해 PWB 반도체 패키지의 뒷면 상의 표면 실장 캐패시터의 단자에 연결된다.
도 3에 나타낸 표면 실장 캐패시터 배치 설계와 마찬가지로, 도 4a는 인텔 펜티엄 4? PWB 반도체 패키지를 도시하며, 패키지 뒷면의 중앙 영역에 SMT 캐패시터가 배치되어 있는 것을 나타내고 있다. 도 4a 및 도 4b는 문헌(Intel Technology Journal 제9권, 제4판, 2005)으로부터 나온(adapted) 것이다..
도 4b는 이러한 인텔 펜티엄 4? PWB 반도체 패키지의 임피던스를 나타낸다. 도 4b의 수직 축은 패키지의 정규화된 임피던스 크기를 나타내며 수평 축은 주파수를 나타낸다. 패키지의 뒷면 상의 업계 표준형 표면 실장 캐패시터(도 4b의 진한 선)는 최대 100 ㎒ 약간 미만까지(up to a little less than 100 ㎒) 임피던스를 효과적으로 감소시킬 수 있다. 로우 임피던스 배열 캐패시터를 사용하면 그 캐패시터의 더 높은 자기 공진 주파수로 인해 이 값을 거의 100 ㎒까지 올릴 수 있다. 그러나, 100 ㎒를 넘어서면, 캐패시터 회로의 배선 인덕턴스가 지배하기 시작하고, 도 4b로부터 알 수 있는 바와 같이 임피던스가 상승한다. 이 배선 인덕턴스는, 패키지의 두께를 관통하여 연장하여(extend through) 캐패시터를 마이크로프로세서에 상호연결하는 비아에 기인한다. 이러한 비아는 도 3에서 비아 (175)로 도시되어 있다. 거의 1 ㎓에서, 반도체 소자에 집적된 캐패시터(온 칩 캐패시터)는 임피던스를 더 낮은 값으로 다시 감소시킨다. 따라서, 이 중간 주파수 범위에서 임피던스를 효과적으로 감소시킬 수 없는 것은 해결해야할 주요 문제점으로 남아 있다.
하워드(Howard) 등의 미국 특허 출원 제5,161,086호에 설명되어 있는 것과 같은 임피던스와 "잡음"을 최소화하는 일반적인 접근방법이 공지되어 있다. 하워드(Howard) 등은 다수의 적층형(laminated) 인쇄 배선 기판 층 내에 하나 이상의 캐패시터 적층판(capacitor laminate)(평면형 캐패시터)이 배치되어 있는 용량성 인쇄 배선 기판을 개시한다. 수많은 집적 회로가 기판 상에 실장되어 있고 캐패시터 적층판과 동작가능하게 결합된다. 이 기판은 로우 배선 인덕턴스를 갖는 차용형 또는 공유형 캐패시턴스(borrowed or shared inductance)를 이용하여 용량성 기능을 제공한다. 그러나 이 접근방법은 유기 적층판의 낮은 유전체 상수로 인해 작은 PWB 패키지에서 높은 캐패시턴스를 달성하지 않으며, 원하는 주파수 범위에서 임피던스를 감소시키지 않는다. 작은 PWB 반도체 패키지의 사용가능한 총 캐패시턴스가 불충분하고 캐패시터 적층판 공진 주파수가 원하는 범위에 있지 않기 때문에, 단지 유기 캐패시터 적층판을 IC에 더 가까이 배치하는 것은 만족스러운 기술적 해결책이 아니다.
차크라보르티(Chakravorty)의 미국 특허 출원 제6,611,419호는 스위칭 잡음을 감소시키기 위해 캐패시터를 내장하는 대안의 접근방법을 개시한다. 집적 회로 다이의 전원 단자들은 다층 세라믹 기판의 적어도 하나의 내장된 캐패시터의 각각의 단자에 결합될 수 있다.
아메이(Amey) 등의 미국 공개 공보 제2006-0138591호는 높은 캐패시턴스 캐패시터를 인쇄 배선 기판의 코어 내에 통합시켜 배선 인덕턴스를 감소시키는 방법을 개시하며, 최소화된 임피던스를 위해 이 높은 캐패시턴스 캐패시터를 빌드 업 층에 배치할 수 있음을 제안한다. 볼랜드(Borland) 등의 대리인 번호 EL-0728인 미국 특허 출원은 캐패시터가 인쇄 배선 기판의 외부 층에 내장되어 있는 설계를 개시한다.
볼랜드(Borland) 등은 문헌(2006년 10월 대만의 CircuiTree Live 지에 실려 있는 "Decoupling of High Performance Semiconductors Using Embedded Capacitors")에서 반도체의 바로 밑의 영역(다이 새도우(die shadow)) 내의 인쇄 배선 기판의 "x-y" 면에 배치되어 있는 200개의 내장된 캐패시터 배열이 거의 300 ㎒와 1 ㎓ 사이의 중간 주파수 범위의 ITRS 2007 목표 값으로 임피던스를 감소시키는 전기 시뮬레이션 데이터를 보여주고 있다. 캐패시터를 내장하는 것은, 캐패시터와 반도체의 전기 배선의 로우 인덕턴스로 인해, 표면 실장 캐패시터에 비해 캐패시터의 공진 주파수를 더 높은 값으로 시프트한다. 성과가 있기 위해, 내장된 캐패시터를 이용하여 디커플링하는 것은 반도체 바로 아래 그리고 다이 새도우 내의 인쇄 배선 기판 층 상에 많은 캐패시터를 필요로 한다.
일반적으로, 세라믹 캐패시터를 내장하는 이러한 이전의 접근방법들은 가능한 한 반도체 가까이에 PWB 반도체 패키지의 단일 층 상에 캐패시터를 배치하는 것에 초점을 맞춰 왔다. 이러한 배치 접근 방법은, 인덕턴스가 최소한으로 감소되어 내장된 캐패시터의 공진 주파수를 소정의 크기에 대해 가능한 한 높이 상승시킬 수 있도록 캐패시터-반도체 전기 배선 거리를 최소화하고자 하는 것이다. 이후 공진 주파수 범위를 달성하는 것은 크기가 다른 내장된 캐패시터를 사용함으로써 완수된다.
그러나 반도체 PWB 패키지의 임피던스 값을 감소시키는 것은 반도체의 추가의 진보에 여전히 필요하다. 반도체 PWB 패키지의 전체 임피던스 값을 감소시키는 것은 각 캐패시터의 공진 주파수에서의 임피던스의 감소를 필요로 한다. 캐패시터 공진 주파수에서의 임피던스 감소의 정도는 그 캐패시턴스에 비례하기 때문에, 임피던스를 더 감소시키려면 캐패시턴스를 증가시켜야 한다. 내장된 캐패시터 각각의 캐패시턴스 밀도(즉, 단위 영역 당 캐패시턴스)가 개선되지 않았다고 가정하면, 임피던스를 감소시킨다는 것은 더 많은 캐패시터가 다이 새도우 내의 한 층 상에 배치되어야만 한다는 것을 의미한다. 원하는 공진 주파수의 전체 범위를 수용하기 위해, 내장된 캐패시터 배치에 대한 이전의 접근방법은 단지 다이 새도우 내의 한 층 위에 크기가 다른 캐패시터들을 점점 더 많이 배치하기만 할 것이다.
그러나, 다이 새도우 바로 내의 PWB 반도체 패키지 영역이 제한되기 때문에, 원하는 주파수 범위에 대해 목표 임피던스 값을 달성하기에 충분한 캐패시터를 하나의 층 위에 배치할 만큼 충분한 영역이 없을 수 있다. PWB 반도체 패키지 내에 캐패시터를 배치하는 새로운 접근방법이 필요하다. 이 새로운 접근방법으로 인해, 미래의 반도체에서 발생가능한 보다 높은 임피던스 값에 대해 충분히 높은 캐패시턴스를 발생시키는 캐패시턴스 배치가 생길 것이다. 이 새로운 접근방법은 또한, 도 4b의 임피던스 피크를 나타내는 주파수 범위(즉, 약 100 ㎒ 내지 1 ㎓)와 같은 목표 주파수 범위에 걸쳐 임피던스를 목표 값으로 감소시킬 수 있도록 내장된 캐패시터의 공진 주파수를 특정 주파수 범위로 커스터마이즈(customize)(또는 맞춤화(tailoring))하는 것을 허용한다.
이러한 접근방법은, 이전에 논의한 접근방법들이 내장된 캐패시터의 수직 배치를 달리하면서 그 캐패시터의 적어도 일부분을 다이 새도우 내에 수평으로 위치시키고 그와 동시에 반도체 단자로부터의 캐패시터 전극 단자의 거리를 제어하는 다중요소 메커니즘(multifactor mechanism)을 고려해 보지 않았고, 이것에 대해 동기 부여되지 않았고, 또한 이를 제안하지 않았기 때문에 이전에 논의한 접근방법들에 의해 예측가능하지 않다.
본 명세서에서 설명하는 방법 및 소자는 이러한 예상하지 못한 접근방법을 제공하며, 충분한 개수의 캐패시터들의 공진 주파수가 목표 값을 달성하고, 이 공진 주파수가 함께 합쳐졌을 때 예를 들면 도 4b에 도시된 임피던스 스파이크를 제거할 수 있도록 100 ㎒와 1 내지 3 ㎓ 사이의 원하는 주파수 범위에 대해 임피던스를 감소시키는 방식으로 배치된 충분한 개수의 캐패시터들을 제공함으로써 이 문제를 해결한다.
다층의 인쇄 배선 기판 반도체 패키지 상에 내장된 개별형 캐패시터(singulated capacitor)를 포함하는 인쇄 배선 기판 반도체 패키지 또는 PWB 전력 코어를 제조하는 방법이 본 명세서에서 설명되며, 내장된 캐패시터 각각의 적어도 일부분은 다이 새도우 내에 놓여져 있으며, 내장되며 개별형인 이 캐패시터는 적어도 제1 전극과 제2 전극을 포함한다. 내장되며 개별형인 캐패시터의 제1 전극과 제2 전극은 반도체 소자의 Vcc(전력) 단자와 Vss(접지) 단자에 각각 상호연결된다. 내장된 캐패시터의 크기를 다르게 하여 서로 다른 자기 공진 주파수를 발생시키며, PWB 반도체 패키지 내의 내장된 캐패시터의 수직 배치는 내장된 캐패시터의 커스터마이즈된 공진 주파수가 로우 임피던스로 달성될 수 있도록 캐패시터-반도체 전기 배선의 고유 인덕턴스를 제어하는 데에 사용된다.
정의
본 명세서의 발명의 상세한 설명 및 특허청구범위는 이하의 정의를 참조하여 해석될 것이다:
본 명세서에서 사용되는 바와 같이, 용어 "다이 새도우"란 상부 평면 투시도법으로 보았을 때 반도체로부터 PWB 반도체 패키지 상으로 투사되는 영역을 지칭한다.
본 명세서에서 사용되는 바와 같이, "박 위에서 소성된 캐패시터(fired-on-foil capacitor)"란 금속 박 위에서 피착된 유전체 층을 상승된 온도에서 소성시키 고 이 유전체를 결정화하고 소결시켜 고 유전체 상수 층을 형성함으로써 형성되는 캐패시터를 지칭한다. 상부 전극은 유전체를 소성시켜 캐패시터를 형성하기 전에 또는 그 후에 피착될 수 있다.
본 명세서에서 사용되는 바와 같이, "개별형 캐패시터"란 금속 박 위에 형성된 개개의 캐패시터를 지칭한다.
본 명세서에서 사용되는 바와 같이, 용어 "박"은 일반적인 금속 층, 도금 금속, 스퍼터된 금속 등을 포함한다.
본 명세서에서 사용되는 바와 같이, 용어 "고 유전체 상수 물질" 또는 "고, K 캐패시터 유전체 물질"이란 500 보다 큰 벌크 유전체 상수를 갖는 물질을 지칭하며, 일반식 ABO3을 갖는 페로브스카이트형의 강유전체 조성물을 포함할 수 있다. 이러한 조성물의 예로는, BaTiO3; BaSrTiO3; PbTiO3; PbTiZrO3; BaZrO3 및 SrZrO3 또는 그 혼합물이 있다. Pb(Mg1/3Nb2/3)O3 및 Pb(Zn1/3Nb2/3)O3와 같이 A 및/또는 B 위치에 대체 원소로 치환함으로써 다른 조성물 또한 가능하다. 상기 조성물의 혼합 금속 버전 또한 포함된다.
본 명세서에서 사용되는 바와 같이, "내부 층 패널"이란 개별형이며 내장된 캐패시터를 함유하는 금속 박/수지 침투 가공재(prepreg) 층을 지칭한다.
본 명세서에서 사용되는 바와 같이, 용어 "PWB 반도체 패키지"란 적어도 하나의 IC가 배치되어 있고 상호연결되어 있는 인쇄 배선 기판 구조를 지칭하며, 이것이 아니라면 인터포저(interposer), 멀티칩 모듈, 영역 배열 패키지(area array package), 시스템 온 패키지(system-on package), 시스템 인 패키지(system-in package)등으로서 정의될 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "인쇄 배선 기판(PWB) 코어" 또는 "인쇄 배선 기판(PWB) 전력 코어"는, 회로 및 PWB 전력 코어의 경우 내장된 캐패시터를 함유할 수 있는 적어도 하나의 수지 침투 가공재/금속 층을 포함하는 적어도 하나의 내부 층 PWB 적층판 구조로부터 형성된 인쇄 배선 기판 구조를 지칭한다. PWB 코어 또는 PWB 전력 코어는 통상적으로 쌓여 지거나 또는 순차적으로 코어에 추가되어 완성된 반도체 패키지를 형성하는 추가의 금속/유전체 층에 대한 기부로서 사용된다.
본 명세서 사용되는 바와 같이, 용어 "인쇄 회로 마더보드"란 위에서 정의한 반도체 패키지가 일반적으로 배치되고 상호연결되는 대형 인쇄 배선 기판을 지칭한다.
본 명세서에서 사용되는 바와 같이, "캐패시터 자기 공진 주파수"란 회로 배선이 전혀 없는 개별형 캐패시터의 공진 주파수를 지칭한다.
본 명세서에서 사용되는 바와 같이, "캐패시터 공진 주파수"란 PWB 반도체 패키지 내의 그 위치의 캐패시터의 공진 주파수를 지칭하여, 반도체-캐패시터 배선 인덕턴스 및 저항을 포함한다. 캐패시터 공진 주파수는 배선 인덕턴스와 저항으로 인해 자신의 자기 공진 주파수보다 항상 더 낮을 것이다.
본 명세서에서 사용되는 바와 같이, 용어 "반도체" 및 "집적 회로" 또는 "IC"는 서로 바꾸어 사용할 수 있으며 마이크로프로세서와 같은 소자를 지칭한다.
본 명세서에서 사용되는 바와 같이, "캐패시터의 일부분(part of capacitor)"이란 속해 있는 전체 캐패시터보다 작은 어떤 것을 지칭한다. "일부분"이라는 것은 캐패시터를 이루는 하나 이상의 단위들을 나타내는 임의의 다른 용어로 대체될 수 있는 일반적인 용어이며, "일부분(portion)", "부분(division)", "세부부분(subdivision)", "섹션" 및 "조각(fragment)"으로 바꾸어 사용할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "커스터마이즈된"이란 본 명세서에서 개시한 방법에 의해 내장되는 캐패시터의 공진 주파수의 특성(quality)을 지칭한다. "커스터마이즈된" 공진 주파수란 개개의 사양에 따라 획득되고 변경되고 또는 달성된 공진 주파수 및/또는 개개의 요구에 부응하도록 또는 이에 적합하도록 만들어진 공진 주파수를 지칭한다. 일반적인 용어로서, "커스터마이즈된"은 "맞춤화된"으로 바꾸어 사용할 수 있다.
본 명세서에서 사용되는 바와 같이, "종단 간격"이란 캐패시터의 정극과 부극 단자들(또는 캐패시터의 정극과 부극으로의 전기적 연결 지점들) 간의 거리를 지칭한다.
개별형 캐패시터가 패키지의 서로 다른 수직 층 상에 내장될 수 있고, 각 캐패시터의 적어도 일부분이 다이 새도우 내에 놓여져 있는 것을 특징으로 하는 PWB 반도체 패키지를 설계하는 접근방법이 본 명세서에서 설명된다. 내장된 캐패시터의 크기를 다르게 하여 서로 다른 캐패시터 자기 공진 주파수를 발생시킬 수 있다. PWB 반도체 패키지의 서로 다른 층 상에 캐패시터를 수직으로 배치하는 것은, 내장된 캐패시터 각각이 커스터마이즈된 공진 주파수에서 감소된 임피던스를 제공하도 록 내장된 캐패시터-반도체 전기 배선의 고유 인덕턴스를 제어하는 데에 사용된다. 더 높은 캐패시턴스 따라서 100 ㎒에서 1 내지 3 ㎓의 주파수 범위에 걸쳐 로우 임피던스를 제공하기 위해 여러 크기 및 위치가 사용될 수 있다.
내장된 캐패시터 각각이 100 ㎒와 1 내지 3 ㎓ 사이의 정확한 값과 같은 목표 주파수에서 감소된 임피던스를 제공하도록 PWB 반도체 패키지 내의 특정 위치에 개별형이며 내장된 캐패시터를 배치하는 방법이 본 명세서에서 또한 설명된다. 캐패시터의 크기를 다르게 하고 이 캐패시터들을 반도체로부터 서로 다른 수직 거리에 내장시킴으로써, 더 많은 수의 캐패시터들 따라서 더 많은 캐패시턴스가 가능하게 되고, 그에 따라 원하는 주파수 범위 전체에 걸쳐 더 낮은 임피던스가 가능하게 된다. 가장 간단하게, 설명된 본 방법은 PWB 반도체 패키지 내의 소정의 수직 및 수평 위치에 크기가 다른 개별형 캐패시터들을 배치하여 그 배선 인덕턴스를 제어하는 것이다. 수평 위치에 관해서는, 각 캐패시터의 적어도 일부분이 다이 새도우 내에 놓인다. 수직 위치에 관해서는, 내장되며 개별형인 캐패시터는 PWB 반도체 패키지 내의 서로 다른 층 상에 위치될 수 있다.
내장되며 개별형인 각 캐패시터의 적어도 일부분이 반도체의 다이 새도우 내에 놓이도록 이를 배치하는 것은 이하의 효과를 갖는다. 첫째, 이것은 IC 단자와 캐패시터 전극을 상호연결하는 데에 필요한 통상적인 수평 전기 트레이스(또는 팬 아웃(fan-out))와 관련된 인덕턴스 이슈를 없앤다. 내장된 캐패시터의 캐패시터 전극 단자(또는 전기 배선이 캐패시터 전극으로 되는 지점)가 PWB 반도체 패키지의 두께보다 작은 다이 새도우의 외부에 좀 떨어져 배치되기만 하면, 내장된 캐패시터 의 공진 주파수는 패키지 뒷면 상의 표면 실장 캐패시터들로 달성가능한 것보다 더 높을 것이며, 내장된 캐패시터는 유용한 공진 주파수를 갖게 될 것이다.
둘째, 설명된 본 방법에 따라 내장되며 개별형인 캐패시터를 배치하는 것은 각종 배선의 인턱턴스 및 저항 값을 제어할 수 있게 하며, 이어서 이것은 내장된 캐패시터와 그 전기 배선에 목표 공진 주파수를 갖게 하는 기능을 제공한다.
셋째, 반도체 소자로부터 서로 다른 수직 거리를 갖는 서로 다른 층에 개별형 캐패시터들을 내장하는 것은 이 내장된 캐패시터들이 좀 더 쉽게 병렬로 연결되게 하며, 이것은 더 높은 전력 반도체 소자의 I/O 스위칭 회로에 대해 전하 공급기로서 사용될 수 있는 더 높은 전체 캐패시턴스를 허용한다.
내장되며 개별형인 서로 다른 크기의 캐패시터를 사용하면 내장된 캐패시터 각각의 자기 공진 주파수에 대한 서로 다른 값을 제공한다. 내장되며 개별형인 각 캐패시터들에 대한 3가지의 변수 - 크기, PWB 반도체 패키지 내에서의 수평 위치 및 수직 위치 -를 조합하면, 캐패시터 공진 주파수를 미조정하면서 더 낮은 임피던스에 더 큰 캐패시턴스를 제공하는 기능을 제공하며, 궁극적으로는 상당한 설계 융통성을 제공한다.
마이크로프로세서와 같은 반도체의 Vcc(전력) 단자와 Vss(접지) 단자는 PWB 반도체 패키지의 개별형이며 내장되는 캐패시터의 제1 및 제2 전극에 연결된다. 이어서, 이 캐패시터 전극들은 또한 인쇄 기판 마더보드의 전력 및 접지면에 연결될 수 있다.
본 명세서에서 설명되는 PWB 반도체 패키지 설계는 박 위에 개별형 캐패시터를 함유하는 내부 층 패널(innerlayer panel)이 각종 물질과 공정으로 형성되게 한다. 일반적으로, 박 위에서 소성되는 기술은 비교적 높은 온도에서 소성되어 소결된 세라믹 캐패시터를 형성하는 세라믹 조성물을 이용하여 박 위에서 개별형 세라믹 캐패시터를 제조하는 데에 채용되는 것이 바람직할 수 있다. 이러한 캐패시터는 박막 또는 후막 접근방법으로부터 형성될 수 있으며, 일반적으로 높은 유전체 상수를 갖는다. 상기의 박 위에서 소성된 캐패시터를 함유하는 박은 업계 표준형 인쇄 배선 기판 적층 공정을 이용하여 수지 침투 가공재에 적층되어 내부 층 패널을 형성하고, 이는 함께 적층되어 PWB 전력 코어를 형성한다. PWB 전력 코어를 형성한 후, 빌드 업 층이 순차적으로 추가되어 PWB 반도체 패키지를 완성한다. 캐패시터는 또한 PWB 반도체 패키지의 빌드 업 층 내로 집적될 수 있다.
캐패시터를 PWB 반도체 패키지 내로 내장시키는 본 명세서에 설명된 방법 및 설계의 결과, 더 높은 캐패시턴스와 목표 공진 주파수를 얻을 수 있다. 이 목표 공진 주파수는 내장된 캐패시터의 배치 설계를 목표로 하기 위해 또는 이를 안내하기 위해 미리 결정될 수 있다. 이러한 배치 설계는 모든 캐패시터의 공진 주파수 값의 범위를 달성할 수 있다. 이러한 값은, 배치 설계와 함께 조합되면, 100 ㎒에서 1 내지 3 ㎓까지와 같은 중간 주파수 형의 광범위에 걸쳐 임피던스를 감소시킨다. 따라서, 본 명세서에 설명된 방법 및 설계는, 표면 실장 캐패시턴스 또는 온 칩 캐패시턴스가 해결할 수 없는 임피던스 스파이크의 제거를 가능하게 하여 전압 드룹과 전압 리플이 감소된, 더 낮은 전압에서의 더 높은 전력 IC의 동작이 가능하게 된다.
도 5a 내지 도 5h는 박 위에서 소성된 개별형 캐패시터가 다층 상에 내장되고 쓰루 홀 비아와 마이크로 비아에 의해 PWB 반도체 패키지의 하부면과 상부면 상의 전도성 패드에 상호연결된 PWB 반도체 패키지의 제조 방법을 도시한다. 도 5d는 박 위에서 소성된 캐패시터의 상부도이다. 도 5g는 아래에서 보았을 때 박을 에칭한 후 그리고 PWB 내부 층 패널 내의 개별형 캐패시터의 상부도이다.
개별형 캐패시터를 형성하는 대안의 접근방법이 공지되어 있고 실시가능하며 본 명세서에서 설명한 방법에서 사용될 수 있다. 예를 들면, 유전체는 금속 박 전체에 걸쳐 피착될 수 있다. 이러한 접근방법은 적절한 전극을 반도체 소자의 전력 및 접지 단자와 연결하기 위해 다른 에칭 패터닝을 필요로 하지만, 이러한 대안의 방법은 동일한 설계 요건을 달성할 수 있다.
본 발명을 실시하는 한 방법을 도시하기 위해 박 위에서 소성된 캐패시터의 특정 예가 이하에서 설명된다. 도 5a는 개별형 캐패시터를 제조하는 첫번째 단계의 측면도이며, 이는 업계에서 일반적으로 사용가능한 유형의 금속 박 (210)을 나타내고 있으며, 금속 박은 구리, 구리-인바-구리, 인바, 니켈, 니켈 코팅된 구리 또는 유전체 층의 소성 온도를 초과하는 융점을 갖는 기타 금속일 수 있다. 박이 본질적으로 구리 또는 니켈을 포함하는 것이 바람직하다. 박 (210)의 두께는 1 내지 100 마이크로미터일 수 있으며, 3 내지 75 마이크로미터인 것이 바람직하며, 약 1/3 온스 내지 1 온스의 구리 박에 상당하는 12 내지 36 마이크로미터인 것이 가장 바람직하다. 적합한 구리 박의 예로는, 오크-미쯔이(Oak-Mitsui)사로부터 구할 수 있는 PLSP 그레이드 1 온스(PLSP grade 1 ounce)(36 마이크로미터의 두께)이다. 적합한 니켈 박의 예로는 올포일(Allfoil)사로부터 구할 수 있는 25 마이크로미터 니켈 박 201이다.
도 5b에서, 캐패시터 유전체 물질이 포일 (210) 위에 피착되어 유전체 층 (220)을 형성한다. 캐패시터 유전체 물질은, 예를 들면, 유전체 영역을 규정하는 마스크를 통해 고 유전체 상수 물질을 스퍼터링하거나 또는 고 유전체 상수 유전체 페이스트를 스크린 프린트함으로써 피착될 수 있다. 다른 피착 방법으로는 고 유전체 상수 물질의 화학 용액을 사용하여 박의 원하는 영역을 코팅하는 것이 있다. 다른 방법들이 적절할 수도 있다.
고 유전체 상수 (고 K) 물질이란 500 보다 큰 벌크 유전체 상수를 갖는 물질을 지칭하며, 일반식 ABO3을 갖는 페로브스카이트형의 강유전체 조성물을 포함할 수 있다. 이러한 조성물의 예로는, BaTiO3; BaSrTiO3; PbTiO3; PbTiZrO3; BaZrO3 및 SrZrO3 또는 그 혼합물이 있으나 이에 제한되지 않는다. Pb(Mg1/3Nb2/3)O3 및 Pb(Zn1/3Nb2/3)O3와 같이 A 및/또는 B 위치에 대체 원소로 치환함으로써 다른 조성물이 또한 가능하다. 적합한 고 K 물질은 바륨 티탄산염(BaTiO3)이다.
상술한 조성물의 도핑되고 혼합된 금속 버전 또한 적합한 유전체 물질이다. 도핑과 혼합은, 물질이 "X7R" 또는 "Z5U" 표준과 같은 전기 산업 협회 사양을 충족시키기 위해 필요한 캐패시턴스 온도 계수(temperature coefficient of capacitance;TCC)와 같은 필요한 최종 용도 특성 사양(end-use property specification)을 달성하기 위해 주로 행해진다.
이후 유전체 층 (220)을 소성시킨다. 소성 온도의 범위는 700 ℃ 내지 1400 ℃일 수 있다. 소성 온도는 기초 금속 박의 융점과 유전체에서 요망되는 미세구조 변화(microstructural development)에 좌우된다. 예를 들면, 구리에 적합한 최대 소성 온도는 거의 1050 ℃이지만, 니켈의 경우, 이것은 그 융점 때문에 1400 ℃만큼 높을 수 있다. 소성 동안, 유전체는 결정화하고 밀도가 높아진다. 결정화는 통상적으로 500 내지 700 ℃의 온도 범위에서 일어나고 추가의 가열은 유전체의 밀도를 높이며 입자 성장을 촉진시킨다. 소성은 금속 박에 산화 방지를 제공하기에 충분할 만큼 산소가 낮은 환원 분위기 또는 보호 분위기 하에서 행해진다. 필요한 정확한 분위기는 온도와, 기초 금속 박의 산화의 열역학 및 동역학에 좌우될 것이다. 이러한 보호 분위기는, 문헌(J.Iron Steel Inst., 160, 261 (1948년))에 실려있는 리차드슨(F. D. Richardson) 및 제프(J. H. E. Jeffes)의 공보에 개시된 바와 같은 온도 산출 또는 다이어그램의 함수로서 산화물 형성의 표준 자유 에너지(standard free energy)로부터 열역학적으로 도출될 수 있다. 예를 들면, 구리를 기초 금속 박으로 사용할 경우, 700 ℃, 900 ℃ 및 1050 ℃에서 소성시키는 것은 구리가 산화되지 않게 하기 위해 각각 4×10-11, 3.7×10-8, 및 1.6×10-6 분위기 보다 대략 작은 산소(PO2)의 부분적인 가압을 필요로 할 것이다.
도 5c에서, 전극 (230)이 유전체 층 (220) 위에 형성된다. 전극 (230)은 예를 들면, 전도성 페이스트를 스크린 프린팅하거나 또는 스퍼터링하는 것 뿐만 아니 라 당 기술 분야에 공지된 다른 방법에 의해 형성될 수 있다. 일반적으로, 유전체 층 (220)의 표면 영역은 전극 (230)의 표면 영역보다 커야 한다. 전극 (230)이 통상적으로 유전체 층 (220)이 소성된 후에 피착되지만, 유전체 층 (220)을 소성시키기 전에 또한 피착될 수 있으며, 이 경우 상부 전극과 유전체는 함께 소성된다.
도 5d는 도 5c에 있는 것의 상부도이다. 도 5d는 박 (210) 위에 있는 4 개의 유전체 층 (220)과 4 개의 전극 (230)을 나타낸다. 그러나, 반도체 소자의 전력 및 접지 단자와 일관되는 각종 패턴 또는 위치로, 임의의 개수의 유전체 층 (220) 및 전극 (230)이 박 (210) 위에 배치될 수 있다.
도 5e는 구조의 구성성분 측(즉, 유전체 층 (220)과 전극 층 (230)을 함유하는 측)이 수지 침투 가공재 (360) 및 금속 박 (310)을 포함하는 PWB 코어에 적층되어 있는 캐패시터 온 포일 구조를 뒤집은 것을 도시한다. 적층은, 예를 들면 업계 표준형 인쇄 배선 기판 공정에서 FR4 에폭시 수지 침투 가공재를 이용하여 수행될 수 있다. 대안으로, 에폭시 수지 침투 가공재 유형 106이 사용될 수 있다. 적합한 적층 조건은 28 수은주 인치까지 배기된 진공 챔버에서 1시간 동안 208 psig에서 185 ℃일 수 있다. 에폭시로 인해 적층판들이 서로 접착되는 것을 방지하기 위해 실리콘 고무 가압 패드 및 매끄러운 PTFE(폴리테트라플로오로에틸렌)로 충진된 유리 방출 시트가 박 (210, 310)과 접촉할 수 있다. 유전체 수지 침투 가공재 및 적층 물질은, 예를 들면, 업계 표준형 에폭시, 고 Tg 에폭시, 올리이미드, 폴리테트라플로오로에틸렌, 시안산염 에스테르 레진, 충진된 레진 시스템(filled resin system), BT 에폭시 및 전기적 절연을 제공하는 기타 레진 및 라미네이트와 같은 임의의 유형의 유전체 물질일 수 있다. 방출 시트는, 에폭시가 회로 층들 사이의 적층판들을 서로 접착시키는 것을 방지하도록 박과 접촉할 수 있다. 그 결과 생성된 구조는 한 면은 박 (210)에 의해 다른 한 면은 박 (310)에 의해 둘러싸여질 수 있다.
도 5f를 참조해보면, 적층 후에, 포토 레지스트(미도시)가 박 (210 및 310)에 도포된다. 포토 레지스트가 결상되고, 현상되며, 금속 박은 에칭에 의해 패터닝되고, 포토 레지스트는 업계 표준형 인쇄 배선 기판 공정 조건을 이용하여 제거된다. 에칭은 박 (210)에 트렌치 (265)를 생성하고, 박 (210)으로부터 두 개의 표면 전극 (270 및 272)를 생성한다. 전극 (272) 및 전극 (230)이 연결되어 전극 (270)에 대한 대향 전극을 형성한다. 박 (310)은 도 5f에 도시된 에칭 공정에서 전부 제거되거나 또는 패터닝되어 일부 특성을 가질 수 있다.
도 5g는 박을 패터닝한 후 개별형 캐패시터의 아래로부터 본 평면도이다. 이 도면은 도 5f의 화살표의 위치에서 취해진 것이므로 수지 침투 가공재 (360)을 포함하지 않는다.
도 5h를 참조해보면, 박을 패터닝한 후, 원하는 개수 및 원하는 크기의 개별형 캐패시터를 각각 갖는 원하는 개수의 내부 층 패널을 업계 표준형 PWB 적층 조건을 사용하여 함께 적층하여 다층 위에 개별형 캐패시터를 함유하는 PWB 전력 코어 구조 (4000)을 형성할 수 있다. 적층된 내부 층 패널들 각각은 고유하게 패터닝될 수 있다. 이 단계에서 캐패시터들을 연결하는 쓰루 홀 비아 (300) 뿐만 아니라 모든 신호 비아의 구멍을 뚫고 도금할 수 있다. 원하는 개수의 빌드 업 층 (310) 뿐만 아니라 임의의 신호 층, 추가의 층 및 회로가 추가될 수 있다. 마이크로 비아 (320)과 표면 패드 (330)에 의해 전력 코어로부터 PWB 반도체 패키지 표면으로의 연결이 이루어진다. 마지막으로 땜납 마스크 (340)가 추가되어 도 5h의 반도체 패키지 (5000)을 완성할 수 있다.
도 6에 도시된 PWB 반도체 패키지 (5000)은 반도체와 거의 동일한 영역을 갖는 것으로 도시되어 있다. 그러나, 이것은 영역에 있어 반도체와 같을 수도 있고 또는 반도체보다 훨씬 클 수도 있으며, 캐패시터를 함유하는 각 내부 층 위에 각종 크기의 임의의 개수의 캐패시터를 지닐 수 있으며, 내장된 캐패시터 각각의 적어도 일부분이 다이 새도우 내에 놓여져 있다. PWB 반도체 패키지 (5000)은 또한 캐패시터가 없는 내부 층을 함유할 수 있고, 상술한 것과 상이한 제조 단계 시퀀스로 형성될 수도 있다.
도 6은 마더보드 (400) 및 마이크로프로세서와 같은 반도체 소자 (450)과 상호연결되어 있는 PWB 반도체 패캐지 (5000)의 부분 단면도이다. 도시된 바와 같이, 반도체 소자 (450)은 두 개의 전력 및 두 개의 접지 단자를 지닐 수 있으나 더 많이 지닐 수도 있다. 반도체 소자 (450)의 전력 (Vcc) 및 접지 (Vss) 단자는 내장된 캐패시터의 전력 및 접지 전극에 각각 연결되고, 이어서 PWB 마더보드의 적절한 회로에 연결된다.
도 6에 도시된 바와 같이, 다이 새도우는 PWB 반도체 패키지의 상부 표면 상으로 투사되는 반도체 소자 (450)의 영역이며, 이는 화살표 (650) 사이에서 연장한다. 도시된 바와 같이, 반도체의 하나의 전력 및 접지 단자는 두 개의 캐패시터에 병렬로 연결되는 반면, 또 다른 전력 및 접지 단자는 네 개의 캐패시터에 병렬로 연결된다. 그러나, 다이 새도우 내에 적어도 일부분이 놓여져 있는 임의의 개수 또는 임의의 크기의 캐패시터가 반도체의 각 전력 및 접지 단자에 연결될 수 있음을 이해해야 한다.
실시예 1
표 1은 도 7의 PWB 반도체 패키지의 서로 다른 위치에 배치되어 있는 5개의 캐패시터에 대한 비아 길이(마이크로미터 단위)의 함수로서, 관찰된 비아의 인덕턴스 데이터를 나타낸다. 캐패시터들은 유형, 크기, 캐피시턴스 값 및 종단 간격이 동일하여 이러한 변수들이 결과에 영향을 끼치는 것을 없앴다. 비아 길이는 캐패시터 단자와 IC 단자 간의 연결 거리이며, 이는 마이크로미터 단위로 측정된다. 총 비아 인덕턴스는 피코헨리(picoHenry)[pH] 단위로 측정된다. 인덕턴스 데이터는 PWB의 5개의 서로 다른 위치에 배치되어 있는 2 ㎜의 정사각형 캐패시터를 갖는 테스트 매체 상에서의 회로 측정으로부터 얻어졌다.
비아 길이의 함수로서 측정된 비아 인덕턴스
사례 번호 비아 길이 - ㎛ 총 비아 인덕턴스 -pH
1 38 6
2 76 19.74
3 171 70.6
4 376 123.56
5 752 319.48
도 7에 개설된(outlined) PWB 반도체 패키지는, 일반적으로 2/4/2 구성이라 지칭되는, 2개의 빌드 업 층 (710)이 각 면에 도포된 4개 층의 PWB 코어 (700)을 갖는다. PWB 반도체 패키지는 캐패시터의 위치를 명확하게 도시하기 위해 (마이크로 비아, 범프 등이 없는) 미완성인 것으로 나타나 있다. 5개의 캐패시터 각각의 위치를 사례(case) 1 내지 5라고 한다. 사례 1에서, 캐패시터는 반도체 소자에 가장 가까운 상부의 2개의 빌드 업 층 사이에 위치되어 있다; 사례 2에서, 캐패시터는 코어 적층판의 상부에 배치되어 있다. 사례 3에서, 캐패시터는 코어 BT 적층판 내부의 100 ㎛에 배치되어 있다; 사례 4에서, 캐패시터는 코어 적층판의 중간에 배치되어 있다; 사례 5에서, 캐패시터는 하부 빌드 업 층 상의 구조의 바닥에 위치하고 있다. 모든 사례에서, 마이크로 비아의 직경은 100 ㎛였고, 그 간격은 300 ㎛였다.
이러한 인덕턴스 값과 길이를 이용하여, 임피던스 감소와 다이로부터의 캐패시터 거리 간의 관계를 보여주는 시뮬레이션이 수행되었다. 시뮬레이션은 5가지의 사례에 대해 다이 새도우 내에 배치된 4개의 2 ㎜ 정사각형 캐패시터에 기초하였다. 시뮬레이션에 사용된 캐패시터 특성은, 5.31 ㎊(피코파라드)와 같은 캐패시턴스, 8.59 ㏁과 같은 등가 직렬 저항 및 27.11 pH와 같은 캐패시터의 등가 직렬 인덕턴스였다.
도 8은 각종 내장된 캐패시터의 이러한 시뮬레이션에 대한 패키지 임피던스 대 주파수 데이터의 도면을 도시한다. 이 도면은 내장된 캐패시터들의 서로 다른 배치로부터 기인하는 캐패시터들의 공진 주파수를 나타낸다. 도면으로부터 알 수 있는 바와 같이, 내장된 캐패시터 각각의 공진 주파수는 PWB 반도체 패키지에서의 그 수직 위치에 좌우된다. 더 높은 공진 주파수는, IC에 더 가까운 배치 및 다이 새도우 내에서의 배치 때문에 더 낮은 회로 인덕턴스로부터 기인한다.
도 9는 각 사례에 대한 MHz 단위의 공진 주파수 대 집적 회로로부터의 거리의 도면이며, 이것은 PWB 반도체 패키지의 각종 위치에 캐패시터를 배치하는 것으로부터 획득할 수 있는 공진 주파수의 범위를 도시한다.
이 예는 PWB 반도체 패키지의 서로 다른 층 상에 캐패시터를 배치하는 것이 캐패시터의 공진 주파수를 변경시킴을 도시한다. 캐패시터를 적합하게 수직으로 위치시킴으로써, 그 공진 주파수를 원하는 값으로 맞춤화할 수 있다. 다수의 층에 다수의 캐패시터들을 배치함으로써, 종래 기술인 도 4의 임피던스 피크를 나타내는 주파수 범위 (100 ㎒ 내지 1 ㎓)에 걸쳐 임피던스를 감소시킬 수 있다. 다이 새도우 내의 다수의 층에 캐패시터를 배치하는 것은 배열 방법보다는 중간 주파수 디커플링의 이슈를 해결하는 3차원 접근방법을 허용한다. 이 3차원 접근방법은 캐패시터 공진 주파수의 미조정하게 하고 훨씬 더 높은 캐패시턴스가 다이 새도우 내에 함유되게 하여, 고 전력 반도체 소자에 충분한 전력이 공급되는 것을 더 쉽게 한다.
실시예 2
도 5f에 도시된 내부 층 테스트 패널은 각종 크기의 캐패시터를 갖는, 본 명세서에서 설명된 방법에 따라 제조되었다. 캐패시터의 두 전극은 내부 층 테스트 패널의 외부 층에 있었다. 순전히 캐패시터 크기의 효과에만 완전히 초점을 두기 위해 본 예에서는 비아가 전혀 포함되지 않았다. 캐패시터가 평가되고, 임피던스에 대한 캐패시터 크기의 영향을 결정하는 시뮬레이션이 수행되었다. 캐패시터의 크기는 1.198 ㎜×1.198 ㎜, 2 ㎜×2 ㎜, 5 ㎜×5 ㎜, 10 ㎜×10 ㎜였다. 캐패시터의 캐패시턴스는 각각 2.84 nF, 8.772 nF, 53.93 nF 및 191 nF였다.
도 10은 캐패시터의 임피던스 대 주파수 그래프이며, 이것은 캐패시터의 크기가 감소됨에 따라 캐패시터의 공진 주파수가 증가함을 나타내고 있다. 더 큰 캐패시터는 더 높은 캐패시턴스로 인해 더 작은 캐패시터보다 더 낮은 임피던스를 가졌다. 각종 크기에 의해 커버되는 주파수 범위는 종래 기술인 도 4의 임피던스 스파이크를 가졌던 것과 거의 동일한 범위였다.
상기 예는 PWB 반도체 패키지의 층에 서로 다른 크기의 캐패시터들을 배치하여 공진 주파수를 원하는 값으로 맞춤화할 수 있음을 도시한다.
이하의 원리를 이용하여 PWB 반도체에 서로 다른 크기의 캐패시터들을 내장한다.
a)내장된 캐패시터 각각의 적어도 일부분이 다이 새도우 내에 놓여지고,
b)내장된 캐패시터 각각이 임의의 기타 내장된 캐패시터와 서로 다른 패키지 층에 놓여 있을 수 있고,
c)내장된 캐패시터 각각은 내장된 캐패시터의 단자가 패키지 두께보다 작은 반도체로부터의 거리 내에 있을 수 있도록 수직으로 배치된다.
이러한 원리들은 이하와 같은 이전에 예측할 수 없었던 결과를 가져온다.
1)이것은 PWB 반도체 패키지의 설계에 있어 융통성을 증가시키며,
2)이것은 목표 주파수 범위에서, 특히 100 ㎒와 1 내지 3 ㎓ 사이의 범위에서 PWB 반도체 패키지의 임피던스를 감소시키는 방법을 제공한다.
상세한 설명은 이하의 도면을 참조할 것이며, 동일한 참조번호는 동일한 구성요소를 지칭하며, 도면은 반드시 크기 조정되어(scale) 그려진 것은 아니다.
도 1은 임피던스 감소 및 전압 드룹을 감소시키거나 또는 전압 오버슈트를 완충하기 위한 통상적인 종래 기술의 캐패시터의 사용을 개략적으로 도시하는 도면.
도 2는 임피던스 감소 및 전압 드룹을 감소시키거나 또는 전압 오버슈트를 완충하는 데에 사용되는 통상적인 종래 기술의 표면 실장(SMT) 캐패시터를 갖는 인쇄 배선 기판 패키지의 단면도.
도 3은 표면 실장 기술(SMT) 캐패시터가 인쇄 배선 기판 반도체 패키지의 뒷면에 배치되어 임피던스를 감소시키고 및 전압 드룹을 감소시키고 또는 전압 오버슈트를 완충하는 종래 기술의 인쇄 배선 기판 반도체 패키지의 단면도.
도 4는 문헌(Intel Technology Journal 제9권, 제4판, 2005)으로부터 나온 것이며, SMT 캐패시터를 펜티엄? 4 인쇄 배선 기판 반도체 패키지의 뒷면 상에 배치시키는 것으로부터 기인하는 정규화된 임피던스 대 주파수의 종래기술의 그래프.
도 5a 내지 도 5h는 개별형 캐패시터들이 다층 상에 있는 완성된 PWB 반도체 패키지를 제조하는 방법을 도시하는 도면.
도 6은 마이크로프로세서와 같은 부착된 반도체 및 인쇄 회로 마더보드와 상호연결되어 있는, 도 5h에 도시되어 있는 PWB 반도체 패키지의 단면도.
도 7은 본 명세서에서 설명된 방법에 의해 PWB 반도체 패키지의 코어 및 빌 드 업 층 내에 통합된 5가지의 캐패시터 위치를 나타내는 단면도.
도 8은 도 7에 도시된 5가지의 캐패시터 위치에 대한 임피던스 대 주파수 응답에 대한 전기 시뮬레이션 결과를 도시하는 도면.
도 9는 도 7에 도시된 5가지의 캐패시터 위치에 대한 캐패시터 공진 주파수 대 반도체 소자로부터의 거리를 도시하는 도면.
도 10은 테스트 패키지의 외부 층에 배치되어 있는 4개의 크기가 서로 다른 캐패시터들에 대한 임피던스 대 주파수를 도시하는 도면.
<부호 설명>
300 : 쓰루 홀 비아
320 : 마이크로 비아
310 : 빌드 업 층
340 : 땜납 마스크
400 : 마더보드
450 : 반도체 소자
40000 : PWB 전력 코어 구조
5000 : PWB 반도체 패키지

Claims (10)

  1. 인쇄 배선 기판 반도체 패키지의 제조 방법에 있어서,
    제1 내부 층 패널 캐패시터를 포함하는 제1 내부 층 패널을 제공하는 단계,
    제2 내부 층 패널 캐패시터를 포함하는 제2 내부 층 패널 - 상기 제1 내부 층 패널 캐패시터는 상기 제2 내부 층 패널 캐패시터와는 다른 영역을 포함 - 을 제공하는 단계,
    상기 제1 및 제2 내부 층 패널 캐패시터가 상기 인쇄 배선 기판 반도체 패키지 내에서 서로 다른 수직 위치에 있도록 상기 제1 및 제2 내부 층 패널을 연속하여 위로 함께 적층하는 단계로서, 상기 제1 내부 층 패널은 상기 제2 내부 층 패널에 인접하여 그 위에 적층되는 것인, 상기 적층 단계,
    상기 인쇄 배선 기판 반도체 패키지 상에 다이 새도우를 투사하는 반도체를 제공하는 단계로서, 상기 제1 및 제2 내부 층 패널 캐패시터 각각의 적어도 일부가 상기 다이 새도우 내에 놓이는 것인, 상기 반도체 제공 단계, 및
    전도성 비아를 통해 상기 제1 및 제2 내부 층 패널 캐패시터를 상기 반도체에 상호연결하는 단계
    를 포함하는 인쇄 배선 기판 반도체 패키지의 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 및 제2 내부 층 패널 캐패시터를 반도체에 상호연결하는 단계는 동일한 평면의 전도성 트레이스(conductive trace)를 이용하여 상기 제1 및 제2 내부 층 패널 캐패시터를 상호연결하는 단계를 포함하는 것인 인쇄 배선 기판 반도체 패키지의 제조 방법.
  4. 제1항에 있어서, 상기 제1 및 제2 내부 층 패널 캐패시터를 반도체에 상호연결하는 단계는 마이크로 비아(micro via)와 쓰루 비아(through via)로 구성되는 군에서 선택된 전도성 비아 연결을 이용하여 상기 제1 및 제2 내부 층 패널 캐패시터를 상호연결하는 단계를 포함하는 것인 인쇄 배선 기판 반도체 패키지의 제조 방법.
  5. 인쇄 배선 기판 반도체 패키지의 제조 방법에 있어서,
    인쇄 배선 기판 반도체 패키지를 생성하는 단계; 및
    상기 인쇄 배선 기판 반도체 패키지 상에 다이 새도우를 투사하는 반도체를 상기 인쇄 배선 기판 반도체 패키지에 부착시키는 단계
    를 포함하며,
    상기 인쇄 배선 기판 반도체 패키지를 생성하는 단계는,
    제1 내부 층 패널 캐패시터를 포함하는 제1 내부 층 패널을 제공하는 단계,
    제2 내부 층 패널 캐패시터를 포함하는 제2 내부 층 패널 - 상기 제1 내부 층 패널 캐패시터는 상기 제2 내부 층 패널 캐패시터와는 다른 영역을 포함 - 을 제공하는 단계,
    상기 제1 및 제2 내부 층 패널 캐패시터가 상기 인쇄 배선 기판 반도체 패키지 내에서 서로 다른 수직 위치에 있도록 상기 제1 및 제2 내부 층 패널을 연속하여 위로 함께 적층하는 단계로서, 상기 제1 내부 층 패널은 상기 제2 내부 층 패널에 인접하여 그 위에 적층되는 것인, 상기 적층 단계, 및
    전도성 비아를 통해 상기 제1 및 제2 내부 층 패널 캐패시터를 반도체에 상호연결하는 단계
    를 포함하는 것인 방법.
  6. 제5항에 있어서, 마이크로 비아와 쓰루 비아로 구성되는 군에서 선택된 전도성 비아 연결을 통해 제1 및 제2 내부 층 캐패시터를 상기 반도체에 상호연결하는 단계를 더 포함하는 방법.
  7. 제5항에 있어서, 동일한 평면의 전도성 트레이스를 통해 또는 마이크로 비아와 쓰루 비아로 구성되는 군에서 선택된 전도성 비아 연결을 통해 제1 및 제2 내부 층 캐패시터를 서로 상호연결하는 단계를 더 포함하는 방법.
  8. 목표 주파수에서 임피던스를 감소시키는 디바이스에 있어서,
    인쇄 배선 기판 반도체 패키지; 및
    상기 인쇄 배선 기판 반도체 패키지에 부착되고 상기 인쇄 배선 기판 반도체 패키지 상에 다이 새도우를 투사하는 반도체
    를 포함하고,
    상기 인쇄 배선 기판 패키지는, 제1 내부 층 패널 및 제2 내부 층 패널을 포함하며, 상기 제1 내부 층 패널은 상기 제2 내부 층 패널에 인접하여 그 위에 적층되고, 상기 제1 내부 층 패널은 제1 내부 층 패널 캐패시터를 포함하고 상기 제2 내부 층 패널은 제2 내부 층 패널 캐패시터를 포함하며, 상기 제1 내부 층 패널 캐패시터는 상기 제2 내부 층 패널 캐패시터와는 다른 영역을 포함하고,
    상기 제1 및 제2 내부 층 패널은, 상기 제1 내부 층 패널 캐패시터가 상기 제2 내부 층 패널 캐패시터와는 다른 상기 반도체로부터의 수직 거리에 있도록 연속하여 위로 함께 적층되며,
    상기 제1 및 제2 내부 층 패널 캐패시터 각각의 적어도 일부는 상기 다이 새도우 내에 놓이며,
    상기 인쇄 배선 기판 패키지는, 상기 제1 및 제2 내부 층 패널 캐패시터를 상기 반도체에 상호연결하는 전도성 비아를 더 포함하는 것인, 목표 주파수에서 임피던스를 감소시키는 디바이스.
  9. 삭제
  10. 삭제
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