TWI723793B - 半導體元件及其形成方法 - Google Patents

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TWI723793B
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chip
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吳俊毅
余振華
侯上勇
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件及其形成方法，半導體元件包括：第一晶圓上晶片（CoW）元件，具有第一中介層及貼合到第一中介層的第一側的第一晶粒；第二晶圓上晶片元件，具有第二中介層及貼合到第二中介層的第一側的第二晶粒，第二中介層與第一中介層在橫向上間隔開；以及重布線結構，沿第一中介層的與所述第一中介層的第一側相對的第二側延伸，且沿第二中介層的與所述第二中介層的第一側相對的第二側延伸，所述重布線結構從第一晶圓上晶片元件連續延伸到第二晶圓上晶片元件。

Description

半導體元件及其形成方法
本發明實施例是有關於一種半導體元件及其形成方法。
由於各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的集成密度的持續提高，半導體行業已經歷快速增長。在很大程度上，集成密度的此種提高來自於最小特徵大小(minimum feature size)的重複減小，此使得更多元件能夠集成到給定區域中。
隨著對縮小電子元件的需求的增長，需要更小且更具創造性的半導體晶粒封裝技術。這種封裝系統的一實例是疊層封裝(Package-on-Package，PoP)技術。在PoP元件中，頂部半導體封裝被堆疊在底部半導體封裝頂上，以提供高集成水準及元件密度。另一個實例是基底上晶圓上晶片(Chip-On-Wafer-On-Substrate，CoWoS)結構。在一些實施例中，為形成CoWoS元件，多個半導體晶片被貼合到晶圓上，且接下來執行切割製程(dicing process)以將晶片分離成多個中介層 (interposer)，其中中介層中的每一者貼合有一個或多個半導體晶片。貼合有半導體晶片的中介層稱為晶圓上晶片(Chip-On-Wafer，CoW)元件。CoW元件接著被貼合到基底(例如，印刷電路板(printed circuit board，PCB))以形成CoWoS結構。這些及其他先進封裝技術使得能夠生產出具有增強的功能性及小的佔用面積(footprint)的半導體元件。
依據一些實施例，本發明提出一種半導體元件，其包括：第一晶圓上晶片元件，包括第一中介層及貼合到所述第一中介層的第一側的第一晶粒；第二晶圓上晶片元件，包括第二中介層及貼合到所述第二中介層的第一側的第二晶粒，所述第二中介層與所述第一中介層在橫向上間隔開；以及重布線結構，沿所述第一中介層的與所述第一中介層的所述第一側相對的第二側延伸，且沿所述第二中介層的與所述第二中介層的所述第一側相對的第二側延伸，所述重布線結構從所述第一晶圓上晶片元件連續延伸到所述第二晶圓上晶片元件。
依據另一些實施例，本發明提出一種半導體元件，包括：基底，包括導電特徵；以及複合晶圓上晶片元件，貼合到所述基底的第一表面，所述複合晶圓上晶片元件包括：第一中介層；第一晶粒，耦合到所述第一中介層的背對所述基底的第一側；第二中介層，與所述第一中介層在橫向上間隔開；第二晶粒，耦合到 所述第二中介層的背對所述基底的第一側；第一模製材料，位於所述第一晶粒、所述第二晶粒、所述第一中介層及所述第二中介層周圍；以及重布線結構，沿所述第一中介層的面對所述基底的第二側、沿所述第二中介層的面對所述基底的第二側且沿所述第一模製材料的面對所述基底的第一表面連續延伸。
依據另一些實施例，本發明提出一種半導體元件的形成方法，所述方法包括：將第一晶圓上晶片元件貼合在載體的第一側上，所述第一晶圓上晶片元件包括第一中介層及貼合到所述第一中介層的第一晶粒；將第二晶圓上晶片元件貼合在所述載體的所述第一側上，與所述第一晶圓上晶片元件相鄰，所述第二晶圓上晶片元件包括第二中介層及貼合到所述第二中介層的第二晶粒；在所述載體的所述第一側上並在所述第一晶圓上晶片元件周圍及所述第二晶圓上晶片元件周圍形成模製材料，其中所述第一中介層的第一導電接墊及所述第二中介層的第二導電接墊在所述模製材料的遠離所述載體的上表面處暴露出來；以及在所述第一晶圓上晶片元件並在所述第二晶圓上晶片元件及所述模製材料之上形成重布線結構，其中所述重布線結構從所述第一晶圓上晶片元件連續延伸到所述第二晶圓上晶片元件。
100、100A:半導體元件
101:晶粒
102:載體
103:導電柱/晶粒連接件
105、131、139:焊料區域
107、168:底部填充材料
109、118:模製材料
110:半導體元件/CoW元件
110A、110B:CoW元件
111、S:基底
112:中介層
113、117、132:導電接墊
114:間隙
115:穿孔
119:保護層
121、121A、135:導電線
122:重布線結構
123、137、153:通孔
125、133、145:介電層
127:凸塊下金屬(UBM)結構
128:集成被動器件
141A:最頂介電層
141B:最底介電層
143:芯
147:銅線
149:銅通孔
150:複合CoW元件
151:銅焊墊/導電接墊
152:介電材料
161:外部連接件
163:環
165:黏合材料
170:部分
1000:流程圖
1010、1020、1030、1040:步驟
A-A:橫截面
C1、C2:關鍵尺寸
D1:距離
H1、H2:高度
H3:厚度
P1、P2:間距
S1:基底/下部基底
S2:上部基底
X:第一尺寸
Y:第二尺寸
結合附圖閱讀以下詳細說明，會最好地理解本揭露的方面。注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。 事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據一些實施例的晶圓上晶片(CoW)元件的剖視圖。
圖2至圖5、圖6A及圖6B示出根據實施例的半導體元件在各種製造階段的各種圖。
圖7及圖8示出半導體元件的一部分的各種實施例剖視圖。
圖9及圖10示出在一些實施例中用於形成CoW元件的晶片的各種俯視圖。
圖11示出在一些實施例中形成半導體元件的方法的流程圖。
以下揭露內容提供用於實施本發明的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本揭露。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號和/或字母。除非另有說明，否則在說明書通篇中，不同圖中的相同參考編號指代通過相同或相似的方法、使用相同或相似的材料的形成的相同或相似的組件。
此外，為易於說明，本文中可能使用例如“之下 (beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的方向外還囊括元件在使用或操作中的不同方向。裝置可具有其他方向(旋轉90度或其他方向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1示出根據一些實施例的具有晶圓上晶片(CoW)結構的半導體元件110(也稱為CoW元件110)的剖視圖。為簡單起見，圖1僅示出半導體元件110的左側部分，且如所屬領域中的技術人員容易理解，半導體元件110的右側部分可與圖1中所示左側部分相同(例如，對稱)或相似。
為形成半導體元件110，將一個或多個晶粒101(也可稱為半導體晶粒、晶片或積體電路(integrated circuit，IC)晶粒)貼合到中介層112。在一些實施例中，晶粒101是相同類型的晶粒(例如，記憶體晶粒或邏輯晶粒)。在其他實施例中，晶粒101是不同類型的，例如，一些晶粒101是邏輯晶粒，而其他晶粒101是記憶體晶粒。儘管在圖1中示出兩個晶粒101，然而如所屬領域中的技術人員容易理解，貼合到中介層112的晶粒101的數目可為任何合適的數目。
晶粒101中的每一者包括基底、形成在基底中/基底上的電子構件(例如電晶體、電阻器、電容器、二極體等)以及在基 底之上連接電子構件以形成晶粒101的功能電路的內連線結構。晶粒101還包括導電柱103(也稱為晶粒連接件)，導電柱103提供與晶粒101的電路的電性連接。
晶粒101的基底可為經摻雜或未經摻雜的半導體基底，或者為絕緣體上矽(silicon-on-insulator，SOI)基底的主動層。一般來說，SOI基底包括例如矽、鍺、矽鍺、SOI、絕緣體上矽鍺(silicon germanium on insulator，SGOI)或其組合等半導體材料形成的層。可使用的其他基底包括多層式基底(multi-layered substrate)、梯度基底(gradient substrate)或混合方向基底(hybrid orientation substrate)。
晶粒101的電子構件包括各種各樣的主動元件(例如，電晶體)及被動元件(例如，電容器、電阻器、電感器)等。晶粒101的電子構件可使用任何合適的方法形成在晶粒101的基底內或基底上。晶粒101的內連線結構包括形成在一個或多個介電層中的一個或多個金屬化層(例如，銅層)，且用於連接各種電子構件以形成功能電路系統。在實施例中，內連線結構由交替的介電層與導電材料(例如，銅)層形成，且可通過任何合適的製程(例如沉積、鑲嵌、雙重鑲嵌(dual damascene)等)形成。
可在晶粒101的內連線結構之上形成一個或多個保護層(未示出)，以便為晶粒101的下層結構提供一定程度的保護。保護層可由一種或多種例如氧化矽、氮化矽、低介電常數(low-k)介電質(例如碳摻雜氧化物)、極低k介電質(例如多孔碳摻雜二 氧化矽)、這些的組合或類似物等合適的介電材料製成。儘管可使用任何合適的製程，然而保護層可通過例如化學氣相沉積(chemical vapor deposition，CVD)等製程來形成。
導電接墊(未示出)可形成在保護層之上，且可延伸穿過保護層以與晶粒101的內連線結構電接觸。導電接墊可包含鋁，但是作為另外一種選擇，也可使用例如銅等其他材料。
晶粒101的導電柱103形成在導電接墊上，以提供用於與晶粒101的電路電性連接的導電區域。導電柱103可為銅柱、例如微凸塊等接觸凸塊或類似物，且可包含例如銅、錫、銀或其他合適材料等材料。
查看中介層112，中介層112包括基底111、穿孔115(也稱為基底穿孔(through-substrate via，TSV))及位於基底111的上/下表面上的導電接墊113/117。圖1還示出設置在基底111的下表面上的中介層112的保護層119(例如，聚合物層)，保護層119環繞且接觸(例如，物理接觸)導電接墊117。在其他實施例中，保護層119被省略。
基底111可為例如經摻雜或未經摻雜的矽基底，或者為絕緣體上矽(SOI)基底的主動層。然而，作為另外一種選擇，基底111可為玻璃基底、陶瓷基底、聚合物基底或者任何其他可提供合適的保護和/或內連線功能的基底。
在一些實施例中，基底111可包括例如電阻器、電容器、信號分佈電路系統、這些的組合或類似物等電子元件。這些電子 組件可為主動的、被動的或其組合。在其他實施例中，基底111中無主動電子構件與被動電子構件二者。所有此種組合都完全旨在包括在本揭露的範圍內。
穿孔115從基底111的上表面延伸到基底111的下表面，且在導電接墊113與導電接墊117之間提供電性連接。穿孔115可由例如銅、鎢、鋁、合金、經摻雜多晶矽、其組合及類似物等合適的導電材料形成。穿孔115與基底111之間可形成有阻障層。阻障層可包含例如氮化鈦等合適的材料，但是也可以替代地使用例如氮化鉭、鈦或類似物等其他材料。
在一些實施例中，相鄰導電接墊117之間的間距P1在約20μm(微米)至約200μm之間，導電接墊117的關鍵尺寸(critical dimension，CD)(例如，寬度)C1在約10μm至約100μm之間，且導電接墊117的高度H1在約3μm至約30μm之間。
如圖1中所示，晶粒101的導電柱103通過例如焊料區域105接合到中介層112的導電接墊113。可執行回流製程(reflow process)以將晶粒101接合到中介層112。
在晶粒101接合到中介層112之後，在晶粒101與中介層112之間形成底部填充材料107。底部填充材料107可例如包括液體環氧樹脂(liquid epoxy)，液體環氧樹脂例如使用分配針或其他合適的分配工具分配在晶粒101與中介層112之間的間隙中，且接著被固化以硬化。如圖1中所示，底部填充材料107填充晶粒101與中介層112的基底111之間的間隙，且也可填充晶粒101 的側壁之間的間隙。在其他實施例中，底部填充材料107被省略，在此種情形中，隨後形成的模製材料(例如，109)可填充晶粒101與基底111之間以及晶粒101之間的間隙。
接下來，在中介層112之上及晶粒101周圍形成模製材料109。在形成底部填充材料107的實施例中，模製材料109也環繞底部填充材料107。作為實例，模製材料109可包括環氧樹脂、有機聚合物、添加或不添加矽系填料或玻璃填料的聚合物或者其他材料。在一些實施例中，模製材料109包括當施加時為凝膠型液體的液體模製化合物(liquid molding compound，LMC)。當施加時，模製材料109也可包括液體或固體。作為另外一種選擇，模製材料109可包括其他絕緣和/或包封材料。在一些實施例中，模製材料109是使用晶片級模製製程來施加。模製材料109可使用例如壓縮模製、轉移模製、模製底部填充(molded underfill，MUF)或其他方法來模製。
接下來，在一些實施例中，使用固化製程來固化模製材料109。固化製程可包括使用退火製程(anneal process)或其他加熱製程將模製材料109加熱到預定溫度達預定時間週期。固化製程還可包括紫外線(ultra-violet，UV)曝光製程、紅外線(infrared，IR)能量曝光製程、其組合或者其組合加上加熱製程。作為另外一種選擇，模製材料109可使用其他方法來固化。在一些實施例中，不包括固化製程。
在模製材料109形成之後，可執行平坦化製程，例如化 學及機械平坦化(chemical and mechanical planarization，CMP)，以從晶粒101之上移除模製材料109的多餘部分，從而使得模製材料109與晶粒101具有共面上表面。如圖1中所示，模製材料109與基底111相接，從而使得模製材料109的側壁與基底111的相應側壁對準。
在圖1所示實例中，CoW元件110包括中介層112、晶粒101、底部填充材料107及模製材料109。在一些實施例中，未形成底部填充材料107，而是以模製材料109替代底部填充材料107。儘管未示出，然而所屬領域中的技術人員將容易理解，可在同一製程步驟中在同一晶片上形成多個CoW元件110，且可接著執行切割製程以將所述多個CoW元件110分離成單獨的(例如，個別的)CoW元件110。
CoW元件110可接合到基底(例如，印刷電路板(PCB))以形成具有基底上晶圓上晶片(CoWoS)結構的半導體元件。為形成高性能半導體元件(例如為人工智慧(artificial intelligence，AI)或網路服務器應用而設計的元件)，愈來愈多的晶粒101被集成到CoW元件110中，以提供增強的功能和/或更多的存儲體容量(例如，記憶體容量)。隨著CoW元件中晶粒的數目增加，中介層的大小可能必須增加以容納晶粒。舉例來說，具有CoW結構的高性能半導體元件可具有大於3個光罩(reticle)的大小(例如，俯視圖中的表面積)，其中光罩對應於約26mm(毫米)×32mm的面積。當具有CoW結構的高性能元件接合到基底(例如，PCB) 時，基底的大小可大於70mm×70mm，例如100mm×100mm。
然而，隨著中介層(例如，112)的大小及基底(例如，PCB)的大小增加，出現了新的挑戰。舉例來說，由於CoW元件110中不同材料的熱膨脹係數(coefficient of thermal expansion，CTE)的差異，中介層112可能翹曲(warp)，且當中介層的大小增加時，中介層的翹曲可能變得更糟。中介層的翹曲可能在晶粒101與中介層112之間的導電性連接件中造成應力，其中導電性連接件包括焊料區域105、晶粒連接件103及導電接墊113。中介層112的隅角區域(例如，俯視圖中的角落區域)附近的應力尤其高，且當CoW元件的大小較大(例如，大於2個光罩)時，高應力增加了凸塊疲勞風險。
CoW元件大小增加帶來的另一個挑戰是凸塊接合良率(bump joint yield)低，當較大的CoW元件被接合到大的基底(例如，PCB)以形成CoWoS半導體元件時，可能發生低的凸塊接合良率。此是因為愈來愈難以使大基底(例如，PCB)保持為平的(例如，具有平坦的上表面和/或平坦的下表面)。大基底的翹曲使得難以將CoW元件110的導電接墊117與大基底的表面上的對應導電特徵(例如，導電接墊)對準以進行接合。另外，由於大基底的翹曲，大基底的表面上的導電特徵(例如，導電接墊)不設置在同一平面中，從而使得難以將CoW元件110與大基底接合。因此，可能出現例如冷接頭(cold joint)或者CoW元件110與大基底之間的導電性連接件的高應力等問題。以上所論述的各種可靠性問 題可統稱為晶片封裝集成(chip package integration，CPI)問題或CPI風險。本揭露揭露了複合CoW結構的各種實施例，以減輕或避免CIP風險。下文中論述複合CoW結構的細節。
圖2至圖5、圖6A及圖6B示出根據實施例的半導體元件100在各種製造階段處的各種圖。參照圖2，將兩個CoW元件110貼合到載體102的上表面，所述兩個CoW元件110可與圖1所示CoW元件110相同或相似。注意，儘管在圖1中示出兩個CoW元件110，然而可使用多於兩個CoW元件110來形成半導體元件100，這些及其他變型完全旨在包括在本揭露的範圍內。
載體102可由例如矽、聚合物、聚合物複合材料、金屬箔、陶瓷、玻璃、玻璃環氧樹脂、氧化鈹、膠帶或用於結構性支撐的其他合適材料等材料製成。在一些實施例中，在將CoW元件110貼合到載體102之前，在載體102之上形成離型膜，例如光熱轉換(light-to-heat-conversion，LTHC)塗層。離型膜可為感光性的，且可通過在後續的載體剝離製程(carrier de-bonding process)中在載體102上照射例如紫外線(UV)光而容易地從載體120脫離。
CoW元件110使用例如晶粒貼合膜(die attaching film，DAF)而貼合到載體102(或者如果形成有離型膜，則貼合到離型膜)。注意，在圖2中，晶粒101的背側貼合到載體102，且CoW元件110的中介層112的導電接墊117向上背對載體102。CoW元件110彼此在橫向上間隔開，在CoW元件110之間具有間隙114。
接下來，在圖3中，在載體102之上、CoW元件110周圍形成模製材料118。模製材料118也填充CoW元件110之間的間隙114。模製材料118的材料及形成方法可與CoW元件110的模製材料109的材料及形成方法相同或相似，因此不再予以贅述。在一些實施例中，模製材料118與模製材料109是不同的材料(例如，具有不同的組合物)，且模製材料118環繞且物理接觸模製材料109。在其他實施例中，模製材料118與模製材料109是相同的材料(例如，具有相同的組合物)，因此在模製材料118與模製材料109之間可存在或可不存在界面。
在形成模製材料118之後，可執行平坦化製程(例如CMP)，以移除設置在CoW元件110之上的模製材料118的多餘部分。在平坦化製程之後，CoW元件110的模製材料118、導電接墊117及保護層119具有共面的(例如，齊平的)上表面。在圖3中，模製材料118物理接觸基底111的側壁及保護層119的側壁。
接下來，在圖4中，在模製材料118及CoW元件110之上形成重布線結構122。重布線結構122包括一個或多個介電層125以及形成在所述一個或多個介電層125中的導電特徵(例如，導電線121及通孔123)。重布線結構122電耦合到導電接墊117，且通過CoW元件110的中介層電耦合到晶粒101。在重布線結構122之上形成與重布線結構122電耦合的凸塊下金屬(under bump metallurgy，UBM)結構127。圖4進一步示出在CoW元件110 之間的間隙之上延伸的導電線121A(例如，銅線)。導電線121A將CoW元件110A(左側的CoW元件110)中的晶粒101中的至少一者與CoW元件110B(右側的CoW元件110)中的晶粒101中的至少一者電耦合。圖4中所示包括物理分離且通過單一重布線結構122電耦合在一起的多個CoW元件110的元件(不具有載體102)也稱為複合CoW元件150，或稱為具有複合CoW結構的半導體元件。
在一些實施例中，所述一個或多個介電層125由例如聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺、苯並環丁烯(benzocyclobutene，BCB)或類似物等聚合物形成。在其他實施例中，介電層125由以下形成：氮化物，例如氮化矽；氧化物，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)或類似物；或者類似物。所述一個或多個介電層125可通過例如旋轉塗布(spin coating)、化學氣相沉積(CVD)、疊層(laminating)、類似製程或其組合等任何可接受的沉積製程形成。
在一些實施例中，重布線結構122的導電特徵包括由例如銅、鈦、鎢、鋁或類似物等合適的導電材料形成的導電線121/121A及通孔123。可通過例如以下方式形成導電特徵：在介電層125中形成開口以暴露出底下的導電特徵；在介電層125之上及開口中形成晶種層；在晶種層之上形成具有設計圖案的圖案 化光阻；在所設計圖案中及晶種層之上鍍覆(例如電鍍或無電鍍覆)導電材料；以及移除光阻以及晶種層的上面未形成導電材料的部分。
在一些實施例中，重布線結構具有1至10層金屬層，其中每一金屬層包括在同一介電層125之上/穿過同一介電層125形成的導電線121及通孔123。在一些實施例中，沿與CoW元件110的中介層的主表面垂直的第一方向測量的每一介電層125的厚度在約2μm至約10μm之間。沿第一方向測量的重布線結構122的導電特徵(例如，121)的厚度在約0.5μm至約5μm之間。
所揭露的複合CoW元件150提供優異的信號完整性(signal integrity)。舉例來說，由於使用矽製作廠製程技術(silicon fab processing technique)來形成重布線結構122，因此重布線結構122中的導體(例如，121、123)的粗糙度低(例如，所具有的輪廓粗糙度參數Ra
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0.1μm)，此有助於減少插入損耗以及集膚效應(skin effect)。重布線結構122的介電層125(例如，聚醯亞胺)被製成為薄的(例如，具有2μm至約10μm之間的厚度)，此有助於降低介電層125的等效串聯電阻(equivalent series resistance，ESR)及等效串聯電感(equivalent series inductance，ESL)，從而降低介電層125的耗散因數Df(例如，Df
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0.01)。介電層125的較低ESL及ESR提高了複合CoW元件150的功率完整性(power integrity)。可選地，一個或多個集成被動元件(integrated passive device，IPD)(由圖4中的虛線框128示出) 可與複合CoW元件150集成(例如，接合到UBM結構127)，此減少了複合CoW元件150中的功率規劃層(power plan layer)的數目，且進一步提高了功率完整性。由於優異的信號完整性，複合CoW元件150非常適合例如串列器/解串列器(Serializer/Deserializer，SerDes)元件等高速元件。
在重布線結構122形成之後，在重布線結構122之上形成電耦合到重布線結構122的導電特徵的UBM結構127。在實施例中，UBM結構127包括三層導電材料，例如鈦層、銅層及鎳層。然而，存在例如鉻/鉻-銅合金/銅/金排列方式、鈦/鈦鎢/銅排列方式或銅/鎳/金排列方式等許多合適於形成UBM結構127的材料及層的排列方式。可用於UBM結構127的任何合適的材料或材料層都完全旨在包括在本揭露的範圍內。
UBM結構127可通過以下方式形成：在最頂介電層125中形成開口以暴露出重布線結構122中的導電特徵；在最頂介電層125之上、沿最頂介電層中的開口的內部形成晶種層；在晶種層之上形成圖案化罩幕層(例如，光阻)；在圖案化罩幕層的開口中及晶種層之上形成(例如，通過鍍覆)導電材料；以及移除罩幕層且移除晶種層的上面未形成導電材料的部分。可存在用於形成UBM結構127的其他方法，且所述其他方法完全旨在包括在本揭露的範圍內。
在一些實施例中，UBM結構127的關鍵尺寸(CD)(例如，寬度)C2在約10μm至約100μm之間，相鄰UBM結構127 之間的間距P2在約20μm至約200μm之間，且UBM結構127的高度H2在約3μm至約30μm之間。
如圖4中所示，重布線結構122從CoW元件110A連續延伸到CoW元件110B。具體來說，重布線結構122沿CoW元件110A/110B的保護層119以及模製材料118的上表面延伸並物理接觸CoW元件110A/110B的保護層119以及模製材料118的上表面。
儘管圖4示出形成在載體102之上的一個複合CoW元件150，然而如所屬領域中的技術人員容易理解，可在同一製程步驟中在載體102之上形成多於一個複合CoW元件150，且可執行後續的切割製程以將複合CoW元件150分離成個別的複合CoW元件。
暫時參照圖9及10，其示出在形成複合CoW元件150時使用的載體102(例如，晶片)的各種俯視圖。在圖9所示實例中，在載體102之上形成多個複合CoW元件150，載體102在俯視圖中具有圓形形狀。在圖9中，虛線區域對應於一個複合CoW元件150，且四個複合CoW元件150是作為非限制性實例示出。形成在載體102上的複合CoW元件150的數目可為任何合適的數目。在圖10中，載體102具有矩形形狀或正方形形狀。作為圖10中的非限制性實例，示出要形成在載體102之上的九個複合CoW元件150，且形成在載體102上的複合CoW元件150的數目可為任何合適的數目。
接下來，在圖5中，執行載體剝離製程，以將載體102 從複合CoW元件150脫離。剝離製程可使用例如蝕刻、研磨及機械剝除等任何合適的製程來移除載體102。在載體102與複合CoW元件150之間形成LTHC離型膜的一些實施例中，通過在載體102的表面之上照射雷射或UV光來剝離載體102。儘管未示出，然而可在載體剝離製程之後執行切割製程，以將形成在載體102之上的所述多個複合CoW元件150(參見圖9及圖10)單體化成個別的複合CoW元件150。在一些實施例中，由於切割製程，複合CoW元件150的重布線結構122及模製材料118具有相同的寬度，從而使得重布線結構122的側壁與模製材料118的相應側壁對準。
仍然參照圖5，在載體剝離製程及切割製程之後，翻轉複合CoW元件150，且將複合CoW元件150的UBM結構127與基底S的上表面處的相應導電接墊132對準，以準備與基底S接合。在圖5所示實例中，在導電接墊132之上形成焊料區域131。焊料區域131可為沉積在導電接墊132之上的焊料膏(solder paste)，或者可為包括形成在導電接墊132之上的焊料的導電凸塊。在後續的回流製程中，焊料區域131將複合CoW元件150接合到基底S。
圖5所示基底S包括上部基底S2及下部基底S1。上部基底S2通過焊料區域139接合到下部基底S1。在所示實施例中，上部基底S2及下部基底S1是預先形成的(例如，在接合在一起之前單獨形成)，且例如利用回流製程、通過焊料區域139接合在一起。
在一些實施例中，可為印刷電路板(PCB)的下部基底S1包括芯143，芯143由例如預浸體(prepreg)、環氧樹脂、矽石填料、味之素構成膜(Ajinomoto build-up film，ABF)、聚醯亞胺、模製化合物或類似物等介電材料形成。在一些實施例中，芯143包括雙馬來醯亞胺三嗪(bismaleimide triazine，BT)樹脂、弗朗克功能調節劑-4(Frankel’s functional regulator-4，FR-4)(由編織玻璃纖維布與阻燃環氧樹脂粘著劑構成的複合材料)、陶瓷、玻璃、塑膠、膠帶、膜或其他支撐材料。形成延伸穿過芯143的通孔153。在一些實施例中，通孔153是通過在芯143中鑽製貫通孔並沿貫通孔的側壁形成(例如，鍍覆)導電材料(例如，銅)形成的。在沿貫通孔的側壁形成導電材料之後，如圖5所示實例中所示，貫通孔的其餘部分可以介電材料152填充之。
仍然參照圖5，在芯143的相對兩側上形成例如銅線147、銅通孔149和/或銅焊墊151等導電特徵，且所述導電特徵充當重布線層以將電信號從基底S1的第一位置重新佈線到基底S1的第二位置。導電特徵形成在多個介電層145中，所述多個介電層145可由例如ABF或預浸體等合適的介電材料形成。圖5進一步示出下部基底S1的最頂介電層141A及最底介電層141B。最頂介電層141A及最底介電層141B可由例如阻焊劑、ABF或聚醯亞胺形成。下部基底S1的導電接墊151通過最頂介電層141A中的開口及最底介電層141B中的開口暴露出來。
上部基底S2包括多個介電層133及形成在所述多個介電 層133中的導電特徵(例如，導電線135、通孔137及導電接墊132)。介電層133由合適的介電材料形成，例如預浸體、塗布有樹脂的銅(resin coated copper，RCC)、模製化合物、聚醯亞胺、感光成像介電質(photo image dielectric，PID)等。
在一些實施例中，使用與重布線結構122相同或相似的製程步驟(例如，矽製作廠製程技術)，在載體(未示出)之上形成上部基底S2的介電層133及導電特徵。舉例來說，可通過以下方式形成上部基底S2：在載體之上形成第一介電層(例如，133)；在第一介電層之上形成第一導電特徵(例如，132)(例如，通過鍍覆)；在第一導電特徵之上形成第二介電層；在第二介電層中形成開口以暴露出第一導電特徵；在第二介電層之上及開口中形成晶種層；在晶種層之上形成具有所設計圖案的圖案化光阻；在所設計圖案中及晶種層之上鍍覆(例如，電鍍或無電鍍覆)導電材料(例如，銅)，並移除光阻及晶種層的上面未形成導電材料的部分。可重複以上製程，以形成介電層的附加層及導電特徵的附加層。在上部基底S2形成之後，移除載體。在上部基底S2的導電接墊132上形成可為焊料膏或包含焊料的導電凸塊的焊料區域139。接下來，將上部基底S2的下表面處的導電接墊132與下部基底S1的上表面處的相應導電接墊151對準，且執行回流製程，以使焊料區域139將上部基底S2接合到下部基底S1。如圖5中所示，焊料區域139至少部分延伸穿過(例如，延伸到)下部基底S1的最頂介電層141A，以與導電接墊151接合。
在一些實施例中，可將上部基底S2的面對複合CoW元件150的上表面處的導電接墊132形成為具有與複合CoW元件150的UBM結構127的大小(例如，寬度、間距)匹配的微米級大小(例如，寬度、間距)，以便與複合CoW元件150恰當對準及電耦合。記住，上部基底S2是使用矽製作廠製程技術而形成，此使得能夠形成微米級特徵大小。上部基底S2的面對下部基底S1的下表面處的導電接墊132可具有更大的大小(例如，寬度及間距)，以匹配下部基底S1(例如，PCB)的上表面處的導電接墊151的大小，以與下部基底S1恰當對準及電耦合。注意，導電接墊151可使用PCB製造技術形成，且因此，可能不能夠形成大小與複合CoW元件150的UBM結構127的大小匹配的導電接墊151。因此，基底S的所揭露結構(以上部基底S2充當不同大小的導電接墊之間的界面)使得能夠在複合CoW元件150的UBM結構127與下部基底S1(例如，PCB)的導電接墊151之間實現恰當對準及耦合。
接下來，在圖6A中，執行回流製程以通過焊料區域131將複合CoW元件150的UBM結構127接合到上部基底S2的導電接墊132。接下來，在複合CoW元件150的重布線結構122與上部基底S2之間形成底部填充材料168。在一些實施例中，底部填充材料168被省略。圖6A中的半導體元件100是包括接合到基底S的複合CoW元件150的半導體封裝，因此具有基底上晶圓上晶片(CoWoS)結構。為將圖6A所示CoWoS結構與傳統的CoWoS 結構區分開，圖6A中的半導體元件100可稱為複合CoWoS元件，或者可稱為具有複合CoWoS結構的半導體元件。
接下來，通過黏合材料165將環163貼合到上部基底S2的上表面。環163可用於提高基底S的平坦度(例如，平面度)。在一些實施例中，環163由例如鋼、銅、玻璃或類似物等剛性材料形成。在實施例中，環163由塊狀材料(例如，塊狀鋼、塊狀銅、塊狀玻璃)形成，以提供結構性支撐，且環163內部不存在電子構件或電路。在所示實施例中，環163是矩形環(例如，在俯視圖中具有中空矩形形狀，參見圖6B)，且貼合到基底S，從而使得環163環繞複合CoW元件150(例如，環繞晶粒101及中介層112)。在圖6A所示實例中，環163的上表面比CoW元件110的中介層112(參見圖1中的標號)的上表面從基底S延伸得更遠。
圖6A進一步示出在下部基底S1的下表面處的導電接墊151上形成的外部連接件161。外部連接件161可為焊球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、化學鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)技術形成的凸塊、其組合(例如，貼合有焊球的金屬柱)或類似物。外部連接件161可使用任何合適的形成方法形成。
圖6B示出圖6A所示半導體元件100的俯視圖，且圖6A是沿圖6B所示橫截面A-A的剖視圖。如圖6B所示非限制性實例中所示，複合CoW元件150中的CoW元件110中的每一者具有 五個晶粒101。中間的晶粒101(較大的晶粒)可為例如處理器(例如中央處理器(central processing unit，CPU)或圖形處理單元(graphics processing unit，GPU))，且隅角處的晶粒101(較小的晶粒)可為例如高頻寬記憶體(high bandwidth memory，HBM)晶粒。注意，在圖6B所示俯視圖中，CoW元件110的邊界(例如，周界)與模製材料109的邊界交疊，複合CoW元件150的邊界與模製材料118的邊界交疊，且基底S的邊界與上部基底S2的最頂介電層133的邊界交疊。
在一些實施例中，圖6B中的半導體元件100的第一尺寸X及第二尺寸Y在約10mm至約75mm之間。CoW元件110之間的距離D1在約25μm至約500μm之間。在晶粒101的背側與重布線結構122的面對基底S的下表面之間測量的複合CoW元件150的厚度H3(參見圖7)在約100μm至約1500μm之間。儘管半導體元件100的大小相當大(例如，可為75mm×75mm)，然而由於複合CoWoS元件的獨特架構，CPI風險得以避免或降低。
圖6B進一步以虛影示出設置在CoW元件110之間的重布線結構122的導電線121A，導電線121A在圖6B所示俯視圖中不可見。注意，導電線121A是在使用矽製作廠製造製程形成重布線結構122期間形成。因此，能夠形成非常細的導電線121A(例如，具有2μm的線厚度)，此使得能夠在CoW元件110之間的小間隙面積中形成多條導電線121A，且導電線121A的大小(例如，寬度、間距)與CoW元件110的導電接墊117的大小匹配，以實 現恰當對準及電性連接。
圖7示出圖6A中所示半導體元件100的一部分170的放大圖。在圖7所示實例中，複合CoW元件150中的CoW元件110中的每一者在基底111的下表面上具有保護層119(例如，聚合物層)。保護層119環繞且物理接觸中介層的位於基底111的下表面上的導電接墊117。因此，複合CoW元件150的保護層119、導電接墊117及模製材料118具有物理接觸重布線結構122的共面的(例如，齊平的)下表面。重布線結構122具有與模製材料118相同的寬度，從而使得重布線結構122的側壁與模製材料118的相應側壁對準。
圖8示出在實施例中半導體元件100A的一部分的放大圖。半導體元件100A與圖7所示半導體元件100相似，但在圖8所示實施例中，省略了基底111的下表面上的保護層119。因此，模製材料118環繞且物理接觸基底111的下表面上的導電接墊117。因此，模製材料118、導電接墊117具有物理接觸重布線結構122的共面(例如，齊平的)表面。重布線結構122具有與模製材料118相同的寬度，從而使得重布線結構122的側壁與模製材料118的相應側壁對準。
所揭露實施例可能存在變型，且所述變型完全旨在包括在本揭露的範圍內。舉例來說，在不悖離本揭露的精神的情況下，可修改每一CoW元件110內部的晶粒101的數目及CoW元件110內的每一晶粒101的位置。另外，複合CoW元件150內CoW元 件110的數目及CoW元件110的位置可被修改，而不悖離本揭露的精神。另外，儘管圖6A中的基底S包括接合到下部基底S1的上部基底S2，然而基底S可具有其他配置，例如具有更簡單的配置。舉例來說，基底S可僅具有上部基底S2。此外，例如集成被動元件(IPD)等其他元件可接合到重布線結構122並由底部填充材料168包封。這些及其他變型完全旨在包括在本揭露的範圍內。
實施例可實現例如降低晶片封裝集成(CPI)風險等優點。所揭露的複合CoW元件包括通過重布線結構集成在一起的兩個或更多個CoW元件。此使得複合CoW元件150的大小(例如，俯視圖中的表面積)能夠相當大(例如，
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3個光罩)，且仍避免或減少由於例如晶粒101與中介層112之間的導電性連接件處(尤其是中介層的隅角處)的高應力而導致的凸塊疲勞風險。CoW元件110中的每一者內部的較小的中介層降低了中介層的成本，且較小的中介層也減輕了中介層在邊緣處的翹曲，且因此減輕了中介層的隅角處的導電性連接件的應力。
另外，所揭露的實施例使得面積大於100mm×100mm的大基底(例如，圖6A中的基底S)能夠與複合CoW元件150接合以形成大的半導體封裝，同時避免或減少例如冷接頭及凸塊疲勞風險等各種CPI問題，從而增加凸塊接合良率及基底上組裝良率(on-substrate assembly yield)。在一些實施例中，重布線結構122中所使用的材料的平均CTE被調整為具有目標值(例如，在20ppm/℃至60ppm/℃之間)，以修改複合CoW元件150的翹曲 輪廓，從而使得複合CoW元件150具有更少的翹曲，或者複合CoW元件150具有與基底S相同或相似的翹曲輪廓(例如，都朝上或朝下彎曲)，以促進複合CoW元件150與基底S之間的接合。否則，如果複合CoW元件150與基底S具有相反的輪廓(例如，一個朝上彎曲，而另一個朝下彎曲)，則將複合CoW元件150與基底S接合在一起將是困難的，且可能出現例如凸塊疲勞風險或冷接合(cold joint)等問題。舉例來說，其他優點包括：中介層的成本降低；複合CoW元件150由於使用矽製作廠製程而實現高構件良率；以及信號完整性由於例如重布線結構中的介電層125的低耗散因數Df(例如，Df
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0.01)而提高。
圖11示出在一些實施例中形成半導體元件的方法的流程圖1000。應理解，圖11中所示實施例方法僅為許多可能的實施例方法的實例。所屬領域中的普通技術人員將認識到存在許多變型、變更及修改。舉例來說，可添加、移除、替代、重新排列及重複圖11中所示的各種步驟。
參照圖11，在步驟1010處，將第一晶圓上晶片(CoW)元件貼合在載體的第一側上，第一CoW元件包括第一中介層及貼合到第一中介層的第一晶粒。在步驟1020處，相鄰於第一CoW元件將第二CoW元件貼合在載體的第一側上，第二CoW元件包括第二中介層及貼合到第二中介層的第二晶粒。在步驟1030處，在載體的第一側上、第一CoW元件周圍及第二CoW元件周圍形成模製材料，其中第一中介層的第一導電接墊及第二中介層的第 二導電接墊在模製材料的遠離載體的上表面處暴露出來。在步驟1040處，在第一CoW元件、第二CoW元件及模製材料之上形成重布線結構，其中重布線結構從第一CoW元件連續延伸到第二CoW元件。
根據實施例，一種半導體元件包括：第一晶圓上晶片(CoW)元件，包括第一中介層及貼合到所述第一中介層的第一側的第一晶粒；第二CoW元件，包括第二中介層及貼合到所述第二中介層的第一側的第二晶粒，所述第二中介層與所述第一中介層在橫向上間隔開；以及重布線結構，沿所述第一中介層的與所述第一中介層的所述第一側相對的第二側延伸，且沿所述第二中介層的與所述第二中介層的所述第一側相對的第二側延伸，所述重布線結構從所述第一CoW元件連續延伸到所述第二CoW元件。在實施例中，所述半導體元件更包括位於所述第一CoW元件周圍、所述第二CoW元件周圍以及所述第一CoW元件與所述第二CoW元件之間的第一模製材料，其中所述重布線結構接觸所述第一模製材料的面對所述重布線結構的第一側並沿所述第一模製材料的所述第一側延伸。在實施例中，所述重布線結構與所述第一模製材料具有相同的寬度，從而使得所述重布線結構的側壁與所述第一模製材料的相應側壁對準。在實施例中，所述第一中介層在所述第一中介層的所述第二側處具有第一導電接墊，且在所述第一中介層的所述第二側處、所述第一導電接墊周圍具有第一保護層，其中所述第二中介層在所述第二中介層的所述第二側處 具有第二導電接墊，且在所述第二中介層的所述第二側處、所述第二導電接墊周圍具有第二保護層，其中所述第一導電接墊、所述第二導電接墊、所述第一保護層、所述第二保護層及所述第一模製材料具有面對所述重布線結構的共面表面。在實施例中，所述第一中介層在所述第一中介層的所述第二側處具有第一導電接墊，且所述第二中介層在所述第二中介層的所述第二側處具有第二導電接墊，其中所述第一模製材料環繞且接觸所述第一導電接墊及所述第二導電接墊，其中所述第一導電接墊、所述第二導電接墊及所述第一模製材料具有面對所述重布線結構的共面表面。在實施例中，所述半導體元件更包括具有導電特徵的基底，其中所述重布線結構物理耦合到且電耦合到所述基底的第一表面。在實施例中，所述重布線結構通過焊料區域物理耦合到且電耦合到所述基底的所述第一表面。在實施例中，所述半導體元件更包括貼合到所述基底的所述第一表面的環，其中所述環包圍所述第一CoW元件及所述第二CoW元件。在實施例中，所述半導體元件更包括位於所述重布線結構與所述基底的所述第一表面之間的底部填充材料。在實施例中，所述基底包括下部基底及上部基底，所述上部基底設置在所述下部基底與所述重布線結構之間，其中所述上部基底通過第一焊料區域接合到所述下部基底，其中所述重布線結構通過第二焊料區域物理耦合到且電耦合到所述上部基底的背對所述下部基底的上表面。在實施例中，所述下部基底包括：介電芯；通孔，延伸穿過所述介電芯；介電層，位於所述介電芯 的相對兩側上；導電特徵，位於所述介電層中；以及第一阻焊劑層及第二阻焊劑層，所述第一阻焊劑層位於所述介電層的最上介電層上，所述第二阻焊劑層位於所述介電層的最下介電層上，其中所述第一焊料區域延伸到所述第一阻焊劑層中。
根據實施例，一種半導體元件包括：基底，包括導電特徵；以及複合晶圓上晶片(CoW)元件，貼合到所述基底的第一表面。所述複合CoW元件包括：第一中介層；第一晶粒，耦合到所述第一中介層的背對所述基底的第一側；第二中介層，與所述第一中介層在橫向上間隔開；第二晶粒，耦合到所述第二中介層的背對所述基底的第一側；第一模製材料，位於所述第一晶粒、所述第二晶粒、所述第一中介層及所述第二中介層周圍；以及重布線結構，沿所述第一中介層的面對所述基底的第二側、沿所述第二中介層的面對所述基底的第二側且沿所述第一模製材料的面對所述基底的第一表面連續延伸。在實施例中，所述重布線結構包括位於所述第一中介層與所述第二中介層之間的導電線，所述導電線將所述第一晶粒中的至少一者電耦合到所述第二晶粒中的至少一者。在實施例中，所述半導體元件更包括位於所述基底的所述第一表面與所述重布線結構之間的第一焊料區域。在實施例中，所述半導體元件更包括位於所述重布線結構與所述基底的所述第一表面之間的底部填充材料，其中所述底部填充材料環繞所述第一焊料區域。在實施例中，所述半導體元件更包括貼合到所述基底的所述第一表面的環，所述環的遠離所述基底的上表面比 所述第一中介層的所述第一側從所述基底延伸得更遠。
根據實施例，一種形成半導體元件的方法包括：將第一晶圓上晶片(CoW)元件貼合在載體的第一側上，所述第一CoW元件包括第一中介層及貼合到所述第一中介層的第一晶粒；將第二CoW元件貼合在所述載體的所述第一側上，與所述第一CoW元件相鄰，所述第二CoW元件包括第二中介層及貼合到所述第二中介層的第二晶粒；在所述載體的所述第一側上、所述第一CoW元件周圍及所述第二CoW元件周圍形成模製材料，其中所述第一中介層的第一導電接墊及所述第二中介層的第二導電接墊在所述模製材料的遠離所述載體的上表面處暴露出來；以及在所述第一CoW元件、所述第二CoW元件及所述模製材料之上形成重布線結構，其中所述重布線結構從所述第一CoW元件連續延伸到所述第二CoW元件。在實施例中，所述重布線結構將所述第一晶粒中的至少一者電耦合到所述第二晶粒中的至少一者。在實施例中，所述方法更包括：移除所述載體；以及在移除所述載體之後，使用焊料將所述重布線結構接合到基底的第一表面。在實施例中，所述方法更包括將環貼合到所述基底的所述第一表面，其中所述環環繞所述第一CoW元件及所述第二CoW元件。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本揭露的方面。所屬領域中的技術人員應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介 紹的實施例相同的優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本揭露的精神及範圍，且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
1000:流程圖
1010、1020、1030、1040:步驟

Claims (10)

  1. 一種半導體元件，包括：第一晶圓上晶片元件，包括第一中介層及貼合到所述第一中介層的第一側的第一晶粒；第二晶圓上晶片元件，包括第二中介層及貼合到所述第二中介層的第一側的第二晶粒，所述第二中介層與所述第一中介層在橫向上間隔開；及重布線結構，沿所述第一中介層的第二側延伸，且沿所述第二中介層的第二側延伸，其中所述第一中介層的所述第二側與所述第一中介層的所述第一側相對，所述第二中介層的所述第二側與所述第二中介層的所述第一側相對，所述重布線結構從所述第一晶圓上晶片元件連續延伸到所述第二晶圓上晶片元件；以及第一模製材料，位於所述第一晶圓上晶片元件周圍、所述第二晶圓上晶片元件周圍以及所述第一晶圓上晶片元件與所述第二晶圓上晶片元件之間，其中所述重布線結構接觸所述第一模製材料的面對所述重布線結構的第一側並沿所述第一模製材料的所述第一側延伸，其中所述第一中介層具有第一導電接墊，所述第一導電接墊在所述第一中介層的所述第二側處，且在所述第一中介層的所述第二側處以及在所述第一導電接墊周圍具有第一保護層，其中所述第二中介層具有第二導電接墊，所述第二導電接墊在所述第二中介層的所述第二側處，且在所述第二中介層的所述第二側處以 及在所述第二導電接墊周圍具有第二保護層，其中所述第一導電接墊、所述第二導電接墊、所述第一保護層、所述第二保護層及所述第一模製材料具有面對所述重布線結構的共面表面。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述重布線結構與所述第一模製材料具有相同的寬度，從而使得所述重布線結構的側壁與所述第一模製材料的相應側壁對準。
  3. 一種半導體元件，包括：第一晶圓上晶片元件，包括第一中介層及貼合到所述第一中介層的第一側的第一晶粒；第二晶圓上晶片元件，包括第二中介層及貼合到所述第二中介層的第一側的第二晶粒，所述第二中介層與所述第一中介層在橫向上間隔開；重布線結構，沿所述第一中介層的與所述第一中介層的所述第一側相對的第二側延伸，且沿所述第二中介層的與所述第二中介層的所述第一側相對的第二側延伸，所述重布線結構從所述第一晶圓上晶片元件連續延伸到所述第二晶圓上晶片元件；以及第一模製材料，位於所述第一晶圓上晶片元件周圍、所述第二晶圓上晶片元件周圍以及所述第一晶圓上晶片元件與所述第二晶圓上晶片元件之間，其中所述重布線結構接觸所述第一模製材料的面對所述重布線結構的第一側並沿所述第一模製材料的所述第一側延伸， 其中所述第一中介層具有第一導電接墊，且所述第二中介層具有第二導電接墊，其中所述第一導電接墊在所述第一中介層的所述第二側處，所述第二導電接墊在所述第二中介層的所述第二側處所述第一模製材料環繞且接觸所述第一導電接墊及所述第二導電接墊，其中所述第一導電接墊、所述第二導電接墊及所述第一模製材料具有面對所述重布線結構的共面表面。
  4. 如申請專利範圍第3項所述的半導體元件，其中所述重布線結構與所述第一模製材料具有相同的寬度，從而使得所述重布線結構的側壁與所述第一模製材料的相應側壁對準。
  5. 一種半導體元件，包括：基底，包括導電特徵；以及複合晶圓上晶片元件，貼合到所述基底的第一表面，所述複合晶圓上晶片元件包括：第一中介層；第一晶粒，耦合到所述第一中介層的背對所述基底的第一側；第二中介層，與所述第一中介層在橫向上間隔開；第二晶粒，耦合到所述第二中介層的背對所述基底的第一側；第一模製材料，位於所述第一晶粒、所述第二晶粒、所述第一中介層及所述第二中介層周圍；以及 重布線結構，沿所述第一中介層的面對所述基底的第二側、沿所述第二中介層的面對所述基底的第二側且沿所述第一模製材料的面對所述基底的第一表面連續延伸，其中所述第一中介層在所述第一中介層的所述第二側處具有第一導電接墊，且在所述第一中介層的所述第二側處以及在所述第一導電接墊周圍具有第一保護層，其中所述第二中介層在所述第二中介層的所述第二側處具有第二導電接墊，且在所述第二中介層的所述第二側處以及在所述第二導電接墊周圍具有第二保護層，其中所述第一導電接墊、所述第二導電接墊、所述第一保護層、所述第二保護層及所述第一模製材料具有面對所述重布線結構的共面表面。
  6. 一種半導體元件，包括：基底，包括導電特徵；以及複合晶圓上晶片元件，貼合到所述基底的第一表面，所述複合晶圓上晶片元件包括：第一中介層；第一晶粒，耦合到所述第一中介層的背對所述基底的第一側；第二中介層，與所述第一中介層在橫向上間隔開；第二晶粒，耦合到所述第二中介層的背對所述基底的第一側； 第一模製材料，位於所述第一晶粒、所述第二晶粒、所述第一中介層及所述第二中介層周圍；以及重布線結構，沿所述第一中介層的面對所述基底的第二側、沿所述第二中介層的面對所述基底的第二側且沿所述第一模製材料的面對所述基底的第一表面連續延伸，其中所述第一中介層在所述第一中介層的所述第二側處具有第一導電接墊，且所述第二中介層在所述第二中介層的所述第二側處具有第二導電接墊，其中所述第一模製材料環繞且接觸所述第一導電接墊及所述第二導電接墊，其中所述第一導電接墊、所述第二導電接墊及所述第一模製材料具有面對所述重布線結構的共面表面。
  7. 如申請專利範圍第5項或第6項所述的半導體元件，其中所述重布線結構包括位於所述第一中介層與所述第二中介層之間的導電線，所述導電線將所述第一晶粒中的至少一者電耦合到所述第二晶粒中的至少一者。
  8. 如申請專利範圍第5項或第6項所述的半導體元件，更包括位於所述基底的所述第一表面與所述重布線結構之間的第一焊料區域。
  9. 一種半導體元件的形成方法，所述方法包括：將第一晶圓上晶片元件貼合在載體的第一側上，所述第一晶圓上晶片元件包括第一中介層及貼合到所述第一中介層的第一晶粒； 將第二晶圓上晶片元件貼合在所述載體的所述第一側上，與所述第一晶圓上晶片元件相鄰，所述第二晶圓上晶片元件包括第二中介層及貼合到所述第二中介層的第二晶粒；在所述載體的所述第一側上並在所述第一晶圓上晶片元件周圍及所述第二晶圓上晶片元件周圍形成模製材料，其中所述第一中介層的第一導電接墊及所述第二中介層的第二導電接墊在所述模製材料的遠離所述載體的上表面處暴露出來；以及在所述第一晶圓上晶片元件並在所述第二晶圓上晶片元件及所述模製材料之上形成重布線結構，其中所述重布線結構從所述第一晶圓上晶片元件連續延伸到所述第二晶圓上晶片元件。
  10. 如申請專利範圍第9項所述的半導體元件的形成方法，其中所述重布線結構將所述第一晶粒中的至少一者電耦合到所述第二晶粒中的至少一者。
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