KR20230098770A - 반도체 디바이스 및 그 형성 방법 - Google Patents

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KR20230098770A
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interposer
cow
substrate
redistribution structure
molding material
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KR1020230084204A
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지운이 우
천화 위
상윈 허우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스는, 제1 인터포저와, 제1 인터포저의 제1 측에 부착된 제1 다이를 갖는 제1 칩 온 웨이퍼(Chip-On-Wafer; CoW) 디바이스; 제2 인터포저와, 제2 인터포저의 제1 측에 부착된 제2 다이를 갖는 제2 CoW 디바이스 - 제2 인터포저는 제1 인터포저로부터 횡측으로 이격됨 -; 및 제1 인터포저의 제1 측과는 반대편에 있는 제1 인터포저의 제2 측을 따라 연장되고, 제2 인터포저의 제1 측과는 반대편에 있는 제2 인터포저의 제2 측을 따라 연장된 재배선 구조물 - 재배선 구조물은 제1 CoW 디바이스로부터 제2 CoW 디바이스까지 연속적으로 연장됨 -을 포함한다.

Description

반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 디바이스 및 그 형성 방법에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 계속적인 집적 밀도 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 이러한 집적 밀도 향상은 최소 피처 크기의 반복된 감축으로부터 유발되었으며, 이것은 주어진 면적 내에 보다 많은 컴포넌트들이 집적되도록 해준다.
전자 디바이스의 축소화에 대한 요구가 커짐에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 대두되었다. 이러한 패키징 시스템의 예시는 패키지 온 패키지(Package-on-Package; PoP) 기술이다. PoP 디바이스에서, 최상부 반도체 패키지는 바닥부 반도체 패키지의 최상단 상에 적층되어 고도의 집적과 컴포넌트 밀도를 제공한다. 다른 예시는 칩 온 웨이퍼 온 기판(Chip-On-Wafer-On-Substrate; CoWoS) 구조이다. 일부 실시예들에서, CoWoS 디바이스를 형성하기 위해, 복수의 반도체 칩들이 웨이퍼에 부착되고, 다음으로 웨이퍼를 복수의 인터포저들로 분리하기 위해 다이싱 공정이 수행되며, 여기서 인터포저들 각각에는 하나 이상의 반도체 칩들이 부착된다. 반도체 칩(들)이 부착된 인터포저를 칩 온 웨이퍼(Chip-On-Wafer; CoW) 디바이스라고 부른다. 그런 후, CoW 디바이스는 기판(예를 들어, 인쇄 회로 기판)에 부착되어 CoWoS 디바이스를 형성한다. 이들 및 다른 고급 패키징 기술들은 강화된 기능성과 작은 풋프린트를 갖춘 반도체 디바이스들의 생산을 가능하게 해준다.
실시예에 따르면, 반도체 디바이스는, 제1 인터포저와, 제1 인터포저의 제1 측에 부착된 제1 다이를 포함하는 제1 칩 온 웨이퍼(CoW) 디바이스; 제2 인터포저와, 제2 인터포저의 제1 측에 부착된 제2 다이를 포함하는 제2 CoW 디바이스 - 제2 인터포저는 제1 인터포저로부터 횡측으로 이격됨 -; 및 제1 인터포저의 제1 측과는 반대편에 있는 제1 인터포저의 제2 측을 따라 연장되고, 제2 인터포저의 제1 측과는 반대편에 있는 제2 인터포저의 제2 측을 따라 연장된 재배선 구조물 - 재배선 구조물은 제1 CoW 디바이스로부터 제2 CoW 디바이스까지 연속적으로 연장됨 -을 포함한다. 실시예에서, 반도체 디바이스는, 제1 CoW 디바이스 주위에, 제2 CoW 디바이스 주위에, 그리고 제1 CoW 디바이스와 제2 CoW 디바이스 사이에 있는 제1 몰딩 물질을 더 포함하며, 재배선 구조물은 재배선 구조물과 마주하고 있는 제1 몰딩 물질의 제1 측과 접촉하고 이 제1 측을 따라 연장된다. 실시예에서, 재배선 구조물과 제1 몰딩 물질은, 재배선 구조물의 측벽들이 제1 몰딩 물질의 각각의 측벽들과 정렬되도록, 동일한 폭을 갖는다. 실시예에서, 제1 인터포저는 제1 인터포저의 제2 측에서 제1 도전성 패드들을 갖고, 제1 인터포저의 제2 측에서 제1 도전성 패드들 주위에 제1 패시베이션층을 갖고, 제2 인터포저는 제2 인터포저의 제2 측에서 제2 도전성 패드들을 갖고, 제2 인터포저의 제2 측에서 제2 도전성 패드들 주위에 제2 패시베이션층을 갖고, 제1 도전성 패드들, 제2 도전성 패드들, 제1 패시베이션층, 제2 패시베이션층, 및 제1 몰딩 물질은 재배선 구조물과 마주하고 있는 동평면 상의 표면을 갖는다. 실시예에서, 제1 인터포저는 제1 인터포저의 제2 측에서 제1 도전성 패드들을 갖고, 제2 인터포저는 제2 인터포저의 제2 측에서 제2 도전성 패드들을 갖고, 제1 몰딩 물질은 제1 도전성 패드들과 제2 도전성 패드들을 둘러싸고 이들과 접촉하며, 제1 도전성 패드들, 제2 도전성 패드들, 및 제1 몰딩 물질은 재배선 구조물과 마주하고 있는 동평면 상의 표면을 갖는다. 실시예에서, 반도체 디바이스는 전기 도전성 피처들을 갖는 기판을 더 포함하고, 재배선 구조물은 기판의 제1 표면에 물리적으로 그리고 전기적으로 결합된다. 실시예에서, 재배선 구조물은 솔더 영역들에 의해 기판의 제1 표면에 물리적으로 그리고 전기적으로 결합된다. 실시예에서, 반도체 디바이스는 기판의 제1 표면에 부착된 링을 더 포함하고, 링은 제1 CoW 디바이스와 제2 CoW 디바이스를 에워싼다. 실시예에서, 반도체 디바이스는 재배선 구조물과 기판의 제1 표면 사이에 언더필 물질을 더 포함한다. 실시예에서, 기판은 하부 기판과 상부 기판을 포함하고, 상부 기판은 하부 기판과 재배선 구조물 사이에 배치되고, 상부 기판은 제1 솔더 영역들에 의해 하부 기판에 접합되고, 재배선 구조물은 제2 솔더 영역들에 의해 하부 기판을 등지고 있는 상부 기판의 윗면에 물리적으로 그리고 전기적으로 결합된다. 실시예에서, 하부 기판은, 유전체 코어; 유전체 코어를 관통하여 연장된 비아들; 유전체 코어의 대향 측들 상에 있는 유전체층들; 유전체층들 내에 있는 전기 도전성 피처들; 및 유전체층들 중 최상위 유전체층 상에 있는 제1 솔더 레지스트층과 유전체층들 중 최하위 유전체층 상에 있는 제2 솔더 레지스트층을 포함하며, 제1 솔더 영역들은 제1 솔더 레지스트층 내로 연장된다.
실시예에 따르면, 반도체 디바이스는 전기 도전성 피처들을 포함하는 기판; 및 기판의 제1 표면에 부착된 복합 칩 온 웨이퍼(COW) 디바이스를 포함한다. 복합 CoW 디바이스는, 제1 인터포저; 기판을 등지고 있는 제1 인터포저의 제1 측에 결합된 제1 다이들; 제1 인터포저로부터 횡측으로 이격된 제2 인터포저; 기판을 등지고 있는 제2 인터포저의 제1 측에 결합된 제2 다이들; 제1 다이들, 제2 다이들, 제1 인터포저, 및 제2 인터포저 주위에 있는 제1 몰딩 물질; 및 기판과 마주하고 있는 제1 인터포저의 제2 측을 따라, 기판과 마주하고 있는 제2 인터포저의 제2 측을 따라, 그리고 기판과 마주하고 있는 제1 몰딩 물질의 제1 표면을 따라 연속적으로 연장된 재배선 구조물을 포함한다. 실시예에서, 재배선 구조물은 제1 인터포저와 제2 인터포저 사이의 도전성 라인을 포함하고, 도전성 라인은 제1 다이들 중 적어도 하나를 제2 다이들 중 적어도 하나에 전기적으로 결합시킨다. 실시예에서, 반도체 디바이스는 기판의 제1 표면과 재배선 구조물 사이의 제1 솔더 영역들을 더 포함한다. 실시예에서, 반도체 디바이스는 재배선 구조물과 기판의 제1 표면 사이에 언더필 물질을 더 포함하며, 언더필 물질은 제1 솔더 영역들을 둘러싼다. 실시예에서, 반도체 디바이스는 기판의 제1 표면에 부착된 링을 더 포함하고, 기판으로부터 원위에 있는 링의 윗면은 제1 인터포저의 제1 측보다 기판으로부터 더 연장된다.
실시예에 따르면, 반도체 디바이스를 형성하는 방법은, 제1 칩 온 웨이퍼(CoW) 디바이스를 캐리어의 제1 측 상에 부착시키는 단계 - 제1 CoW 디바이스는 제1 인터포저 및 제1 인터포저에 부착된 제1 다이들을 포함함 -; 제2 CoW 디바이스를 제1 CoW 디바이스에 인접해 있도록 캐리어의 제1 측 상에 부착시키는 단계 - 제2 CoW 디바이스는 제2 인터포저 및 제2 인터포저에 부착된 제2 다이들을 포함함 -; 몰딩 물질을 캐리어의 제1 측 상에서 제1 CoW 디바이스 주위와 제2 CoW 디바이스 주위에 형성하는 단계 - 제1 인터포저의 제1 도전성 패드들과 제2 인터포저의 제2 도전성 패드들은 캐리어로부터 원위에 있는 몰딩 물질의 윗면에서 노출됨 -; 및 재배선 구조물을 제1 CoW 디바이스, 제2 CoW 디바이스, 및 몰딩 물질 위에 형성하는 단계 - 재배선 구조물은 제1 CoW 디바이스로부터 제2 CoW 디바이스까지 연속적으로 연장됨 -를 포함한다. 실시예에서, 재배선 구조물은 제1 다이들 중 적어도 하나를 제2 다이들 중 적어도 하나에 전기적으로 결합시킨다. 실시예에서, 본 방법은 캐리어를 제거하는 단계; 및 캐리어를 제거한 후, 재배선 구조물을 솔더를 사용하여 기판의 제1 표면에 접합시키는 단계를 더 포함한다. 실시예에서, 본 방법은 기판의 제1 표면에 링을 부착시키는 단계를 더 포함하고, 링은 제1 CoW 디바이스와 제2 CoW 디바이스를 둘러싼다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 칩 온 웨이퍼(CoW) 디바이스의 단면도를 나타낸다.
도 2 내지 도 5, 도 6a, 및 도 6b는 실시예에 따른, 다양한 제조 스테이지들에서의 반도체 디바이스의 다양한 모습들을 나타낸다.
도 7과 도 8은 반도체 디바이스의 일부분의 다양한 실시예 단면도들을 나타낸다.
도 9와 도 10은 일부 실시예들에 따른, CoW 디바이스를 형성하는데 사용되는 웨이퍼의 다양한 평면도들을 나타낸다.
도 11은 일부 실시예들에서, 반도체 디바이스를 형성하는 방법의 흐름도를 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 본 설명 전반에 걸쳐, 달리 명시되지 않는 한, 상이한 도면들에서의 동일한 참조 번호들은 동일하거나 또는 유사한 물질(들)을 사용하여 동일하거나 또는 유사한 방법에 의해 형성된 동일하거나 또는 유사한 컴포넌트를 가리킨다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
도 1은 일부 실시예들에 따른, 칩 온 웨이퍼(CoW) 구조물(CoW 디바이스라고도 칭해짐)을 갖춘 반도체 디바이스(110)의 단면도를 나타낸다. 간략화를 위해, 도 1은 반도체 디바이스(110)의 좌측 부분만을 도시하고, 반도체 디바이스(110)의 우측 부분은, 당업자가 쉽게 인식하는 바와 같이, 도 1에서 도시된 좌측 부분과 동일(예를 들어, 대칭)하거나 또는 유사할 수 있다.
반도체 디바이스(110)를 형성하기 위해, 하나 이상의 다이(101)(반도체 다이, 칩 또는 집적 회로(IC) 다이라고도 칭해질 수 있음)가 인터포저(112)에 부착된다. 일부 실시예들에서, 다이(101)는 동일한 유형의 다이들(예를 들어, 메모리 다이들, 또는 로직 다이들)이다. 다른 실시예들에서, 다이(101)는 상이한 유형이고, 예를 들어 일부 다이(101)는 로직 다이이고, 다른 다이(101)는 메모리 다이이다. 두 개의 다이(101)가 도 1에서 도시되어 있지만, 인터포저(112)에 부착된 다이(101)의 개수는 당업자가 쉽게 인식할 수 있는 바와 같이 임의의 적절한 개수일 수 있다.
다이(101) 각각은 기판, 기판 내에/상에 형성된 전기 컴포넌트들(예를 들어, 트랜지스터, 저항기, 커패시터, 다이오드 등), 및 전기 컴포넌트들을 연결하여 다이(101)의 기능 회로들을 형성하기 위한 기판 위의 상호연결 구조물을 포함한다. 다이(101)는 또한 다이(101)의 회로들에 대한 전기적 연결을 제공하는 도전성 필라(pillar)(103)(다이 커넥터라고도 칭함)를 포함한다.
다이(101)의 기판은 도핑 또는 비도핑된 반도체 기판, 또는 SOI(silicon-on-insulator) 기판의 활성층일 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 사용될 수 있는 다른 기판들은 다층 기판들, 구배 기판들, 또는 하이브리드 배향 기판들을 포함한다.
다이(101)의 전기 컴포넌트들은 폭넓게 다양한 능동 디바이스들(예를 들어, 트랜지스터)과 수동 디바이스들(예를 들어, 커패시터, 저항기, 인덕터) 등을 포함한다. 다이(101)의 전기 컴포넌트들은 다이(101)의 기판 내부 또는 기판 상에 임의의 적절한 방법들을 사용하여 형성될 수 있다. 다이(101)의 상호연결 구조물은 하나 이상의 유전체층 내에 형성된 하나 이상의 금속화층(예를 들어, 구리층)을 포함하고, 다양한 전기 컴포넌트들을 연결하여 기능 회로부를 형성하는데 사용된다. 실시예에서, 상호연결 구조물은 유전체 물질과 도전성 물질(예컨대, 구리)의 교호 층들로 형성되며, (증착, 다마신, 듀얼 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다.
다이(101)의 아래에 있는 구조물들에 대한 어느 정도의 보호를 제공하기 위해 다이(101)의 상호연결 구조물 위에 하나 이상의 패시베이션층(도시되지 않음)이 형성될 수 있다. 패시베이션층은 실리콘 산화물, 실리콘 질화물, 탄소도핑된 산화물과 같은 저 k(low-k) 유전체, 탄소도핑된 다공성 실리콘 이산화물과 같은 극저 k(extremely low k) 유전체, 이들의 조합 등과 같은 하나 이상의 적절한 유전체 물질들로 제조될 수 있다. 패시베이션층은 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 공정을 통해 형성될 수 있지만, 임의의 적절한 공정이 이용될 수 있다.
도전성 패드(도시되지 않음)가 패시베이션층 위에 형성될 수 있고, 패시베이션층을 관통하여 연장되어 다이(101)의 상호연결 구조물과 전기적으로 접촉될 수 있다. 도전성 패드는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 물질들이 대안적으로 사용될 수 있다.
다이(101)의 회로들에 대한 전기적 연결을 위한 도전성 영역들을 제공하기 위해 다이(101)의 도전성 필라(103)가 도전성 패드 상에 형성된다. 도전성 필라(103)는 구리 필라, 마이크로 범프 등과 같은 접촉 범프들일 수 있으며, 구리, 주석, 은과 같은 물질, 또는 다른 적절한 물질을 포함할 수 있다.
인터포저(112)를 살펴보면, 인터포저(112)는 기판(111), 관통 비아(115)(기판 관통 비아(through-substrate via; TSV)라고도 칭함), 및 기판(111)의 윗면/아랫면 상의 도전성 패드(113/117)를 포함한다. 도 1은 또한 기판(111)의 아랫면 상에 배치된 인터포저(112)의 패시베이션층(119)(예를 들어, 폴리머층)을 나타내며, 패시베이션층(119)은 도전성 패드(117)를 둘러싸고 이와 접촉(예를 들어, 물리적으로 접촉)한다. 다른 실시예들에서, 패시베이션층(119)은 생략된다.
기판(111)은 예컨대, 도핑 또는 비도핑된 실리콘 기판, 또는 SOI(silicon-on-insulator) 기판의 활성층일 수 있다. 그러나, 기판(111)은 대안적으로 유리 기판, 세라믹 기판, 폴리머 기판, 또는 적절한 보호 및/또는 상호연결 기능을 제공할 수 있는 임의의 다른 기판일 수 있다.
일부 실시예들에서, 기판(111)은 저항기, 커패시터, 신호 분배 회로부, 이들의 조합 등과 같은 전기 컴포넌트들을 포함할 수 있다. 이들 전기 컴포넌트들은 능동형, 수동형이거나, 또는 이들의 조합일 수 있다. 다른 실시예들에서, 기판(111) 내에는 능동 및 수동 전기 컴포넌트들이 없다. 이러한 모든 조합들은 본 발명개시의 범위 내에 완전히 포함된 것으로 의도된다.
관통 비아(115)는 기판(111)의 윗면으로부터 기판(111)의 아랫면으로 연장되고, 도전성 패드들(113, 117) 간에 전기적 연결들을 제공한다. 관통 비아(115)는 구리, 텅스텐, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합 등과 같은 적절한 도전성 물질로 형성될 수 있다. 관통 비아(115)와 기판(111) 사이에 배리어층이 형성될 수 있다. 배리어층은 티타늄 질화물과 같은 적절한 물질을 포함할 수 있지만, 탄탈륨 질화물, 티타늄 등과 같은 다른 물질들이 대안적으로 이용될 수 있다.
일부 실시예들에서, 인접해 있는 도전성 패드들(117) 간의 피치(P1)는 약 20㎛ 내지 약 200㎛이고, 도전성 패드들(117)의 임계 치수(critical dimension; CD)(예를 들어, 폭)(C1)는 약 10㎛ 내지 약 100㎛이며, 도전성 패드들(117)의 높이(H1)는 약 3㎛ 내지 약 30㎛이다.
도 1에서 도시된 바와 같이, 다이(101)의 도전성 필라(103)는 예를 들어, 솔더 영역들(105)에 의해 인터포저(112)의 도전성 패드(113)에 접합된다. 다이(101)를 인터포저(112)에 접합시키기 위해 리플로우 공정이 수행될 수 있다.
다이(101)가 인터포저(112)에 접합된 후, 언더필 물질(107)이 다이(101)와 인터포저(112) 사이에 형성된다. 언더필 물질(107)은 예를 들어, 디스펜싱 니들(dispensing needle) 또는 다른 적절한 디스펜싱 도구를 사용하여 다이(101)와 인터포저(112) 사이의 갭 내에 디스펜싱되고, 그런 후 경화되어 굳어지는 액체 에폭시를 포함할 수 있다. 도 1에서 도시된 바와 같이, 언더필 물질(107)은 다이(101)와 인터포저(112)의 기판(111) 사이의 갭을 채우고, 또한 다이(101)의 측벽들 사이의 갭을 채울 수 있다. 다른 실시예들에서, 언더필 물질(107)은 생략되며, 이 경우 나중에 형성되는 몰딩 물질(예를 들어, 109)이 다이들(101)과 기판(111) 사이 및 다이들(101) 사이의 갭을 채울 수 있다.
다음으로, 몰딩 물질(109)이 인터포저(112) 위와 다이(101) 주위에 형성된다. 언더필 물질(107)이 형성되는 실시예들에서 몰딩 물질(109)은 또한 언더필 물질(107)을 둘러싼다. 몰딩 물질(109)은, 예로서, 에폭시, 유기 폴리머, 실리카계 필러(filler) 또는 유리 필러가 첨가되거나 첨가되지 않은 폴리머, 또는 다른 물질들을 포함할 수 있다. 일부 실시예들에서, 몰딩 물질(109)은 도포될 때 겔 타입 액체인 액체 몰딩 화합물(liquid molding compound; LMC)을 포함한다. 몰딩 물질(109)은 또한 도포될 때 액체 또는 고체를 포함할 수 있다. 대안적으로, 몰딩 물질(109)은 다른 절연 및/또는 인캡슐레이팅(encapsulating) 물질들을 포함할 수 있다. 일부 실시예들에서, 몰딩 물질(109)은 웨이퍼 레벨 몰딩 공정을 사용하여 도포된다. 몰딩 물질(109)은, 예를 들어, 압축 몰딩, 전사 몰딩, 몰딩된 언더필(molded underfill; MUF), 또는 다른 방법들을 사용하여 몰딩될 수 있다.
다음으로, 일부 실시예들에서, 몰딩 물질(109)은 경화 공정을 사용하여 경화된다. 경화 공정은 어닐링 공정 또는 다른 가열 공정을 이용하여 미리 결정된 시구간 동안 몰딩 물질(109)을 미리 결정된 온도로 가열하는 단계를 포함할 수 있다. 경화 공정은 또한 자외선(UV) 노광 공정, 적외선(IR) 에너지 노광 공정, 이들의 조합, 또는 가열 공정과의 조합을 포함할 수 있다. 대안적으로, 몰딩 물질(109)은 다른 방법들을 사용하여 경화될 수 있다. 일부 실시예들에서, 경화 공정은 포함되지 않는다.
몰딩 물질(109)이 형성된 후, 몰딩 물질(109)과 다이(101)가 동평면(coplanar) 상의 윗면을 갖도록, 다이(101) 위로부터 몰딩 물질(109)의 과잉 부분들을 제거하기 위해, 화학적 및 기계적 평탄화(chemical and mechanical planarization; CMP)와 같은 평탄화 공정이 수행될 수 있다. 도 1에서 도시된 바와 같이, 몰딩 물질(109)의 측벽들이 기판(111)의 각각의 측벽들과 정렬되도록 몰딩 물질(109)은 기판(111)과 공통 경계를 갖는다.
도 1의 예시에서, CoW 디바이스(110)는 인터포저(112), 다이(101), 언더필 물질(107), 및 몰딩 물질(109)을 포함한다. 일부 실시예들에서, 언더필 물질(107)은 형성되지 않으며 몰딩 물질(109)로 대체된다. 도시되지는 않았지만, 복수의 CoW 디바이스들(110)이 동일한 웨이퍼 상에 동일한 처리 단계(들)에서 형성될 수 있고, 이어서 복수의 CoW 디바이스들을 분리된(예컨대, 개별적인) CoW 디바이스들(110)로 분리시키기 위해 다이싱 공정이 수행될 수 있다는 것을 당업자는 쉽게 이해할 것이다.
CoW 디바이스들(110)은 기판(예를 들어, 인쇄 회로 기판(PCB))에 접합되어 칩 온 웨이퍼 온 기판(CoWoS) 구조물을 갖는 반도체 디바이스를 형성할 수 있다. 인공 지능(AI) 또는 네트워크 서버 응용을 위해 설계된 것과 같은 고성능 반도체 디바이스를 형성하기 위해, 강화된 기능 및/또는 더 많은 저장 용량(예를 들어, 메모리 용량)을 제공하도록 점점 더 많은 다이(101)가 CoW 디바이스(110) 내에 집적된다. CoW 디바이스 내의 다이들의 개수가 증가함에 따라, 다이들을 수용하기 위해 인터포저의 크기는 증가될 필요가 있을 수 있다. 예를 들어, CoW 구조물을 갖는 고성능 반도체 디바이스는 세 개의 레티클들보다 큰 크기(예를 들어, 평면도에서 바라본 표면적)를 가질 수 있으며, 여기서 레티클은 약 26㎜ x 32㎜의 면적에 대응한다. CoW 구조물을 갖는 고성능 디바이스가 기판(예를 들어, PCB)에 접합될 때, 기판의 크기는 100㎜ x 100㎜와 같이, 70㎜ x 70㎜보다 클 수 있다.
그러나, 인터포저(예를 들어, 112)의 크기와 기판(예를 들어, PCB)의 크기가 증가함에 따라, 새로운 과제들이 발생한다. 예를 들어, CoW 디바이스(110) 내의 상이한 물질들의 열팽창 계수(coefficients of thermal expansion; CTE)의 차이로 인해, 인터포저(112)는 휘어질 수 있고, 인터포저의 크기가 증가할 때 인터포저의 휘어짐은 악화될 수 있다. 인터포저의 휘어짐은 다이(101)와 인터포저(112) 사이의 도전성 커넥터들에서 응력을 유발할 수 있으며, 여기서 도전성 커넥터들은 솔더 영역(105), 다이 커넥터(103), 및 도전성 패드(113)를 포함한다. 응력은 인터포저(112)의 모서리 영역들(예를 들어, 평면도에서 바라본 모서리 영역들) 근처에서 특히 높으며, 높은 응력은 CoW 디바이스의 크기가 클 때(예를 들어, 두 개의 레티클들보다 큰 경우) 범프 피로(bump fatigue) 위험성을 증가시킨다.
증가된 CoW 디바이스 크기와 관련된 다른 과제는 낮은 범프 조인트 수율(joint yield)이며, 이는 더 큰 CoW 디바이스가 대형 기판(예를 들어, PCB)에 접합되어 CoWoS 반도체 디바이스를 형성할 때 발생할 수 있다. 그 이유는 대형 기판(예를 들어, PCB)을 평평하게 유지하는 것(예를 들어, 평면인 윗면 및/또는 평면인 아랫면을 갖게 하는 것)이 점점 어려워지기 때문이다. 대형 기판의 휘어짐은 CoW 디바이스(110)의 도전성 패드(117)를 접합을 위해 대형 기판의 표면 상의 대응하는 도전성 피처들(예를 들어, 도전성 패드)과 정렬시키는 것을 어렵게 한다. 또한, 대형 기판의 표면 상의 도전성 피처들(예를 들어, 도전성 패드)은 대형 기판의 휘어짐으로 인해 동일한 평면에 배치되지 않아서, CoW 디바이스(110)를 대형 기판과 접합시키는 것을 어렵게 한다. 결과적으로, CoW 디바이스(110)와 대형 기판 사이의 도전성 커넥터들에 대한 높은 응력, 또는 콜드 조인트(cold joint)와 같은 문제가 발생할 수 있다. 위에서 논의된 다양한 신뢰성 문제를 칩 패키지 집적(chip package integration; CPI) 문제 또는 CPI 위험성이라고 총칭할 수 있다. 본 발명개시는 CIP 위험성을 완화시키거나 또는 회피하기 위한 복합 CoW 구조물의 다양한 실시예들을 개시한다. 이하에서는 복합 CoW 구조물의 상세사항을 논의한다.
도 2 내지 도 5, 도 6a, 및 도 6b는 실시예에 따른, 다양한 제조 스테이지들에서의 반도체 디바이스(100)의 다양한 모습들을 나타낸다. 도 2를 참조하면, 두 개의 CoW 디바이스들(110)(이는 도 1의 CoW 디바이스(110)와 동일하거나 또는 유사할 수 있음)이 캐리어(102)의 윗면에 부착된다. 도 2에서는 두 개의 CoW 디바이스들(110)이 도시되어 있지만, 반도체 디바이스(100)를 형성하기 위해 두 개보다 많은 CoW 디바이스들(110)이 사용될 수 있으며, 이들 및 다른 변형들이 본 발명개시의 범위 내에 포함되는 것으로 완전히 의도됨을 유의한다.
캐리어(102)는 실리콘, 폴리머, 폴리머 복합체, 금속 포일(foil), 세라믹, 유리, 유리 에폭시, 베릴륨 산화물, 테이프, 또는 구조적 지지를 위한 다른 적절한 물질과 같은 물질로 제조될 수 있다. 일부 실시예들에서, CoW 디바이스(110)를 캐리어(102)에 부착시키기 전에, 광열변환(light-to-heat-conversion; LTHC) 코팅과 같은 박리막(release film)이 캐리어(102) 위에 형성된다. 박리막은 감광성일 수 있으며, 후속 캐리어 접합해제 공정에서 캐리어(102) 상에, 예컨대, 자외선(UV) 광을 비춤으로써 캐리어(102)로부터 용이하게 분리될 수 있다.
CoW 디바이스(110)는 예컨대, 다이 부착막(die attaching film; DAF)을 사용하여 캐리어(102)에(또는 형성된 경우 박리막에) 부착된다. 도 2에서는, 다이(101)의 후면이 캐리어(102)에 부착되고, CoW 디바이스(110)의 인터포저(112)의 도전성 패드(117)가 캐리어(102)를 등지고 위를 바라보고 있다는 것을 유의한다. CoW 디바이스들(110)은 자신들 사이에 갭(114)을 두고서 서로 횡측으로 이격되어 있다.
다음으로, 도 3에서, 몰딩 물질(118)이 캐리어(102) 위에서 CoW 디바이스들(110) 주위에 형성된다. 몰딩 물질(118)은 또한 CoW 디바이스들(110) 사이의 갭(114)을 채운다. 몰딩 물질(118)의 물질과 형성 방법은 CoW 디바이스(110)의 몰딩 물질(109)과 동일하거나 유사할 수 있으므로, 세부사항은 반복되지 않는다. 일부 실시예들에서, 몰딩 물질(118) 및 몰딩 물질(109)은 상이한 물질들(예를 들어, 상이한 조성을 가짐)이고, 몰딩 물질(118)은 몰딩 물질(109)을 둘러싸고 이와 물리적으로 접촉한다. 다른 실시예들에서, 몰딩 물질(118)과 몰딩 물질(109)은 동일한 물질(예를 들어, 동일한 조성을 가짐)이므로, 몰딩 물질(118)과 몰딩 물질(109) 사이에 계면이 있거나 없을 수 있다.
몰딩 물질(118)이 형성된 후, CoW 디바이스(110) 위에 배치된 몰딩 물질(118)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정 이후, CoW 디바이스(110)의 몰딩 물질(118), 도전성 패드(117), 및 패시베이션층(119)은 동평면 상의(예를 들어, 동일 높이의) 윗면을 갖는다. 몰딩 물질(118)은 도 3에서 기판(111)의 측벽들 및 패시베이션층(119)의 측벽들과 물리적으로 접촉한다.
다음으로, 도 4에서, 몰딩 물질(118)과 CoW 디바이스(110) 위에 재배선 구조물(122)이 형성된다. 재배선 구조물(122)은 하나 이상의 유전체층(125), 및 하나 이상의 유전체층(125) 내에 형성된 도전성 피처들(예를 들어, 도전성 라인(121) 및 비아(123))을 포함한다. 재배선 구조물(122)은 도전성 패드(117)에 전기적으로 결합되고, CoW 디바이스(110)의 인터포저들을 통해 다이(101)에 전기적으로 결합된다. 언더 범프 금속부(under bump metallurgy; UBM)(127)가 재배선 구조물(122) 위에 형성되고 재배선 구조물(122)에 전기적으로 결합된다. 도 4는 CoW 디바이스들(110) 사이의 갭 위로 연장된 도전성 라인들(121A)(예를 들어, 구리 라인들)을 추가로 도시한다. 도전성 라인들(121A)은 CoW 디바이스(110A)(왼쪽의 CoW 디바이스(110)) 내에 있는 다이들(101) 중 적어도 하나를, CoW 디바이스(110B)(오른쪽의 CoW 디바이스(110)) 내에 있는 다이들(101) 중 적어도 하나와 전기적으로 결합시킨다. 물리적으로 분리되어 있고 단일 재배선 구조물(122)에 의해 함께 전기적으로 결합된 복수의 CoW 디바이스들(110)을 포함하는, 도 4에서 예시된 디바이스(캐리어(102)가 없음)를 복합 CoW 디바이스(150) 또는 복합 CoW 구조물을 갖는 반도체 디바이스라고 칭한다.
일부 실시예들에서, 하나 이상의 유전체층(125)은 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머로 형성된다. 다른 실시예들에서, 유전체층(125)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물; 등으로 형성된다. 하나 이상의 유전체층(125)은 스핀 코팅, 화학적 기상 증착(CVD), 라미네이팅 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 공정에 의해 형성될 수 있다.
일부 실시예들에서, 재배선 구조물(122)의 도전성 피처들은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 적절한 도전성 물질로 형성된 도전성 라인들(121/121A) 및 비아(123)를 포함한다. 도전성 피처들은, 예를 들어, 아래에 있는 도전성 피처들을 노출시키도록 유전체층(125)에 개구를 형성하는 것, 유전체층(125) 위와 개구 내에 시드층을 형성하는 것, 설계된 패턴을 갖는 패터닝된 포토레지스트를 시드층 위에 형성하는 것, 시드층 위 및 설계된 패턴 내에 도전성 물질을 도금(예를 들어, 전기도금 또는 무전해 도금)하는 것, 및 도전성 물질이 형성되지 않은 시드층의 부분들과 포토레지스트를 제거하는 것에 의해 형성될 수 있다.
일부 실시예들에서, 재배선 구조물은 1개 층 내지 10개 층의 금속층을 가지며, 여기서 각 금속층은 동일한 유전체층(125) 위에/이를 관통하여 형성된 도전성 라인들(121) 및 비아들(123)을 포함한다. 일부 실시예들에서, CoW 디바이스(110)의 인터포저의 주 표면에 수직인 제1 방향을 따라 측정된 각각의 유전체층(125)의 두께는 약 2㎛ 내지 약 10㎛이다. 제1 방향을 따라 측정된 재배선 구조물(122)의 도전성 피처들(예를 들어, 121)의 두께는 약 0.5㎛ 내지 약 5㎛이다.
개시된 복합 CoW 디바이스(150)는 우수한 신호 무결성을 제공한다. 예를 들어, 재배선 구조물(122)을 형성하기 위한 실리콘 팹 처리 기술들의 사용으로 인해, 재배선 구조물(122)에서의 컨덕터들(예를 들어, 121, 123)의 거칠기는 낮으며(예를 들어, 프로파일 거칠기 파라미터 Ra≤0.1㎛를 가짐), 이는 삽입 손실 및 스킨(skin) 효과를 감소시키는데 도움이 된다. 재배선 구조물(122)의 유전체층(125)(예를 들어, 폴리이미드)은 얇게 제조되며(예를 들어, 2㎛ 내지 약 10㎛ 사이의 두께를 가짐), 이것은 유전체층(125)의 등가 직렬 저항(equivalent series resistance; ESR) 및 등가 직렬 인덕턴스(equivalent series inductance; ESL)를 감소시키는데 도움을 줌으로써, 유전체층(125)의 소산 계수(dissipation factor; Df)를 감소시킨다(예를 들어, Df≤0.01). 유전체층(125)의 더 낮은 ESL 및 ESR은 복합 CoW 디바이스(150)의 전력 무결성을 향상시킨다. 선택적으로, 하나 이상의 통합 수동 디바이스(integrated passive device; IPD)(도 4에서 점선 박스(128)로 예시됨)는 복합 CoW 디바이스(150)와 통합될 수 있고(예를 들어, UBM 구조물들(127)에 접합됨), 이는 복합 CoW 디바이스(150) 내에서의 전력 플랜층들의 개수를 감소시키며, 전력 무결성을 더욱 향상시킨다. 우수한 신호 무결성의 결과로서, 복합 CoW 디바이스(150)는 직렬화기/병렬화기(Serializer/Deserializer; SerDes) 디바이스들과 같은 고속 디바이스들에 잘 맞는다.
재배선 구조물(122)이 형성된 후, UBM 구조물들(127)이 재배선 구조물(122) 위에 형성되고, 재배선 구조물(122)의 전기 도전성 피처들에 전기적으로 결합된다. 실시예에서, UBM 구조물들(127)은 티타늄층, 구리층, 및 니켈층과 같은 세 개의 도전성 물질층들을 포함한다. 하지만, 크롬/크롬 구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, UBM 구조물들(127)의 형성에 적절한 수 많은 적절한 물질들과 층들의 배열들이 존재한다. UBM 구조물들(127)을 위해 사용될 수 있는 임의의 적절한 물질들 또는 물질층들이 본 발명개시의 범위 내에 완전히 포함되는 것으로 의도된다.
UBM 구조물들(127)은, 재배선 구조물(122) 내의 도전성 피처들을 노출시키기 위해 최상위 유전체층(125) 내에 개구를 형성하는 것, 최상위 유전체층 내의 개구의 내부를 따라 그리고 최상위 유전체층(125) 위에 시드층을 형성하는 것, 패터닝된 마스크층(예컨대, 포토레지스트)을 시드층 위에 형성하는 것, 패터닝된 마스크층의 개구들 내에 그리고 시드층 위에 (예컨대, 도금에 의해) 도전성 물질(들)을 형성하는 것, 및 마스크층을 제거하고 도전성 물질(들)이 형성되어 있지 않은 시드층의 부분들을 제거하는 것에 의해, 형성될 수 있다. UBM 구조물들(127)을 형성하는 다른 방법들이 가능하고, 이들은 본 발명개시의 범위 내에 포함되도록 완전히 의도된다.
일부 실시예들에서, UBM 구조물들(127)의 임계 치수(CD)(예를 들어, 폭)(C2)는 약 10㎛ 내지 약 100㎛이고, 인접해 있는 UBM 구조물들(127) 사이의 피치(P2)는 약 20㎛ 내지 약 200㎛이며, UBM 구조물들(127)의 높이(H2)는 약 3㎛ 내지 약 30㎛이다.
도 4에서 도시된 바와 같이, 재배선 구조물(122)은 CoW 디바이스(110A)로부터 CoW 디바이스(110B)로 연속적으로 연장된다. 특히, 재배선 구조물(122)은 CoW 디바이스들(110A/110B)의 패시베이션층(119) 및 몰딩 물질(118)의 윗면을 따라 연장되고 이들과 물리적으로 접촉한다.
도 4는 캐리어(102) 위에 형성된 하나의 복합 CoW 디바이스(150)를 도시하지만, 당업자가 쉽게 인식하는 바와 같이, 동일한 처리 단계(들)에서 캐리어(102) 위에 하나보다 많은 복합 CoW 디바이스들(150)이 형성될 수 있고, 복합 CoW 디바이스들(150)을 개별적인 복합 CoW 디바이스들로 분리하기 위해 후속 다이싱 공정이 수행될 수 있다.
복합 CoW 디바이스들(150)을 형성하는데 사용되는 캐리어(102)(예를 들어, 웨이퍼)의 다양한 평면도들을 나타내는 도 9와 도 10을 일시적으로 참조한다. 도 9의 예시에서, 복수의 복합 CoW 디바이스들(150)이 캐리어(102) 위에 형성되며, 이 캐리어(102)는 평면도에서 봤을 때 원형 형상을 갖는다. 도 9에서, 점선 영역은 하나의 복합 CoW 디바이스(150)에 대응하고, 네 개의 복합 CoW 디바이스들(150)이 비 제한적인 예시로서 도시되어 있다. 캐리어(102) 상에 형성된 복합 CoW 디바이스들(150)의 개수는 임의의 적절한 개수일 수 있다. 도 10에서, 캐리어(102)는 직사각형 또는 정사각형 형상을 갖는다. 도 10에서는 비 제한적인 예시로서 아홉 개의 복합 CoW 디바이스들(150)이 캐리어(102) 위에 형성된 것이 도시되어 있으며, 캐리어(102) 상에 형성된 복합 CoW 디바이스들(150)의 개수는 임의의 적절한 개수일 수 있다.
다음으로, 도 5에서, 캐리어 접합해제 공정이 수행되어 복합 CoW 디바이스(150)로부터 캐리어(102)를 분리시킨다. 접합해제 공정은 에칭, 그라인딩, 및 기계적 박리와 같은 임의의 적절한 공정을 사용하여 캐리어(102)를 제거할 수 있다. 캐리어(102)와 복합 CoW 디바이스(150) 사이에 LTHC 박리막이 형성된 일부 실시예들에서, 캐리어(102)는 캐리어(102)의 표면 위에 레이저 또는 UV 광을 비춤으로써 접합해제된다. 도시되지는 않았지만, 캐리어(102) 위에 형성된 복수의 복합 CoW 디바이스들(150)(도 9와 도 10 참조)을 개별적인 복합 CoW 디바이스들(150)로 단품화하기 위해 캐리어 접합해제 공정 이후에 다이싱 처리가 수행될 수 있다. 다이싱 공정으로 인해, 일부 실시예들에서, 재배선 구조물(122)의 측벽들이 몰딩 물질(118)의 각각의 측벽들과 정렬되도록, 복합 CoW 디바이스(150)의 재배선 구조물(122)과 몰딩 물질(118)은 동일한 폭을 갖는다.
여전히 도 5를 참조하면, 캐리어 접합해제 공정과 다이싱 공정 이후에, 복합 CoW 디바이스(150)는 뒤집어지고, 복합 CoW 디바이스(150)의 UBM 구조물들(127)은 기판(S)과의 접합을 의한 준비로 기판(S)의 윗면에서 각각의 도전성 패드(132)와 정렬된다. 도 5의 예시에서, 솔더 영역들(131)이 도전성 패드들(132) 위에 형성된다. 솔더 영역들(131)은 도전성 패드들(132) 위에 퇴적된 솔더 페이스트일 수 있거나, 또는 도전성 패드들(132) 위에 형성된 솔더를 포함하는 도전성 범프들일 수 있다. 후속 리플로우 공정에서, 솔더 영역들(131)은 복합 CoW 디바이스(150)를 기판(S)에 접합시킨다.
도 5의 기판(S)은 상부 기판(S2)과 하부 기판(S1)을 포함한다. 상부 기판(S2)은 솔더 영역들(139)을 통해 하부 기판(S1)에 접합된다. 도시된 실시예에서, 상부 기판(S2)과 하부 기판(S1)은 미리 형성되고(예를 들어, 서로 접합되기 전에 별개로 형성됨), 예를 들어 리플로우 공정에 의해 솔더 영역들(139)에 의해 함께 접합된다.
인쇄 회로 기판(PCB)일 수 있는 하부 기판(S1)은 코어(143)를 포함하며, 이 코어(143)는, 일부 실시예들에서, 프리프레그(prepreg), 에폭시, 실리카 필러, ABF(Ajinomoto build-up film), 폴리이미드, 몰딩 화합물 등과 같은 유전체 물질로 형성된다. 일부 실시예들에서, 코어(143)는 또한 BT(bismaleimide triazine) 수지, FR-4(방염성의 에폭시 수지 바인더를 갖는 직조 섬유유리 직물로 구성된 복합 물질), 세라믹, 유리, 플라스틱, 테이프, 필름, 또는 다른 지지 물질들을 포함한다. 비아(153)가 코어(143)를 관통하여 연장되도록 형성된다. 일부 실시예들에서, 비아(153)는 코어(143)에서 관통 홀을 천공하고, 관통 홀의 측벽을 따라 도전성 물질(예를 들어, 구리)을 형성(예를 들어, 도금)함으로써 형성된다. 도전성 물질이 관통 홀의 측벽을 따라 형성된 후, 관통 홀의 나머지 부분은 도 5의 예시에서 도시된 바와 같이 유전체 물질(152)로 채워질 수 있다.
여전히 도 5를 참조하면, 구리 라인(147), 구리 비아(149), 및/또는 구리 패드(151)와 같은 도전성 피처들이 코어(143)의 대향 측 상에 형성되고, 기판(S1)의 제1 위치(들)에서부터 기판(S1)의 제2 위치(들)까지 전기 신호들을 재라우팅하기 위한 재배선층들로서 기능한다. 도전성 피처들이 ABF 또는 프리프레그와 같은 적절한 유전체 물질로 형성될 수 있는 복수의 유전체층들(145) 내에 형성된다. 도 5는 하부 기판(S1)의 최상위 유전체층(141A)과 최하위 유전체층(141B)을 추가로 도시한다. 최상위 유전체층(141A)과 최하위 유전체층(141B)은 예를 들어, 솔더 레지스트, ABF, 또는 폴리이미드로 형성될 수 있다. 하부 기판(S1)의 도전성 패드(151)는 최상위 유전체층(141A) 내의 개구들과 최하위 유전체층(141B) 내의 개구들에 의해 노출된다.
상부 기판(S2)은 복수의 유전체층들(133) 및 복수의 유전체층들(133) 내에 형성된 도전성 피처들(예를 들어, 도전성 라인(135), 비아(137), 및 도전성 패드(132))을 포함한다. 유전체층들(133)은 프리프레그, 수지 코팅된 구리(resin coated copper; RCC), 몰딩 화합물, 폴리이미드, 포토 이미지 유전체(photo image dielectric; PID) 등과 같은 적절한 유전체 물질로 형성된다.
일부 실시예들에서, 상부 기판(S2)의 유전체층들(133)과 도전성 피처들은 재배선 구조물(122)과 동일하거나 유사한 처리 단계들(예를 들어, 실리콘 팹 처리 기술들)을 사용하여 캐리어(도시되지 않음) 위에 형성된다. 예를 들어, 상부 기판(S2)은, 캐리어 위에 제1 유전체층(예컨대, 133)을 형성하고, 제1 유전체층 위에 (예컨대, 도금에 의해) 제1 도전성 피처들(예컨대, 132)을 형성하고, 제1 도전성 피처들 위에 제2 유전체층을 형성하고, 제1 도전성 피처들을 노출시키기 위해 제2 유전체층 내에 개구들을 형성하고, 제2 유전체층 위에 그리고 개구들 내에 시드층을 형성하고, 설계된 패턴을 갖는 패터닝된 포토레지스트를 시드층 위에 형성하고, 설계된 패턴 내에 그리고 시드층 위에 도전성 물질(예컨대, 구리)을 도금(예컨대, 전기도금 또는 무전해 도금)하며, 도전성 물질이 형성되어 있지 않은 시드층의 부분들과 포토레지스트를 제거함으로써, 형성될 수 있다. 상기 공정은 유전체층들의 추가적인 층들과 도전성 피처들의 추가적인 층들을 형성하기 위해 반복될 수 있다. 캐리어는 상부 기판(S2)이 형성된 후에 제거된다. 상부 기판(S2)의 도전성 패드들(132) 상에 솔더 페이스트 또는 솔더를 포함하는 도전성 범프일 수 있는 솔더 영역들(139)이 형성된다. 다음으로, 상부 기판(S2)의 아랫면에 있는 도전성 패드들(132)이 하부 기판(S1)의 윗면에 있는 각각의 도전성 패드(151)와 정렬되고, 솔더 영역들(139)이 상부 기판(S2)을 하부 기판(S1)에 접합시키도록 리플로우 공정이 수행된다. 도 5에서 도시된 바와 같이, 솔더 영역들(139)은 도전성 패드들(151)과 접합되기 위해 하부 기판(S1)의 최상위 유전체층(141A)을 적어도 부분적으로 관통하여 연장된다(예컨대, 최상위 유전체층(141A) 내부로 연장됨).
일부 실시예들에서, 복합 CoW 디바이스(150)와 마주하고 있는 상부 기판(S2)의 윗면에 있는 도전성 패드들(132)은, 복합 CoW 디바이스(150)와의 적절한 정렬과 전기적 결합을 위해, 복합 CoW 디바이스(150)의 UBM 구조물들(127)의 크기(예를 들어, 폭, 피치)와 정합되는 마이크로미터 단위의 크기(예를 들어, 폭, 피치)를 갖도록 형성될 수 있다. 상부 기판(S2)은 실리콘 팹 처리 기술들을 사용하여 형성되며, 이는 마이크로미터 단위의 피처 크기의 형성을 가능케 한다는 것을 상기한다. 하부 기판(S1)과 마주하고 있는 상부 기판(S2)의 아랫면에 있는 도전성 패드들(132)은 하부 기판(S1)과의 적절한 정렬과 전기적 결합을 위해, 하부 기판(S1)(예컨대, PCB)의 윗면에서의 도전성 패드들(151)의 크기와 정합되도록 더 큰 크기(예를 들어, 폭, 피치)를 가질 수 있다. 도전성 패드(151)는 PCB 제조 기술들을 사용하여 형성될 수 있고, 따라서 복합 CoW 디바이스(150)의 UBM 구조물(127)의 크기와 정합되는 크기를 갖는 도전성 패드(151)를 형성하지 못할 수 있음에 유의한다. 따라서, 상이한 크기들의 도전성 패드들 간의 계면으로서 작용하는 상부 기판(S2)을 갖는 개시된 기판(S)의 구조는 복합 CoW 디바이스(150)의 UBM 구조물들(127)과 하부 기판(S1)(예컨대, PCB)의 도전성 패드(151) 간의 적절한 정렬 및 결합을 가능케 한다.
다음으로, 도 6a에서, 복합 CoW 디바이스(150)의 UBM 구조물들(127)을 솔더 영역들(131)을 통해 상부 기판(S2)의 도전성 패드들(132)에 접합시키기 위해 리플로우 공정이 수행된다. 다음으로, 복합 CoW 디바이스(150)의 재배선 구조물(122)과 상부 기판(S2) 사이에 언더필 물질(168)이 형성된다. 일부 실시예들에서, 언더필 물질(168)은 생략된다. 도 6a에서의 반도체 디바이스(100)는 기판(S)에 접합된 복합 CoW 디바이스(150)를 포함하는 반도체 패키지이며, 따라서 칩 온 웨이퍼 온 기판(CoWoS) 구조물을 갖는다. 도 6a의 CoWoS 구조물을 종래의 CoWoS 구조물과 구별하기 위해, 도 6a에서의 반도체 디바이스(100)를 복합 CoWoS 디바이스라고 칭할 수 있거나, 또는 복합 CoWoS 구조물을 갖는 반도체 디바이스라고 칭할 수 있다.
다음으로, 링(163)이 접착 물질(165)에 의해 상부 기판(S2)의 윗면에 부착된다. 링(163)은 기판(S)의 평면성(예를 들어, 평탄도)을 개선하기 위해 사용될 수 있다. 일부 실시예들에서, 링(163)은 강철, 구리, 유리 등과 같은 강체 물질로 형성된다. 실시예에서, 링(163)은 구조적 지지를 제공하기 위해 벌크 물질(예를 들어, 벌크 강철, 벌크 구리, 벌크 유리)로 형성되고, 링(163) 내부에는 전기 컴포넌트 또는 전기 회로가 없다. 도시된 실시예에서, 링(163)은 직사각형 링(예를 들어, 평면도에서 중공(hollow) 직사각형 형상을 가짐, 도 6b 참조)이며, 링(163)이 복합 CoW 디바이스(150)를 둘러싸도록(예를 들어, 다이(101)와 인터포저(112)를 둘러싸도록) 기판(S)에 부착된다. 도 6a의 예시에서, 링(163)의 윗면은 CoW 디바이스(110)의 인터포저(112)(도 1의 라벨 참조)의 윗면보다는 기판(S)으로부터 더 연장된다.
도 6a는 하부 기판(S1)의 아랫면에 있는 도전성 패드(151) 상에 형성된 외부 커넥터(161)를 더 도시한다. 외부 커넥터(161)은 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술로 형성된 범프, 이들의 조합(예컨대, 솔더 볼이 부착되어 있는 금속 필라) 등일 수 있다. 외부 커넥터(161)는 임의의 적절한 형성 방법을 사용하여 형성될 수 있다.
도 6b는 도 6a의 반도체 디바이스(100)의 평면도를 나타내고, 도 6a는 도 6b의 A-A 단면을 따른 단면도이다. 도 6b의 비 제한적인 예시에서 도시된 바와 같이, 복합 CoW 디바이스(150) 내의 각 CoW 디바이스(110)는 다섯 개의 다이들(101)을 갖는다. 중간에 있는 다이(101)(더 큰 다이)는 예를 들어, 중앙 처리 장치(CPU) 또는 그래픽 처리 장치(GPU)와 같은 프로세서일 수 있고, 모서리들에 있는 다이(101)(더 작은 다이)는, 예를 들어, 고 대역폭 메모리(high bandwidth memories; HBM) 다이일 수 있다. 도 6b의 평면도에서, CoW 디바이스(110)의 경계부(예를 들어, 둘레부)는 몰딩 물질(109)의 경계부와 오버랩되고, 복합 CoW 디바이스(150)의 경계부는 몰딩 물질(118)의 경계부와 오버랩되며, 기판(S)의 경계부는 상부 기판(S2)의 최상위 유전체층(133)의 경계부와 오버랩된다는 것에 유의한다.
일부 실시예들에서, 도 6b의 반도체 디바이스(100)의 제1 치수(X) 및 제2 치수(Y)는 약 10㎜ 내지 약 75㎜이다. CoW 디바이스들(110) 간의 거리(D1)는 약 25㎛ 내지 약 500㎛이다. 다이(101)의 후면과, 기판(S)과 마주하고 있는 재배선 구조물(122)의 아랫면 사이에서 측정된 복합 CoW 디바이스(150)(도 7 참조)의 두께(H3)는 약 100㎛ 내지 약 1500㎛이다. 복합 CoWoS 디바이스의 고유한 아키텍처로 인해, 반도체 디바이스(100)의 크기는 상당히 크지만(예를 들어, 75㎜ x 75㎜일 수 있음), CPI 위험성은 회피되거나 또는 감소된다.
도 6b는 CoW 디바이스들(110) 사이에 배치된 재배선 구조물(122)의 도전성 라인들(121A)을 가상선으로 추가로 도시하는데, 이 도전성 라인들(121A)은 도 6b의 평면도에서는 보이지 않는 것이다. 도전성 라인들(121A)은 실리콘 팹 제조 공정들을 사용하는 재배선 구조물(122)의 형성 중에 형성된다는 것을 유의한다. 따라서, 매우 미세한 도전성 라인들(121A)(예를 들어, 2㎛의 라인 두께를 가짐)이 형성될 수 있고, 이는 CoW 디바이스들(110) 사이의 작은 갭 영역에서 다수의 도전성 라인들(121A)이 형성될 수 있게 하고, 도전성 라인들(121A)의 크기(예컨대, 폭, 피치)는 적절한 정렬 및 전기적 연결을 위해 CoW 디바이스(110)의 도전성 패드(117)의 크기와 정합된다.
도 7은 도 6a에서 도시된 반도체 디바이스(100)의 일부분(170)의 확대도를 나타낸다. 도 7의 예시에서, 복합 CoW 디바이스(150) 내의 CoW 디바이스(110) 각각은 기판(111)의 아랫면 상에서 패시베이션층(119)(예를 들어, 폴리머층)을 갖는다. 패시베이션층(119)은 인터포저의 기판(111)의 아랫면 상의 도전성 패드(117)를 둘러싸고 이와 물리적으로 접촉한다. 결과적으로, 복합 CoW 디바이스(150)의 패시베이션층(119), 도전성 패드(117), 및 몰딩 물질(118)은 재배선 구조물(122)과 물리적으로 접촉하는 동평면 상의(예를 들어, 동일 높이에 있는) 아랫면을 갖는다. 재배선 구조물(122)의 측벽들이 몰딩 물질(118)의 각각의 측벽들과 정렬되도록 재배선 구조물(122)은 몰딩 물질(118)과 동일한 폭을 갖는다.
도 8은 실시예에서, 반도체 디바이스(100A)의 일부분의 확대도를 나타낸다. 반도체 디바이스(100A)는 도 7의 반도체 디바이스(100)와 유사하지만, 도 8의 실시예에서, 기판(111)의 아랫면 상에 있는 패시베이션층(119)은 생략된다. 결과적으로, 몰딩 물질(118)은 기판(111)의 아랫면 상의 도전성 패드(117)를 둘러싸고 이와 물리적으로 접촉한다. 따라서, 몰딩 물질(118)과 도전성 패드(117)는 재배선 구조물(122)과 물리적으로 접촉하는 동평면 상의(예를 들어, 동일 높이에 있는) 표면을 갖는다. 재배선 구조물(122)의 측벽들이 몰딩 물질(118)의 각각의 측벽들과 정렬되도록 재배선 구조물(122)은 몰딩 물질(118)과 동일한 폭을 갖는다.
개시된 실시예들에 대한 변형들이 가능하고, 이는 본 발명개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 각 CoW 디바이스(110) 내부에 있는 다이들(101)의 개수와 CoW 디바이스(110) 내의 각 다이(101)의 위치는 본 발명개시의 사상을 벗어나지 않고서 수정될 수 있다. 또한, 복합 CoW 디바이스(150) 내의 CoW 디바이스들(110)의 개수와 CoW 디바이스들(110)의 위치는 본 발명개시의 사상을 벗어나지 않고서 수정될 수 있다. 또한, 도 6a의 기판(S)은 하부 기판(S1)에 접합된 상부 기판(S2)을 포함하지만, 기판(S)은 더 간단한 구성을 갖는 것과 같은 다른 구성들을 가질 수 있다. 예를 들어, 기판(S)은 상부 기판(S2)만을 가질 수 있다. 또한, 통합형 수동 디바이스(IPD)와 같은, 다른 디바이스들이 재배선 구조물(122)에 접합되고 언더필 물질(168)에 의해 캡슐화될 수 있다. 이들 및 다른 변형들이 본 발명개시의 범위 내에 완전히 포함되도록 의도된다.
실시예들은 칩 패키지 집적(CPI) 위험성의 감소와 같은 장점들을 달성할 수 있다. 개시된 복합 CoW 디바이스는 재배선 구조물에 의해 함께 집적된 둘 이상의 CoW 디바이스들을 포함한다. 이는 복합 CoW 디바이스(150)의 크기(예를 들어, 평면도에서 바라본 표면적)가 상당히 클 수 있게 하고(예를 들어, ≥ 세 개 레티클들), 예를 들어, 다이(101)와 인터포저(112) 사이의 도전성 커넥터들에서, 특히, 인터포저의 모서리들에서, 높은 응력으로 인한 범프 피로 위험성을 회피하거나 감소시킨다. CoW 디바이스들(110) 각각의 내부에 있는 작은 인터포저는 인터포저의 비용을 감소시키고, 더 작은 인터포저는 또한 가장자리에서의 인터포저의 휘어짐을 완화시키며, 따라서 인터포저의 모서리들에서의 도전성 커넥터들의 응력을 완화시킨다.
또한, 개시된 실시예들은 100㎜ x 100㎜보다 큰 면적을 갖는 대형 기판(예를 들어, 도 6a의 기판(S))이 복합 CoW 디바이스(150)와 접합되어, 콜드 조인트 및 범프 피로 위험성과 같은 다양한 CPI 문제들을 회피하거나 또는 감소시키면서 대형 반도체 패키지들을 형성할 수 있게 함으로써, 범프 조인트 수율 및 기판 상의 조립 수율을 증가시킨다. 일부 실시예들에서, 복합 CoW 디바이스(150)가 휘어짐을 덜 갖도록 하거나, 또는 복합 CoW 디바이스(150)와 기판(S) 간의 접합을 용이하게 하기 위해 복합 CoW 디바이스(150)가 기판(S)과 동일하거나 또는 유사한 휘어짐 프로파일을 갖도록(예컨대, 둘 다 위쪽으로 또는 아래쪽으로 구부러짐), 재배선 구조물(122)에서 사용된 물질들의 평균 CTE는 복합 CoW 디바이스(150)의 휘어짐 프로파일을 수정하기 위해 타겟 값(예컨대, 20ppm/℃ 내지 60ppm/℃)을 갖도록 조정된다. 그렇지 않고, 복합 CoW 디바이스(150)와 기판(S)이 상반되는 프로파일들을 갖는 경우(예를 들어, 하나는 위쪽으로 구부러지고 다른 하나는 아래쪽으로 구부러짐), 이들을 함께 접합시키는 것은 어려울 것이며, 범프 피로 위험성, 또는 콜드 조인트와 같은 문제들이 발생할 수 있다. 다른 장점들은, 예를 들어, 인터포저의 비용 감소, 실리콘 팹 공정의 사용으로 인한 복합 CoW 디바이스(150)의 높은 컴포넌트 수율, 및 예를 들어, 재배선 구조물 내의 유전체층들(125)의 낮은 소산 계수(Df)(예를 들어, Df≤0.01)로 인한 신호 무결성의 개선을 포함한다.
도 11은 일부 실시예들에서, 반도체 디바이스를 형성하는 방법의 흐름도를 나타낸다. 도 11에서 도시된 실시예 방법은 많은 가능한 실시예 방법들의 예시일 뿐이라는 것을 이해해야 한다. 본 발명분야의 당업자는 수 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 11에서 도시된 다양한 단계들이 추가되고, 제거되고, 대체되고, 재배열되며, 반복될 수 있다.
도 11을 참조하면, 단계(1010)에서, 제1 칩 온 웨이퍼(CoW) 디바이스가 캐리어의 제1 측 상에 부착되고, 제1 CoW 디바이스는 제1 인터포저 및 제1 인터포저에 부착된 제1 다이들을 포함한다. 단계(1020)에서, 제2 CoW 디바이스가 제1 CoW 디바이스에 인접해 있도록 캐리어의 제1 측 상에 부착되고, 제2 CoW 디바이스는 제2 인터포저 및 제2 인터포저에 부착된 제2 다이들을 포함한다. 단계(1030)에서, 몰딩 물질이 캐리어의 제1 측 상에서 제1 CoW 디바이스 주위와 제2 CoW 디바이스 주위에 형성되고, 제1 인터포저의 제1 도전성 패드들과 제2 인터포저의 제2 도전성 패드들은 캐리어로부터 원위(distal)에 있는 몰딩 물질의 윗면에서 노출된다. 단계(1040)에서, 재배선 구조물이 제1 CoW 디바이스, 제2 CoW 디바이스, 및 몰딩 물질 위에 형성되고, 재배선 구조물은 제1 CoW 디바이스로부터 제2 CoW 디바이스까지 연속적으로 연장된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
제1 인터포저와, 상기 제1 인터포저의 제1 측에 부착된 제1 다이를 포함하는 제1 칩 온 웨이퍼(Chip-On-Wafer; CoW) 디바이스;
제2 인터포저와, 상기 제2 인터포저의 제1 측에 부착된 제2 다이를 포함하는 제2 CoW 디바이스 - 상기 제2 인터포저는 상기 제1 인터포저로부터 횡측으로 이격됨 -; 및
상기 제1 인터포저의 제1 측과는 반대편에 있는 상기 제1 인터포저의 제2 측을 따라 연장되고, 상기 제2 인터포저의 제1 측과는 반대편에 있는 상기 제2 인터포저의 제2 측을 따라 연장된 재배선 구조물 - 상기 재배선 구조물은 상기 제1 CoW 디바이스로부터 상기 제2 CoW 디바이스까지 연속적으로 연장됨 -을 포함하는 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제1 CoW 디바이스 주위에, 상기 제2 CoW 디바이스 주위에, 그리고 상기 제1 CoW 디바이스와 상기 제2 CoW 디바이스 사이에 있는 제1 몰딩 물질을 더 포함하며, 상기 재배선 구조물은 상기 재배선 구조물과 마주하고 있는 상기 제1 몰딩 물질의 제1 측과 접촉하고 상기 제1 측을 따라 연장된 것인 반도체 디바이스.
실시예 3. 실시예 2에 있어서, 상기 재배선 구조물과 상기 제1 몰딩 물질은, 상기 재배선 구조물의 측벽들이 상기 제1 몰딩 물질의 각각의 측벽들과 정렬되도록, 동일한 폭을 갖는 것인 반도체 디바이스.
실시예 4. 실시예 2에 있어서, 상기 제1 인터포저는 상기 제1 인터포저의 제2 측에서 제1 도전성 패드들을 갖고, 상기 제1 인터포저의 제2 측에서 상기 제1 도전성 패드들 주위에 제1 패시베이션층을 갖고, 상기 제2 인터포저는 상기 제2 인터포저의 제2 측에서 제2 도전성 패드들을 갖고, 상기 제2 인터포저의 제2 측에서 상기 제2 도전성 패드들 주위에 제2 패시베이션층을 갖고, 상기 제1 도전성 패드들, 상기 제2 도전성 패드들, 상기 제1 패시베이션층, 상기 제2 패시베이션층, 및 상기 제1 몰딩 물질은 상기 재배선 구조물과 마주하고 있는 동평면 상의(coplanar) 표면을 갖는 것인 반도체 디바이스.
실시예 5. 실시예 2에 있어서, 상기 제1 인터포저는 상기 제1 인터포저의 제2 측에서 제1 도전성 패드들을 갖고, 상기 제2 인터포저는 상기 제2 인터포저의 제2 측에서 제2 도전성 패드들을 갖고, 상기 제1 몰딩 물질은 상기 제1 도전성 패드들과 상기 제2 도전성 패드들을 둘러싸고 이들과 접촉하며, 상기 제1 도전성 패드들, 상기 제2 도전성 패드들, 및 상기 제1 몰딩 물질은 상기 재배선 구조물과 마주하고 있는 동평면 상의 표면을 갖는 것인 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 전기 도전성 피처들을 갖는 기판을 더 포함하고, 상기 재배선 구조물은 상기 기판의 제1 표면에 물리적으로 그리고 전기적으로 결합된 것인 반도체 디바이스.
실시예 7. 실시예 6에 있어서, 상기 재배선 구조물은 솔더 영역들에 의해 상기 기판의 제1 표면에 물리적으로 그리고 전기적으로 결합된 것인 반도체 디바이스.
실시예 8. 실시예 6에 있어서, 상기 기판의 제1 표면에 부착된 링을 더 포함하고, 상기 링은 상기 제1 CoW 디바이스와 상기 제2 CoW 디바이스를 에워싼 것인 반도체 디바이스.
실시예 9. 실시예 6에 있어서, 상기 재배선 구조물과 상기 기판의 제1 표면 사이에 있는 언더필 물질을 더 포함하는 반도체 디바이스.
실시예 10. 실시예 6에 있어서, 상기 기판은 하부 기판과 상부 기판을 포함하고, 상기 상부 기판은 상기 하부 기판과 상기 재배선 구조물 사이에 배치되고, 상기 상부 기판은 제1 솔더 영역들에 의해 상기 하부 기판에 접합되고, 상기 재배선 구조물은 제2 솔더 영역들에 의해 상기 하부 기판을 등지고 있는 상기 상부 기판의 윗면에 물리적으로 그리고 전기적으로 결합된 것인 반도체 디바이스.
실시예 11. 실시예 10에 있어서, 상기 하부 기판은,
유전체 코어;
상기 유전체 코어를 관통하여 연장된 비아들;
상기 유전체 코어의 대향 측들 상에 있는 유전체층들;
상기 유전체층들 내에 있는 전기 도전성 피처들; 및
상기 유전체층들 중 최상위 유전체층 상에 있는 제1 솔더 레지스트층과 상기 유전체층들 중 최하위 유전체층 상에 있는 제2 솔더 레지스트층을 포함하며, 상기 제1 솔더 영역들은 상기 제1 솔더 레지스트층 내로 연장된 것인 반도체 디바이스.
실시예 12. 반도체 디바이스에 있어서,
전기 도전성 피처들을 포함한 기판; 및
상기 기판의 제1 표면에 부착된 복합 칩 온 웨이퍼(COW) 디바이스를 포함하고, 상기 복합 COW 디바이스는,
제1 인터포저;
상기 기판을 등지고 있는 상기 제1 인터포저의 제1 측에 결합된 제1 다이들;
상기 제1 인터포저로부터 횡측으로 이격된 제2 인터포저;
상기 기판을 등지고 있는 상기 제2 인터포저의 제1 측에 결합된 제2 다이들;
상기 제1 다이들, 상기 제2 다이들, 상기 제1 인터포저, 및 상기 제2 인터포저 주위에 있는 제1 몰딩 물질; 및
상기 기판과 마주하고 있는 상기 제1 인터포저의 제2 측을 따라, 상기 기판과 마주하고 있는 상기 제2 인터포저의 제2 측을 따라, 그리고 상기 기판과 마주하고 있는 상기 제1 몰딩 물질의 제1 표면을 따라 연속적으로 연장된 재배선 구조물을 포함한 것인 반도체 디바이스.
실시예 13. 실시예 12에 있어서, 상기 재배선 구조물은 상기 제1 인터포저와 상기 제2 인터포저 사이에 있는 도전성 라인을 포함하고, 상기 도전성 라인은 상기 제1 다이들 중 적어도 하나를 상기 제2 다이들 중 적어도 하나에 전기적으로 결합시킨 것인 반도체 디바이스.
실시예 14. 실시예 12에 있어서, 상기 기판의 제1 표면과 상기 재배선 구조물 사이에 있는 제1 솔더 영역들을 더 포함하는 반도체 디바이스.
실시예 15. 실시예 14에 있어서, 상기 재배선 구조물과 상기 기판의 제1 표면 사이에 있는 언더필(underfill) 물질을 더 포함하며, 상기 언더필 물질은 상기 제1 솔더 영역들을 둘러싼 것인 반도체 디바이스.
실시예 16. 실시예 12에 있어서, 상기 기판의 제1 표면에 부착된 링을 더 포함하고, 상기 기판으로부터 원위(distal)에 있는 상기 링의 윗면은 상기 제1 인터포저의 제1 측보다 상기 기판으로부터 더 연장된 것인 반도체 디바이스.
실시예 17. 반도체 디바이스를 형성하는 방법에 있어서,
제1 칩 온 웨이퍼(CoW) 디바이스를 캐리어의 제1 측 상에 부착시키는 단계 - 상기 제1 CoW 디바이스는 제1 인터포저 및 상기 제1 인터포저에 부착된 제1 다이들을 포함함 -;
제2 CoW 디바이스를 상기 제1 CoW 디바이스에 인접해 있도록 상기 캐리어의 제1 측 상에 부착시키는 단계 - 상기 제2 CoW 디바이스는 제2 인터포저 및 상기 제2 인터포저에 부착된 제2 다이들을 포함함 -;
몰딩 물질을 상기 캐리어의 제1 측 상에서 상기 제1 CoW 디바이스 주위와 상기 제2 CoW 디바이스 주위에 형성하는 단계 - 상기 제1 인터포저의 제1 도전성 패드들과 상기 제2 인터포저의 제2 도전성 패드들은 상기 캐리어로부터 원위에 있는 상기 몰딩 물질의 윗면에서 노출됨 -; 및
재배선 구조물을 상기 제1 CoW 디바이스, 상기 제2 CoW 디바이스, 및 상기 몰딩 물질 위에 형성하는 단계 - 상기 재배선 구조물은 상기 제1 CoW 디바이스로부터 상기 제2 CoW 디바이스까지 연속적으로 연장됨 -를 포함하는 반도체 디바이스를 형성하는 방법.
실시예 18. 실시예 17에 있어서, 상기 재배선 구조물은 상기 제1 다이들 중 적어도 하나를 상기 제2 다이들 중 적어도 하나에 전기적으로 결합시킨 것인 반도체 디바이스를 형성하는 방법.
실시예 19. 실시예 17에 있어서,
상기 캐리어를 제거하는 단계; 및
상기 캐리어를 제거한 후, 상기 재배선 구조물을 솔더를 사용하여 기판의 제1 표면에 접합시키는 단계를 더 포함하는 반도체 디바이스를 형성하는 방법.
실시예 20. 실시예 19에 있어서, 상기 기판의 제1 표면에 링을 부착시키는 단계를 더 포함하고, 상기 링은 상기 제1 CoW 디바이스와 상기 제2 CoW 디바이스를 둘러싼 것인 반도체 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 인터포저 및 상기 제1 인터포저의 제1 측에 부착된 제1 다이를 포함하는 제1 칩 온 웨이퍼(Chip-On-Wafer; CoW) 디바이스;
    제2 인터포저 및 상기 제2 인터포저의 제1 측에 부착된 제2 다이를 포함하는 제2 CoW 디바이스 - 상기 제2 인터포저는 상기 제1 인터포저로부터 횡측으로 이격됨 -; 및
    상기 제1 인터포저의 제1 측과는 반대편에 있는 상기 제1 인터포저의 제2 측을 따라 연장되고, 상기 제2 인터포저의 제1 측과는 반대편에 있는 상기 제2 인터포저의 제2 측을 따라 연장되는 재배선 구조물
    을 포함하고,
    상기 재배선 구조물은 복수의 유전체층들 및 도전성 피처들을 포함하고, 상기 도전성 피처들은 상기 제1 인터포저에 가장 가까운 상기 복수의 유전체층들의 제1 표면과 상기 제1 인터포저로부터 가장 먼 상기 복수의 유전체층들의 제2 표면 사이에 배치되고, 상기 복수의 유전체층들은 사이에 갭이 없이 함께 적층되고, 상기 재배선 구조물의 도전성 피처는 상기 제1 CoW 디바이스로부터 상기 제2 CoW 디바이스까지 연속적으로 연장되는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 CoW 디바이스 주위에, 상기 제2 CoW 디바이스 주위에, 그리고 상기 제1 CoW 디바이스와 상기 제2 CoW 디바이스 사이에 있는 제1 몰딩 물질을 더 포함하며, 상기 재배선 구조물은 상기 재배선 구조물과 마주하고 있는 상기 제1 몰딩 물질의 제1 측과 접촉하고 상기 제1 측을 따라 연장되는 것인, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 재배선 구조물과 상기 제1 몰딩 물질은, 상기 재배선 구조물의 측벽들이 상기 제1 몰딩 물질의 각각의 측벽들과 정렬되도록, 동일한 폭을 갖는 것인, 반도체 디바이스.
  4. 제2항에 있어서,
    상기 제1 인터포저는 상기 제1 인터포저의 제2 측에서 제1 도전성 패드들을 갖고, 상기 제1 인터포저의 제2 측에서 상기 제1 도전성 패드들 주위에 제1 패시베이션층을 갖고,
    상기 제2 인터포저는 상기 제2 인터포저의 제2 측에서 제2 도전성 패드들을 갖고, 상기 제2 인터포저의 제2 측에서 상기 제2 도전성 패드들 주위에 제2 패시베이션층을 갖고,
    상기 제1 도전성 패드들, 상기 제2 도전성 패드들, 상기 제1 패시베이션층, 상기 제2 패시베이션층, 및 상기 제1 몰딩 물질은 상기 재배선 구조물과 마주하고 있는 동평면 상의(coplanar) 표면을 갖는 것인, 반도체 디바이스.
  5. 제2항에 있어서,
    상기 제1 인터포저는 상기 제1 인터포저의 제2 측에서 제1 도전성 패드들을 갖고,
    상기 제2 인터포저는 상기 제2 인터포저의 제2 측에서 제2 도전성 패드들을 갖고,
    상기 제1 몰딩 물질은 상기 제1 도전성 패드들과 상기 제2 도전성 패드들을 둘러싸고 이들과 접촉하며,
    상기 제1 도전성 패드들, 상기 제2 도전성 패드들, 및 상기 제1 몰딩 물질은 상기 재배선 구조물과 마주하고 있는 동평면 상의 표면을 갖는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    전기 도전성 피처들을 갖는 기판을 더 포함하고, 상기 재배선 구조물은 상기 기판의 제1 표면에 물리적으로 그리고 전기적으로 결합되는 것인, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 기판의 제1 표면에 부착된 링
    을 더 포함하고,
    상기 링은 상기 제1 CoW 디바이스와 상기 제2 CoW 디바이스를 에워싸는 것인, 반도체 디바이스.
  8. 제6항에 있어서,
    상기 재배선 구조물과 상기 기판의 제1 표면 사이에 있는 언더필 물질
    을 더 포함하는, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    전기 도전성 피처들을 포함하는 기판; 및
    상기 기판의 제1 표면에 부착된 복합 칩 온 웨이퍼(CoW) 디바이스
    를 포함하고,
    상기 복합 CoW 디바이스는,
    제1 인터포저;
    상기 기판을 등지고 있는 상기 제1 인터포저의 제1 측에 결합된 제1 다이들;
    상기 제1 인터포저로부터 횡측으로 이격된 제2 인터포저;
    상기 기판을 등지고 있는 상기 제2 인터포저의 제1 측에 결합된 제2 다이들;
    상기 제1 다이들, 상기 제2 다이들, 상기 제1 인터포저, 및 상기 제2 인터포저 주위에 있는 제1 몰딩 물질; 및
    상기 기판과 마주하고 있는 상기 제1 인터포저의 제2 측을 따라, 상기 기판과 마주하고 있는 상기 제2 인터포저의 제2 측을 따라, 그리고 상기 기판과 마주하고 있는 상기 제1 몰딩 물질의 제1 표면을 따라 연속적으로 연장되는 재배선 구조물
    을 포함하고,
    상기 재배선 구조물은 유전체층들 및 도전성 피처들을 포함하고, 상기 도전성 피처들의 도전성 라인은 상기 제1 인터포저에 가장 가까운 상기 유전체층들의 제1 표면과 상기 제1 인터포저로부터 가장 먼 상기 유전체층들의 제2 표면 사이에 배치되고, 상기 재배선 구조물의 상기 유전체층들은 사이에 갭이 없이 함께 적층되고, 상기 도전성 라인은 상기 제1 인터포저로부터 상기 제2 인터포저까지 연속적으로 연장되는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    제1 칩 온 웨이퍼(CoW) 디바이스를 캐리어의 제1 측 상에 부착시키는 단계 - 상기 제1 CoW 디바이스는 제1 인터포저 및 상기 제1 인터포저에 부착된 제1 다이들을 포함함 -;
    제2 CoW 디바이스를 상기 제1 CoW 디바이스에 인접해 있도록 상기 캐리어의 제1 측 상에 부착시키는 단계 - 상기 제2 CoW 디바이스는 제2 인터포저 및 상기 제2 인터포저에 부착된 제2 다이들을 포함함 -;
    몰딩 물질을 상기 캐리어의 제1 측 상에서 상기 제1 CoW 디바이스 주위와 상기 제2 CoW 디바이스 주위에 형성하는 단계 - 상기 제1 인터포저의 제1 도전성 패드들과 상기 제2 인터포저의 제2 도전성 패드들은 상기 캐리어로부터 원위에 있는 상기 몰딩 물질의 윗면에서 노출됨 -; 및
    재배선 구조물을 상기 제1 CoW 디바이스, 상기 제2 CoW 디바이스, 및 상기 몰딩 물질 위에 형성하는 단계
    를 포함하고,
    상기 재배선 구조물은 복수의 유전체층들 및 도전성 피처들을 포함하고, 상기 도전성 피처들은 상기 제1 인터포저에 가장 가까운 상기 복수의 유전체층들의 제1 표면과 상기 제1 인터포저로부터 가장 먼 상기 복수의 유전체층들의 제2 표면 사이에 배치되고, 상기 복수의 유전체층들은 사이에 갭이 없이 함께 적층되고, 상기 재배선 구조물의 도전성 피처는 상기 제1 CoW 디바이스로부터 상기 제2 CoW 디바이스까지 연속적으로 연장되는 것인, 반도체 디바이스를 형성하는 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791332B2 (en) * 2021-02-26 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method
TWI781049B (zh) * 2022-01-24 2022-10-11 欣興電子股份有限公司 電路板結構及其製作方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358250A (ja) * 2000-06-12 2001-12-26 Nec Corp 半導体装置
JP3632684B2 (ja) * 2002-08-26 2005-03-23 株式会社日立製作所 半導体素子及び半導体パッケージ
US8884431B2 (en) * 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
JP6022792B2 (ja) * 2012-03-30 2016-11-09 国立大学法人東北大学 集積化デバイス及び集積化デバイスの製造方法
KR101867955B1 (ko) * 2012-04-13 2018-06-15 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US20150287697A1 (en) * 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
US9214454B2 (en) * 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9609751B2 (en) 2014-04-11 2017-03-28 Qualcomm Incorporated Package substrate comprising surface interconnect and cavity comprising electroless fill
KR101684071B1 (ko) 2015-03-05 2016-12-07 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9461018B1 (en) * 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) * 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9916999B2 (en) * 2015-06-04 2018-03-13 Micron Technology, Inc. Methods of fabricating a semiconductor package structure including at least one redistribution layer
US9559081B1 (en) 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
KR101787832B1 (ko) 2015-10-22 2017-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
KR101887745B1 (ko) 2016-05-09 2018-09-06 앰코테크놀로지코리아(주) 멀티 칩 모듈을 갖는 반도체 패키지 및 이의 제조 방법
US10050024B2 (en) * 2016-06-17 2018-08-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US10332841B2 (en) 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
US10153222B2 (en) 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
KR102663810B1 (ko) 2016-12-30 2024-05-07 삼성전자주식회사 전자 소자 패키지
TWI651824B (zh) 2017-04-07 2019-02-21 台灣積體電路製造股份有限公司 半導體結構及方法
US10134677B1 (en) * 2017-05-16 2018-11-20 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10879194B2 (en) 2017-05-25 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device package and method of manufacturing the same
US10461014B2 (en) 2017-08-31 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreading device and method
US10797022B2 (en) * 2017-10-06 2020-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10468379B1 (en) * 2018-05-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC structure and method of manufacturing the same
US10867925B2 (en) * 2018-07-19 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming chip package structure
US10504824B1 (en) * 2018-09-21 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11837526B2 (en) * 2019-06-24 2023-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and method for manufacturing the same
US10923430B2 (en) * 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer

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