TWI702663B - 半導體裝置及其製造方法 - Google Patents

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蘇安治
吳集錫
葉德強
陳憲偉
陳威宇
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Abstract

一種半導體裝置及其形成方法包括：在載板上的第一半 導體晶粒及第一虛擬晶粒、在載板上的第一模塑化合物層以及在第一模塑化合物層上的第一內連結構。第一半導體晶粒的厚度大於第一虛擬晶粒的厚度。第一模塑化合物層沿第一半導體晶粒的側壁及第一虛擬晶粒的側壁延伸。第一內連結構包括第一金屬特徵，第一金屬特徵電性耦合到第一半導體晶粒，且第一模塑化合物層形成在第一虛擬晶粒與第一金屬特徵之間。

Description

半導體裝置及其製造方法
本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種具有虛擬晶粒的半導體裝置及其製造方法。
由於各種電子構件(例如，電晶體、二極體、電阻器、電容器等)的集成密度的持續提高，半導體行業已經歷快速發展。在很大程度上，集成密度的此種提高來自於最小特徵大小(minimum feature size)的重複減小，以使得更多構件能夠集成到給定區域中。然而，較小的特徵大小可能造成更多洩漏電流(leakage current)。隨著近來對微型化、較高的速度、較大的頻寬、較低的功率損耗及較少的延遲的需求的增加，對更小且更具創造性的半導體晶粒封裝技術的需要也隨著增加。
隨著半導體技術的進一步進步，具有扇出型封裝的半導體元件已成為用於進一步提高半導體元件的性能的有效替代形式。在具有扇出型封裝的半導體元件中，可在半導體晶粒周圍形成模塑化合物層(molding compound layer)以提供額外的表面積 來支撐扇出型內連結構。舉例而言，可在模塑化合物層的頂表面上形成多個重佈線層(redistribution layer)。此外，重佈線層電連接到半導體晶粒的主動電路。可接著形成例如位於凸塊下金屬(under-bump metallization；UBM)結構上的焊料球(solder ball)等外部輸入/輸出接墊，以經由重佈線層電連接到半導體晶粒。
一種半導體裝置的製造方法至少包括：將第一半導體晶粒及第一虛擬晶粒貼合到載板，其中所述第一半導體晶粒的厚度大於所述第一虛擬晶粒的厚度；在所述載板上形成第一模塑化合物層，所述第一模塑化合物層沿所述第一半導體晶粒的側壁及所述第一虛擬晶粒的側壁延伸；以及在所述第一模塑化合物層上形成第一內連結構，其中所述第一內連結構包括第一金屬特徵，所述第一金屬特徵電耦合到所述第一半導體晶粒，且所述第一模塑化合物層形成在所述第一虛擬晶粒與所述第一金屬特徵之間。
100、700:半導體元件
103:釋放層
108、132、140、148、156:絕緣層
110:底部封裝
112:第一穿孔
114:第二穿孔
122:第三穿孔
124:第四穿孔
133、135、137、139:凸塊
138、146、154:金屬化圖案
160:內連結構
162:接墊
166:導電連接件
190:頂部封裝
197:第一封裝
198:第二封裝
200、300、400:堆疊晶粒半導體元件
201:載板
301:內連部分
302:基板部分
303、323:半導體晶粒
304、305、324、306、307:虛擬晶粒
317、501、901:第一側
319、503、903:第二側
402、562:模塑化合物層
500、600:疊層封裝半導體元件
502:第一內連結構
532:接觸接墊
533:絕緣材料
552:第二內連結構
571、572、581、582:接墊
596:底部填充層
612:凸塊
2002、2004、2006、2008、2010、2012、3002、3004、3006、3008、3010、3012、3014、3016、3018、3020、3022:步驟
A、B、C、D:虛線
D:距離
H:厚度差
圖1繪示根據本發明各種實施例的半導體元件的剖面圖。
圖2至圖19繪示根據本發明各種實施例在製造圖1中所示的半導體元件的各中間步驟。
圖20繪示根據本發明各種實施例的用於形成圖1中所示的半 導體元件的方法的流程圖。
圖21繪示根據本發明各種實施例的堆疊晶粒半導體元件(stacked-die semiconductor device)的剖面圖。
圖22至圖29繪示根據本發明各種實施例在製造圖21中所示的堆疊晶粒半導體元件的各中間步驟。
圖30繪示根據本發明各種實施例的用於形成圖21中所示的半導體元件的方法的流程圖。
圖31繪示根據本發明各種實施例的另一堆疊晶粒半導體元件的剖面圖。
圖32繪示根據本發明各種實施例的又一堆疊晶粒半導體元件的剖面圖。
圖33繪示根據本發明各種實施例的疊層封裝(package-on-package)半導體元件的剖面圖。
圖34繪示根據本發明各種實施例的另一疊層封裝半導體元件的剖面圖。
圖35繪示根據本發明各種實施例的另一半導體元件的剖面圖。
圖36繪示根據本發明各種實施例的圖35中所示的半導體元件的俯視圖。
圖37繪示根據本發明各種實施例的圖35中所示的半導體元件的另一俯視圖。
圖38繪示根據本發明各種實施例的圖35中所示的半導體元 件的另一俯視圖。
以下公開內容提供用於實作本發明的不同特徵的許多不同的實施例或實例。以下闡述部件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括元件在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
將參照具體上下文中的實施例而將本發明闡述為一種具有虛擬晶粒的扇出型封裝及其形成方法。然而本發明的實施例也 可應用於各種各樣的半導體結構。在下文中，將參照附圖來詳細闡釋各種實施例。
圖1繪示根據本發明各種實施例的半導體元件的剖面圖。半導體元件100包括內連結構160、位於內連結構160的第一側501上的模塑化合物層402及形成於內連結構160的第二側503上的多個導電連接件(凸塊)166。
模塑化合物層402中嵌置有半導體晶粒303及虛擬晶粒304。半導體晶粒303包括基板部分302及內連部分301。半導體晶粒303的基板部分302可包括多個主動電路(例如，電晶體)。半導體晶粒303的內連部分301可包括例如接觸接墊等多個金屬特徵。以下將參照圖3闡述半導體晶粒303的詳細結構。
在一些實施例中，虛擬晶粒304是由矽形成且不包含任何主動電路。在一些實施例中，虛擬晶粒304包含例如玻璃、多晶矽等其他適合的材料。
如圖1中所示，半導體晶粒303延伸穿過模塑化合物層402。虛擬晶粒304部分地延伸穿過模塑化合物層402。虛擬晶粒304的頂表面與半導體晶粒303的頂表面及模塑化合物層402的頂表面實質上齊平。在一些實施例中，如圖1中所示，半導體晶粒303的頂表面及虛擬晶粒304的頂表面暴露在模塑化合物層402外。
在一些實施例中，在與內連結構160的第一側501的頂表面相鄰之處可形成有金屬化圖案(金屬特徵)138。半導體晶粒 303的內連部分301接觸對應的金屬化圖案(金屬特徵)138且電性耦合到所述對應的金屬化圖案(金屬特徵)138。更具體來說，半導體晶粒303的輸入/輸出端子(例如，晶粒連接件或接觸接墊)接觸對應的金屬化圖案(金屬特徵)138。虛擬晶粒304不電性接觸金屬化圖案(金屬特徵)138。如圖1中所示，虛擬晶粒304與金屬化圖案(金屬特徵)138藉由模塑化合物層402隔開。以下將參照圖6至圖8闡述形成金屬化圖案(金屬特徵)138的詳細製程。
在內連結構160的第二側503上形成多個導電連接件(凸塊)166。在凸塊166下可形成有多個接墊(凸塊下金屬(under bump metallization；UBM)結構)162。以下將參照圖17至圖18闡述導電連接件(凸塊)166及接墊(UBM結構)162的詳細製造製程。
應注意的是，圖1中所示的半導體晶粒(例如，半導體晶粒303)及虛擬晶粒(例如，虛擬晶粒304)的數目僅為實例。可存在許多變型、潤飾、及替代形式。舉例來說，半導體元件100可容置任何數目的半導體晶粒及虛擬晶粒。
更應注意的是，圖1中所示模塑化合物層402僅為實例。可存在許多變型、潤飾、及替代形式。舉例來說，模塑化合物層402可包括多個子層且所述多個子層中的每一個可由各種各樣的適合材料形成。另外，模塑化合物層402的高度可依據各種各樣的應用及不同的設計需要來變化。
圖2至圖19繪示根據本發明各種實施例在製造圖1中所 示的半導體元件的各中間步驟。應注意的是，圖2至圖19中所示的製造步驟及封裝結構僅為實例。可存在許多替代形式、變型、及潤飾。
圖2繪示根據本發明各種實施例的具有釋放層(release layer)103的載板的剖面圖。如圖2中所示，在載板201上形成釋放層103。載板201可由矽、玻璃、氧化鋁陶瓷(ceramic aluminum oxide)、氧化矽、其組合等形成。在一些實施例中，釋放層103是由環氧樹脂系熱釋放材料(epoxy-based thermal-release material)形成。在一些實施例中，釋放層103可由紫外(ultra-violet；UV)膠形成，所述UV膠在被暴露至紫外光(UV light)時會喪失其黏著性質。
可藉由任何適合的半導體製造技術在載板201上形成釋放層103。在一些實施例中，可以液體形式分配(dispense)釋放層103並隨後將釋放層103固化。在一些實施例中，可將釋放層103疊層到載板201上。
圖3繪示根據本發明各種實施例的在載板201上安裝半導體晶粒303及虛擬晶粒304之後圖2中所示元件的剖面圖。如圖3中所示，藉由拾取及放置在載板201上安裝半導體晶粒303及虛擬晶粒304。
可藉由黏合層(未繪示)將半導體晶粒303及虛擬晶粒304固定到載板201。黏合層位於半導體晶粒303的背側及虛擬晶粒304的背側。黏合層可為任何適合的黏合劑、環氧樹脂、晶粒 貼合膜(die attach film；DAF)等。
半導體晶粒303包括基板部分302及內連部分301。內連部分301位於基板部分302的第一側317上且接觸基板部分302的第一側317。基板部分302的第二側319接觸釋放層103。在本說明通篇中，作為另外一種選擇，可將基板部分302的第一側317稱作基板部分302的前側，且作為另外一種選擇，可將基板部分302的第二側319稱作基板部分302的背側。
在一些實施例中，半導體晶粒303的內連部分301包括多個接觸接墊532。應注意的是，儘管圖3繪示在內連部分301中存在四個接觸接墊(例如，接觸接墊532)，然而依據不同的設計需要及應用，可在內連部分301中形成例如通孔、金屬線、重佈線等其他適合的內連構件。
可藉由例如鍍覆(plating)等來形成接觸接墊532。接觸接墊532電性耦合半導體晶粒303的相應積體電路。絕緣材料533位於半導體晶粒303的主動側上。絕緣材料533在側向上包封接觸接墊532。
絕緣材料533可為聚合物(例如，聚苯并噁唑(polybenzoxazole，PBO)、聚醯亞胺、苯並環丁烯(benzocyclobutene，BCB)等)、氮化物(例如，氮化矽等)，氧化物(例如，氧化矽、磷矽酸鹽玻璃(PhosphoSilicate Glass，PSG)、硼矽酸鹽玻璃(BoroSilicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-doped PhosphoSilicate Glass，BPSG)等)、類似材料、 或其組合，且可例如藉由旋轉塗布(spin coating)、疊層、化學氣相沉積(chemical vapor deposition，CVD)等來形成絕緣材料533。
如圖3中所示，半導體晶粒303與虛擬晶粒304之間存在厚度差。所述厚度差定義為H。在一些實施例中，H大於10微米(μm)，例如介於約10μm到約20μm之間。虛擬晶粒的厚度大於40μm，例如介於約40μm到約50μm之間。此外，在一些實施例中，如圖3中所示，虛擬晶粒304的厚度實質上等於半導體晶粒303的基板部分302的厚度。
如圖3中所示，半導體晶粒303與虛擬晶粒304之間存在間隙。半導體晶粒303與虛擬晶粒304之間的距離定義為D。在一些實施例中，D大於預定值。依據設計需要，預定值介於約90μm到約100μm範圍內或大於100μm。
圖4繪示根據本發明各種實施例的在載板201上形成模塑化合物層402之後圖3中所示半導體元件的剖面圖。在載板201上形成模塑化合物層402之後，如圖4中所示，半導體晶粒303及虛擬晶粒304嵌置在模塑化合物層402中。
在一些實施例中，模塑化合物層402可為分配在上述間隙處的環氧樹脂。可以液體形式來塗覆環氧樹脂且所述環氧樹脂可在固化製程(curing process)之後硬化。在一些實施例中，模塑化合物層402可由例如聚合物系材料、樹脂系材料、聚醯亞胺、環氧樹脂及其任何組合等可固化材料形成。可藉由任何適合的分配技術來形成模塑化合物層402。
當藉由以液體形式塗覆環氧樹脂並在固化製程之後將其固化以形成模塑化合物層402來形成模塑化合物層402時，半導體晶粒303與虛擬晶粒304之間的距離D(例如，約100μm)容許環氧樹脂完全穿透並填充半導體晶粒303與虛擬晶粒304之間的間隙。
圖5繪示根據本發明各種實施例的在對模塑化合物層402的頂表面進行薄化製程之後圖4中所示半導體元件的剖面圖。薄化製程可採用機械研磨製程(mechanical grinding process)、化學拋光製程(chemical polishing process)、蝕刻製程(etching process)、其任何組合等。
如圖5中所示，對模塑化合物層402的頂表面進行研磨製程，直到暴露出半導體晶粒303的內連部分的頂表面。具體來說，如圖5中所示，可暴露出半導體晶粒303的頂表面。作為執行薄化製程的結果，在製程變動(process variation)內，接觸接墊532的頂表面與模塑化合物層402的頂表面實質上齊平。
藉由圖6至圖17，形成內連結構160(參見圖1)。如將在圖17中說明，內連結構160包括絕緣層132、140、148及156、以及金屬化圖案138、146及154。
首先參照圖6，其繪示根據本發明各種實施例的在模塑化合物層402的頂表面上形成絕緣層132之後圖5中所示半導體元件的剖面圖。在模塑化合物層402上沉積絕緣層132。在一些實施例中，絕緣層132是由可使用微影罩幕(lithography mask)進行 圖案化的聚合物形成，所述聚合物可例如是PBO、聚醯亞胺、BCB等感光性材料。在其他實施例中，絕緣層132是由以下材料形成：氮化物，例如氮化矽；氧化物，例如氧化矽、PSG、BSG、BPSG；或者類似材料。可藉由旋轉塗布、疊層、CVD等或其組合來形成絕緣層132。在一些實施例中，絕緣層132是由介電材料形成。
圖7繪示根據本發明各種實施例的在已對絕緣層132進行圖案化製程之後圖6中所示半導體元件的剖面圖。接著將絕緣層132圖案化。所述圖案化製程可為可接受的製程，例如當絕緣層132是感光性材料時藉由將絕緣層132暴露至光而實現的製程，或者藉由使用例如非等向性蝕刻製程(anisotropic etching process)進行蝕刻而實現的製程。如果絕緣層132為感光性材料，則絕緣層132可在曝光之後顯影。
圖8繪示根據本發明各種實施例的在絕緣層132上形成金屬化圖案138之後圖7中所示半導體元件的剖面圖。作為形成金屬化圖案138的實例，在絕緣層132上以及在穿過絕緣層132的開口中形成晶種層(未繪示)。在一些實施例中，晶種層為金屬層，所述金屬層可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層上的銅層。可使用例如電漿氣相沈積(plasma vapor deposition，PVD)等來形成晶種層。接著形成光阻(photo resist)並將所述光阻圖案化在晶種層上。可藉由旋轉塗布等來形成光阻並可將所述光阻暴露至光以進行圖案化。光阻的圖案對應於金屬化圖案138。所述圖 案化會形成穿過光阻以暴露出晶種層的開口。在光阻的開口中且在晶種層暴露出的部分上形成導電材料。可藉由鍍覆(例如，電鍍(electroplating)或無電鍍覆(electroless plating)等)來形成導電材料。導電材料可包括金屬，如銅、鈦、鎢、鋁等。接著，移除光阻以及上面未形成有導電材料的部分晶種層。可藉由例如使用氧電漿等的可接受的灰化製程(ashing process)或剝除製程(stripping process)來移除光阻。一旦光阻被移除，則例如使用可接受的蝕刻製程(例如，藉由濕蝕刻或幹蝕刻)來移除晶種層暴露出的部分。晶種層的剩餘部分與導電材料形成金屬化圖案138及通孔。通孔形成在絕緣層132中的開口中。在本說明通篇中，作為另外一種選擇，可將金屬化圖案138稱作金屬特徵。
可將以上參照圖6至圖8所述的製程重複進行多次，以形成多層金屬化圖案。舉例來說，圖9至圖16繪示形成後續的絕緣層140、148及156、以及金屬化圖案146及154的各種中間階段。可以與如針對絕緣層132所述的方式相似的方式來執行形成後續的絕緣層140、148及156的材料及製程，且可以與如針對金屬化圖案138所述的方式相似的方式來執行形成後續的金屬化圖案146及154的材料及製程。
應注意的是，內連結構160僅繪示為實例，但可在內連結構160中形成更多或更少的介電層及金屬化圖案。如果形成更少的介電層及金屬化圖案，則可省略以上論述的步驟及製程。如果形成更多的介電層及金屬化圖案，則可重複進行以上論述的步 驟及製程。本領域中具有通常知識者將理解哪些步驟及製程可被省略或重複進行。
圖17繪示根據本發明各種實施例的已在內連結構160上形成接墊162之後圖16中所示半導體元件的剖面圖。在圖17中，接墊162形成在內連結構160的外側(exterior side)上。接墊162用於耦合到導電連接件166(參見圖18)且可被稱作UBM。在所示實施例中，接墊162形成為穿過絕緣層156中的開口並到達金屬化圖案154。作為形成接墊162的實例，在絕緣層156上形成晶種層(未繪示)。在一些實施例中，晶種層為金屬層，所述金屬層可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層上的銅層。可使用例如PVD等來形成晶種層。接著形成光阻並將所述光阻圖案化在晶種層上。可藉由旋轉塗布等來形成光阻並可將所述光阻暴露於光以進行圖案化。光阻的圖案對應於接墊162。所述圖案化會形成穿過光阻以暴露出晶種層的開口。在光阻的開口中且在晶種層暴露出的部分上形成導電材料。可藉由鍍覆(例如，電鍍或無電鍍覆等)來形成導電材料。導電材料可包括金屬，如銅、鈦、鎢、鋁等。接著，移除光阻以及上面未形成有導電材料的部分晶種層。可藉由例如使用氧電漿等的可接受的灰化製程或剝除製程來移除光阻。一旦光阻被移除，則例如使用可接受的蝕刻製程(例如，藉由濕蝕刻或幹蝕刻)來移除晶種層暴露出的部分。晶種層的剩餘部分與導電材料形成接墊162。
圖18繪示根據本發明各種實施例的已在接墊162上形成導電連接件166之後圖17中所示半導體元件的剖面圖。在圖18中，導電連接件166形成在接墊162上。導電連接件166可為球柵陣列封裝(ball grid array，BGA)連接件、焊料球、金屬柱、受控塌陷晶粒連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊等。導電連接件166可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。在一些實施例中，藉由使用例如蒸鍍(evaporation)、電鍍、印刷、焊料轉移(solder transfer)、植球(ball placement)等常用方法初始地形成焊料層來形成導電連接件166。一旦已在結構上形成焊料層，則可執行回焊(reflow)以便將所述材料造型成所需凸塊形狀。在另一實施例中，導電連接件166為藉由濺鍍(sputtering)、印刷、電鍍、無電鍍覆、CVD等而形成的金屬柱(例如，銅柱)。所述金屬柱可不含有焊料且具有實質上垂直的側壁。在一些實施例中，在導電連接件166的頂部上形成金屬頂蓋層(metal cap layer)(未繪示)。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程來形成所述金屬頂蓋層。在本說明通篇中，作為另外一種選擇，可將導電連接件166稱作凸塊。
圖19繪示根據本發明各種實施例的已從半導體元件移除載板201之後圖18中所示半導體元件的剖面圖。可採用各種各樣 的分離製程(detaching process)使半導體元件100從載板201分離。所述各種各樣的分離製程可包括化學溶劑、紫外曝光(UV exposure)等。可利用適合的蝕刻製程從半導體元件100移除剩餘的釋放層103。
具有圖19中所示半導體晶粒及虛擬晶粒配置的一個有益特徵是所述虛擬晶粒可有助於提高半導體元件100的扇出比(fan-out ratio)(晶粒面積對封裝面積的比)，由此減少晶片翹曲(wafer warpage)。舉例而言，在圖19中所示實施例中，晶粒面積包括半導體晶粒303的面積及虛擬晶粒304的面積。這樣一來，晶粒面積(例如，半導體晶粒303的面積及虛擬晶粒304的面積)對封裝面積(例如，半導體晶粒303的面積、虛擬晶粒304的面積、及沿底表面的模塑化合物層402的面積)的比增大。此外，虛擬晶粒304與金屬化圖案138之間的間隙有助於提高內連結構160的路由靈活性(routing flexibility)。具體來說，如圖19中所示，虛擬晶粒304不接觸金屬化圖案138。虛擬晶粒304與金屬化圖案138之間的模塑化合物層402充當緩衝件(buffer)。此種緩衝件會減小由虛擬晶粒304引發的應力，由此減小虛擬晶粒304周圍的設計排除區(design keep-out zone)。此種減小的排除區有助於提高內連結構160的路由靈活性。
圖20繪示根據本發明各種實施例的用於形成圖1中所示的半導體元件的方法的流程圖。此流程圖僅為實例，其不應過分限制申請專利範圍的範圍。本領域中具有通常知識者將意識到存 在許多變型、替代形式、及潤飾。舉例來說，可增添、移除、取代、重新排列、及重複圖20中所示各種步驟。
在步驟2002處，例如圖2至圖3中所示，藉由釋放層將半導體晶粒及虛擬晶粒貼合到載板。半導體晶粒的厚度大於虛擬晶粒的厚度。半導體晶粒包括基板部分及內連部分。基板部分的背側接觸釋放層。
在步驟2004處，例如圖4中所示，在載板上形成模塑化合物層。半導體晶粒及虛擬晶粒嵌置在模塑化合物層中。在步驟2006處，例如圖5中所示，對模塑化合物層進行薄化製程，直到暴露出半導體晶粒的頂表面。在研磨製程完成之後，虛擬晶粒的頂表面與模塑化合物層的頂表面之間存在間隙。
在步驟2008之後，例如圖6至圖16中所示，在模塑化合物層上形成包括多個金屬化圖案的內連結構。在步驟2010處，例如圖17中所示，在內連結構上形成多個接墊(例如，UBM結構)。例如圖18中所示，將多個凸塊形成在所述多個凸塊的相應UBM結構上。在步驟2012處，例如圖19中所示，採用適合的載板移除技術使載板從半導體元件分離。
圖21至圖29繪示在根據一些實施例的其他半導體封裝中可採用虛擬晶粒。圖21繪示具有第一虛擬晶粒304及第二虛擬晶粒324的堆疊晶粒半導體元件。圖22至圖29繪示製造圖21中所示堆疊晶粒半導體元件的各中間步驟。圖21至圖29繪示與以上參照圖1至圖19論述的製程及結構相似的製程及結構，其中相 同的標號指相同的元件，且不再對所述相同的元件予以贅述。
圖21繪示根據本發明各種實施例的堆疊晶粒半導體元件的剖面圖。堆疊晶粒半導體元件200包括底部封裝110及頂部封裝190。具體來說，頂部封裝190堆疊在底部封裝110的第一側901上。如圖21中所示，多個凸塊612形成在底部封裝110的第二側903上。
頂部封裝190包括第一半導體晶粒303及第一虛擬晶粒304。第一半導體晶粒303及第一虛擬晶粒304與分別在圖1中繪示的半導體晶粒303及虛擬晶粒304相似，因此本文中不再對其予以贅述。
將第一半導體晶粒303及第一虛擬晶粒304嵌置在第一模塑化合物層402中。第一內連結構502沿第一模塑化合物層402的第一表面延伸。第一內連結構502與圖1中所示的內連結構160相似，因此不再對其予以贅述以避免重複。如圖21中所示，藉由第一模塑化合物層402將第一虛擬晶粒304與第一內連結構502隔開。第一虛擬晶粒304不接觸第一內連結構502的金屬化圖案。
底部封裝110包括第二半導體晶粒323及第二虛擬晶粒324。第二半導體晶粒323及第二虛擬晶粒324與分別在圖1中繪示的半導體晶粒303及虛擬晶粒304相似，因此本文中不再對其予以贅述以避免重複。
第二半導體晶粒323及第二虛擬晶粒324嵌置在第二模塑化合物層562中。第二模塑化合物層562形成在第二內連結構 552上。第二內連結構552與圖1中所示內連結構160相似，因此本文中不再對其予以贅述。
第二模塑化合物層562更包括多個穿孔(via)，即第一至第四穿孔111、114、122、124。如圖21中所示，第一穿孔112及第二穿孔114與第二半導體晶粒323相鄰。第三穿孔122及第四穿孔124與第二虛擬晶粒324相鄰。第一至第四穿孔112、114、122、124延伸穿過第二模塑化合物層562。
如圖21中所示，藉由第二模塑化合物層562將第二虛擬晶粒324與第二內連結構552隔開。第二虛擬晶粒324不接觸第二內連結構552的金屬化圖案。
圖21中所示堆疊晶粒半導體元件200的一個有益特徵是虛擬晶粒304及324有助於提高扇出比，由此減少扇出型封裝翹曲。此外，虛擬晶粒(例如，虛擬晶粒304)與其相應內連結構(例如，第一內連結構502)之間的間隙有助於提高第一內連結構502及第二內連結構552的路由靈活性。具體來說，如圖21中所示，第一及第二虛擬晶粒304、324不接觸其相應的內連線結構。第一及第二模塑化合物層402、562充當緩衝件以分別減小由第一及第二虛擬晶粒304、324引發的應力，由此減少第一及第二虛擬晶粒304、324周圍的排除區。所述減小的排除區有助於提高第一及第二內連結構502、552的路由靈活性。
圖22至圖29繪示根據本發明各種實施例在製造圖21中所示堆疊晶粒半導體元件的各中間步驟。應注意的是，圖22至圖 29中所示的製造步驟及堆疊晶粒半導體元件僅為實例。本領域具有通常知識者應意識到可存在許多替代形式、變型、及潤飾。
圖22繪示與圖15中所示半導體元件相似的半導體元件。因此，本文中不再對形成圖22中所示的半導體元件的製程予以贅述。
圖23繪示根據本發明各種實施例的已在第一內連結構502上形成接墊571、572、581、及582之後圖22中所示半導體元件的剖面圖。作為形成接墊571、572、581、及582的實例，在已將最上面的絕緣層圖案化之後，在第一內連結構502上形成晶種層(未繪示)。在一些實施例中，晶種層為金屬層，所述金屬層可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層上的銅層。可使用例如PVD等來形成晶種層。接著形成光阻並將所述光阻圖案化在晶種層上。可藉由旋轉塗布等來形成光阻並可將所述光阻暴露至光以進行圖案化。光阻的圖案對應於接墊571、572、581、及582。所述圖案化會形成穿過光阻以暴露出晶種層的開口。在光阻的開口中且在晶種層暴露出的部分上形成導電材料。可藉由鍍覆(例如，電鍍或無電鍍覆等)來形成導電材料。導電材料可包括金屬，如銅、鈦、鎢、鋁等。接著，移除光阻以及上面未形成有導電材料的部分晶種層。可藉由可接受的灰化製程或剝除製程來移除光阻，例如使用氧電漿等。一旦光阻被移除，則例如使用可接受的蝕刻製程(例如，藉由濕蝕刻或幹蝕刻)來移除晶種層暴露出的 部分。晶種層的剩餘部分與導電材料形成接墊571、572、581、及582。
圖24繪示根據本發明各種實施例的已在第一內連結構502上形成多個穿孔(第一至第四穿孔112、114、122、124)之後圖23中所示半導體元件的剖面圖。在圖24中，在第一內連結構502上形成絕緣層108。在一些實施例中，絕緣層108是由可使用微影罩幕進行圖案化的聚合物形成，所述聚合物可為例如PBO、聚醯亞胺、BCB等感光性材料。在其他實施例中，絕緣層108是由以下材料形成：氮化物，例如氮化矽；氧化物，例如氧化矽、PSG、BSG、BPSG；或者類似材料。可藉由旋轉塗布、疊層、CVD、類似製程或其組合來形成絕緣層108。接著將絕緣層108圖案化以形成暴露出接墊571、572、581、及582的一些部分的開口。可藉由可接受的製程來實現所述圖案化，例如當介電層為感光性材料時藉由將絕緣層108暴露至光來實現所述圖案化，或者藉由使用例如非等向性蝕刻製程進行蝕刻來實現所述圖案化。
此外，在圖24中，形成第一至第四穿孔112、114、122、124。作為形成第一至第四穿孔112、114、122、124的實例，在絕緣層108以及接墊571、572、581、及582的暴露出的部分上形成晶種層。在一些實施例中，晶種層為金屬層，所述金屬層可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層上的銅層。可使用例如PVD等來形成晶種層。形成光阻並將所述光阻圖案化在晶種層上。可 藉由旋轉塗布等來形成光阻並可將所述光阻暴露至光以進行圖案化。光阻的圖案對應於穿孔。所述圖案化會形成穿過光阻以暴露出晶種層的開口。在光阻的開口中且在晶種層暴露出的部分上形成導電材料。可藉由鍍覆(例如，電鍍或無電鍍覆等)來形成導電材料。導電材料可包括金屬，如銅、鈦、鎢、鋁等。移除光阻以及上面未形成有導電材料的部分晶種層。可藉由可接受的灰化製程或剝除製程來移除光阻，例如使用氧電漿等。一旦光阻被移除，則例如使用可接受的蝕刻製程(例如，藉由濕蝕刻或幹蝕刻)來移除晶種層暴露出的部分。晶種層的剩餘部分與導電材料形成第一至第四穿孔112、114、122、124。
圖25繪示根據本發明各種實施例的在第一內連結構502上安裝第二半導體晶粒232及第二虛擬晶粒324之後圖24中所示半導體元件的剖面圖。第二半導體晶粒323及第二虛擬晶粒324與圖1中繪示的半導體晶粒303及虛擬晶粒304相似，因此本文中不再對其予以贅述。
如圖25中所示，藉由拾取及放置在絕緣層108上安裝第二半導體晶粒323及第二虛擬晶粒324。在一些實施例中，藉由黏合層(未繪示)將第二半導體晶粒323的基板側及第二虛擬晶粒324的基板側接合在絕緣層108上。在一些實施例中，第二半導體晶粒323的基板側直接接觸絕緣層108的頂表面。
應注意的是，儘管圖25繪示接合在絕緣層108上的兩個半導體晶粒(第二半導體晶粒323及第二虛擬晶粒324)，然而依 據不同的應用及設計需要，絕緣層108可容置更多半導體晶粒。
更應注意的是，圖25繪示第二半導體晶粒323的頂表面低於通孔(例如，第一穿孔112)的頂表面。然而，圖25中所示的半導體晶粒323的厚度僅為實例，其不應過分限制申請專利範圍的範圍。本領域中具有通常知識者將意識到存在許多變型、替代形式、及潤飾。舉例來說，通孔(例如，第一穿孔112)的頂表面可與第二半導體晶粒323的頂表面實質上齊平。
圖26繪示根據本發明各種實施例的在第一模塑化合物層402上形成第二模塑化合物層562之後圖25中所示半導體元件的剖面圖。第二模塑化合物層562可填充半導體晶粒與相鄰穿孔之間的間隙(例如，第四穿孔124與第二半導體晶粒323之間的間隙)及兩個相鄰通孔之間的間隙(例如，第三穿孔122與第四穿孔124之間的間隙)。如圖26中所示，第一至第四穿孔112、114、122、124、第二半導體晶粒323及第二虛擬晶粒324嵌置在第二模塑化合物層562中。
在一些實施例中，第二模塑化合物層562可為分配在上述間隙處的環氧樹脂。可以液體形式來塗覆環氧樹脂且所述環氧樹脂可在固化製程之後硬化。在一些實施例中，第二模塑化合物層562可由例如聚合物系材料、樹脂系材料、聚醯亞胺、環氧樹脂及其任何組合等可固化材料形成。可藉由任何適合的分配技術來形成第二模塑化合物層562。
圖27繪示根據本發明各種實施例的在對第二模塑化合物 層562的頂表面進行薄化製程之後圖26中所示半導體元件的剖面圖。薄化製程可採用機械研磨製程、化學拋光製程、蝕刻製程、其任何組合等。
如圖27中所示，對第二模塑化合物層562的頂表面應用研磨製程，直到第二半導體晶粒323的頂表面暴露出。具體來說，如圖27中所示，可經由第二模塑化合物層562暴露出第二半導體晶粒323的內連側的頂表面。作為執行研磨製程的結果，第一至第四穿孔112、114、122、124的頂表面與第二半導體晶粒323的頂表面實質上齊平。
圖28至圖29中所示步驟與圖5至圖19中所示步驟相似，因此本文中不再對其予以贅述以避免重複。
圖30繪示根據本發明各種實施例的用於形成圖21中所示的半導體元件的方法的流程圖。此流程圖僅為實例，其不應過分限制申請專利範圍的範圍。可存在許多變型、替代形式、及潤飾。舉例來說，可增添、移除、取代、重新排列、及重複圖30中所示各種步驟。
在步驟3002處，例如圖2至圖3中所示，藉由釋放層將第一半導體晶粒及第一虛擬晶粒貼合到載板。第一半導體晶粒的厚度大於第一虛擬晶粒的厚度。第一半導體晶粒包括基板部分及內連部分。第一半導體晶粒的基板部分的背側直接接觸釋放層。
在步驟3004處，例如圖4中所示，在載板上形成第一模塑化合物層。第一半導體晶粒及第一虛擬晶粒嵌置在第一模塑化 合物層中。在步驟3006處，例如圖5中所示，對第一模塑化合物層進行第一薄化製程，直到暴露出第一半導體晶粒的頂表面。
在步驟3008處，例如圖6至圖16中所示，在第一模塑化合物層上形成第一內連結構。在步驟3010處，例如圖22至圖24中所示，在第一內連結構上形成多個穿孔。
在步驟3012處，例如圖25中所示，將第二半導體晶粒及第二虛擬晶粒貼合到第一內連結構。第二半導體晶粒的厚度大於第二虛擬晶粒的厚度。藉由黏合層將第二半導體晶粒與第二虛擬晶粒二者固定到位於第一內連結構上的介電層。
在步驟3014處，例如圖26中所示，在第一模塑化合物層上形成第二模塑化合物層。所述多個通孔、第二半導體晶粒、及第二虛擬晶粒嵌置在第二模塑化合物層中。
在步驟3016處，例如圖27中所示，對第二模塑化合物層進行第二薄化製程，直到第二半導體晶粒的頂表面與通孔的頂表面實質上齊平。在步驟3018處，例如圖28中所示，在第二模塑化合物層的頂表面上形成第二內連結構。
在步驟3020處，例如圖28中所示，在第二內連結構上形成多個UBM結構。例如圖28中所示，將多個凸塊形成在所述多個凸塊的相應UBM結構上。在步驟3022處，例如圖29中所示，採用適合的載板移除技術使載板從半導體元件分離。
圖31繪示具有多個虛擬晶粒的堆疊晶粒半導體元件300。圖31繪示與以上參照圖21論述的結構相似的結構，其中相 同的標號指相同的元件，且不再對所述相同的元件予以贅述。
圖31繪示根據本發明各種實施例的堆疊晶粒半導體元件300的剖面圖。除第一虛擬晶粒304位於第二半導體晶粒323上且第二虛擬晶粒324位於第一半導體晶粒303下以外，堆疊晶粒半導體元件300與圖21中所示的堆疊晶粒半導體元件200相似。在一些實施例中，第一虛擬晶粒304的中心與第二半導體晶粒323的中心垂直對齊。同樣地，第二虛擬晶粒324的中心與第一半導體晶粒303的中心垂直對齊。
圖32繪示具有多個虛擬晶粒的另一堆疊晶粒半導體元件400。圖32繪示與以上參照圖21論述的結構相似的結構，其中相同的標號指相同的元件，且不再對所述相同的元件予以贅述。
圖32繪示根據本發明各種實施例的堆疊晶粒半導體元件400的剖面圖。除如由虛線A及B所指示第一虛擬晶粒304的邊緣與其相應的第二半導體晶粒323的邊緣垂直對齊以外，堆疊晶粒半導體元件400與圖31中所示堆疊晶粒半導體元件300相似。相同地，如由虛線C及D所指示，第二虛擬晶粒324的邊緣與其相應的第一半導體晶粒303的邊緣垂直對齊。
圖33繪示具有虛擬晶粒的疊層封裝半導體元件500。圖33繪示與以上參照圖21論述的底部封裝110相似的底部封裝110，其中相同的標號指相同的元件，且不再對所述相同的元件予以贅述。
圖33繪示根據本發明各種實施例的疊層封裝半導體元件 500的剖面圖。疊層封裝半導體元件500包括底部封裝及頂部封裝。圖33中所示的底部封裝110與圖21中所示的底部封裝110相似，因此不再對其予以贅述。
頂部封裝190可包括多個堆疊晶粒(未繪示)，所述多個堆疊晶粒可以打線接合的方式接合到頂部封裝190的輸入端子及輸出端子。輸入端子及輸出端子為凸塊133、135、137、及139。在一些實施例中，凸塊133、135、137、及139是焊料球。頂部封裝190的堆疊晶粒可包括記憶體晶粒、邏輯晶粒、處理器晶粒、其任何組合等。在一些實施例中，頂部封裝190包括多個動態隨機存取記憶體(dynamic random-access memory；DRAM)半導體元件。
頂部封裝190可藉由回焊製程接合到底部封裝110。接合製程包括將頂部封裝190的凸塊(焊料球)133、135、137、及139放置成面對相應接墊571、572、581、及582。接著執行回焊製程以熔化凸塊(焊料球)133、135、137、及139，由此在頂部封裝190與底部封裝110之間形成接頭結構(joint structure)。如圖33中所示，可在頂部封裝190與底部封裝110之間形成底部填充層(underfill)596。
圖34繪示具有至少虛擬晶粒的另一疊層封裝半導體元件600。圖34繪示與以上參照圖21論述的結構相似的結構，其中相同的標號指相同的元件，且不再對所述相同的元件予以贅述。
圖34繪示根據本發明各種實施例的疊層封裝半導體元件 600的剖面圖。除底部封裝是由兩個封裝形成以外，疊層封裝半導體元件600與疊層封裝半導體元件500相似。第一封裝197及第二封裝198與圖33中所示的底部封裝相似，因此不再對其予以贅述以避免重複。
圖35繪示具有多個虛擬晶粒的半導體元件700。圖35繪示與以上參照圖1論述的結構相似的結構，其中相同的標號指相同的元件，且不再對所述相同的元件予以贅述。
圖35繪示根據本發明各種實施例的半導體元件700的剖面圖。除可存在兩個虛擬晶粒(即，第一虛擬晶粒304及第二虛擬晶粒305)以外，半導體元件700與圖1中所示的半導體元件100相似。
半導體晶粒303的厚度大於第一虛擬晶粒304及第二虛擬晶粒305的厚度。如圖35中所示，第一虛擬晶粒304及第二虛擬晶粒305放置在半導體晶粒303的相對兩側上。第一虛擬晶粒304及第二虛擬晶粒305的底表面不接觸內連結構160。
應注意的是，儘管圖35繪示兩個虛擬晶粒(第一虛擬晶粒304及第二虛擬晶粒305)，然而半導體元件700可容置任何數目的虛擬晶粒。舉例來說，半導體元件700可包括四個虛擬晶粒。以下將參照圖36至圖38闡述具有四個虛擬晶粒的半導體元件700的俯視圖。
圖36繪示根據本發明各種實施例的圖35中所示半導體元件700的俯視圖。可存在相鄰於半導體晶粒303放置的四個虛 擬晶粒。具體來說，第一虛擬晶粒304沿半導體晶粒303的第一側壁放置。第二虛擬晶粒305沿半導體晶粒303的第二側壁放置。第一虛擬晶粒304及第二虛擬晶粒305放置在半導體晶粒303的相對兩側上。
第三虛擬晶粒306沿半導體晶粒303的第三側壁放置。第四虛擬晶粒307沿半導體晶粒303的第四側壁放置。第三虛擬晶粒306及第四虛擬晶粒307放置在半導體晶粒303的相對兩側上。
在一些實施例中，如圖36中所示，虛擬晶粒的長度實質上等於半導體晶粒303的對應側的長度。另外，如由虛線A及B所指示，虛擬晶粒(例如，第二虛擬晶粒305)的邊緣與半導體晶粒303的邊緣對齊。
此外，在一些實施例中，虛擬晶粒(例如，第二虛擬晶粒305)的長寬比(aspect ratio)小於10。換句話說，第二虛擬晶粒305的長度對第二虛擬晶粒305的寬度的比小於10。
另外，虛擬晶粒的大小被選擇成使得在平面圖中封裝的主表面(major surface)的面積(例如，D1xD2)對半導體晶粒303的面積與第一至第四虛擬晶粒304至307的面積之和的比小於3。
圖37繪示根據本發明各種實施例的圖35中所示半導體元件700的另一俯視圖。除兩個虛擬晶粒(例如，第一虛擬晶粒304及第二虛擬晶粒305)的長度大於半導體晶粒303的長度以外，圖37中所示的俯視圖與圖36中所示的俯視圖相似。在一些 實施例中，如由圖29中所示的虛線A及B所指示，所述虛擬晶粒(例如，第二虛擬晶粒305)的邊緣與第三虛擬晶粒306及第四虛擬晶粒307的外邊緣對齊。
另外，圖37中的虛擬晶粒的大小被選擇成使得在平面圖中封裝的主表面的面積(例如，D3xD4)對半導體晶粒303的面積與第一至第四虛擬晶粒304至307的面積之和的比小於3。
圖38繪示根據本發明各種實施例的圖35中所示半導體元件的另一俯視圖。除半導體晶粒303的對應側的長度大於相應虛擬晶粒的長度以外，圖38中所示的俯視圖與圖36中所示的俯視圖相似。
另外，圖38中的虛擬晶粒的大小被選擇成使得在平面圖中封裝的主表面的面積(例如，D5xD6)對半導體晶粒303的面積與第一至第四虛擬晶粒304至307的面積之和的比小於3。
根據一些實施例，一種半導體裝置的製造方法至少包括：將第一半導體晶粒及第一虛擬晶粒貼合到載板，其中所述第一半導體晶粒的厚度大於所述第一虛擬晶粒的厚度；在所述載板上形成第一模塑化合物層，所述第一模塑化合物層沿所述第一半導體晶粒的側壁及所述第一虛擬晶粒的側壁延伸；以及在所述第一模塑化合物層上形成第一內連結構，其中所述第一內連結構包括第一金屬特徵，所述第一金屬特徵電性耦合到所述第一半導體晶粒，且所述第一模塑化合物層形成在所述第一虛擬晶粒與所述第一金屬特徵之間。
在一些實施例中，在所述載板上形成所述第一模塑化合物層包括對所述第一模塑化合物層執行薄化製程，直到暴露出所述第一半導體晶粒的頂表面。
在一些實施例中，所述半導體裝置的製造方法更包括將第二虛擬晶粒貼合到所述載板。所述第一半導體晶粒的所述厚度大於所述第二虛擬晶粒的厚度。所述第二虛擬晶粒與所述第一虛擬晶粒位於所述第一半導體晶粒的相對兩側上。
在一些實施例中，所述半導體裝置的製造方法更包括將第二虛擬晶粒、第三虛擬晶粒及第四虛擬晶粒貼合到所述載板。所述第一半導體晶粒的所述厚度大於所述第二虛擬晶粒的厚度、所述第三虛擬晶粒的厚度及所述第四虛擬晶粒的厚度。所述第一虛擬晶粒及所述第二虛擬晶粒以第一方向為基準位於所述第一半導體晶粒的相對兩側上。所述第三虛擬晶粒及所述第四虛擬晶粒以第二方向為基準位於所述第一半導體晶粒的相對兩側上，其中所述第一方向與所述第二方向正交。
在一些實施例中，所述第一半導體晶粒的長度實質上等於所述第一虛擬晶粒的長度。
在一些實施例中，所述半導體裝置的製造方法更包括：將第二半導體晶粒及第二虛擬晶粒安裝到所述第一內連結構上，其中所述第二半導體晶粒的厚度大於所述第二虛擬晶粒的厚度；在所述第一內連結構上形成第二模塑化合物層，所述第二模塑化合物層沿所述第二半導體晶粒的側壁及所述第二虛擬晶粒的側壁 延伸；以及在所述第二模塑化合物層上形成第二內連結構，其中所述第二模塑化合物層使所述第二內連結構的第二金屬特徵與所述第二虛擬晶粒電絕緣。
在一些實施例中，所述第二虛擬晶粒的中心與所述第一虛擬晶粒的中心垂直對齊。
在一些實施例中，所述第二虛擬晶粒的中心與所述第一半導體晶粒的中心垂直對齊。
在一些實施例中，所述半導體裝置的製造方法更包括：在所述第一模塑化合物層中形成第一通孔及第二通孔，其中所述第一半導體晶粒及所述第一虛擬晶粒位於所述第一通孔與所述第二通孔之間；以及在所述第一模塑化合物層上安裝頂部封裝，其中所述頂部封裝的第一凸塊與所述第一通孔形成接頭結構(joint structure)。
在一些實施例中，所述第一半導體晶粒包括多個主動電路，且所述第一虛擬晶粒不包含任何主動電路。
根據一些實施例，一種半導體裝置的製造方法包括：將第一半導體晶粒的第一側及第一虛擬晶粒的第一側貼合到載板，其中所述第一半導體晶粒的厚度大於所述第一虛擬晶粒的厚度。所述半導體裝置的製造方法更包括：在載板上形成第一模塑化合物層，其中所述第一半導體晶粒的第二側及所述第一虛擬晶粒的第二側被所述第一模塑化合物層覆蓋；對所述第一模塑化合物層執行薄化製程，直到暴露出所述第一半導體晶粒的所述第二側的 表面，其中在所述薄化製程之後，所述第一虛擬晶粒保持被所述第一模塑化合物層覆蓋；以及在所述第一模塑化合物層上形成第一內連結構，其中所述第一虛擬晶粒的所述第二側與所述第一內連結構藉由所述第一模塑化合物層隔開。
在一些實施例中，所述半導體裝置的製造方法更包括：在所述第一內連結構上安裝第二半導體晶粒及第二虛擬晶粒，其中所述第二半導體晶粒的厚度大於所述第二虛擬晶粒的厚度；在所述第一內連結構上形成第二模塑化合物層，所述第二模塑化合物層沿所述第二半導體晶粒的側壁及所述第二虛擬晶粒的側壁延伸；以及在所述第二模塑化合物層上形成第二內連結構，其中所述第二虛擬晶粒與所述第二內連結構藉由所述第二模塑化合物層隔開。
在一些實施例中，所述第二虛擬晶粒的中心與所述第一半導體晶粒的中心垂直對齊。
在一些實施例中，所述第二虛擬晶粒的邊緣與所述第一半導體晶粒的邊緣垂直對齊。
在一些實施例中，所述半導體裝置的製造方法更包括：將所述載板從所述第一半導體晶粒及所述第一虛擬晶粒分離，其中在將所述載板分離的步驟之後，所述第一半導體晶粒的所述第二側的表面與所述第一虛擬晶粒的所述第二側的表面實質上齊平。
根據一些實施例，一種半導體裝置包括：位於第一模塑 化合物層中的第一半導體晶粒及第一虛擬晶粒，其中所述第一半導體晶粒的厚度大於所述第一虛擬晶粒的厚度且所述第一半導體晶粒的第一側與所述第一虛擬晶粒的第一側實質上齊平；位於第一模塑化合物層上的第一內連結構，其中所述第一半導體晶粒的第二側接觸所述第一內連結構且所述第一虛擬晶粒的第二側與所述第一內連結構藉由所述第一模塑化合物層隔開；以及位於第一內連結構上的多個凸塊。
在一些實施例中，所述半導體裝置更包括位於所述第一模塑化合物層中的第二虛擬晶粒。所述第一虛擬晶粒與所述第二虛擬晶粒位於所述第一半導體晶粒的相對兩側上。所述第一半導體晶粒的所述厚度大於所述第二虛擬晶粒的厚度。所述第一虛擬晶粒及所述第二虛擬晶粒不包含任何主動電路。
在一些實施例中，所述半導體裝置更包括位於所述第一模塑化合物層中的第二虛擬晶粒、第三虛擬晶粒及第四虛擬晶粒。所述第一半導體晶粒的所述厚度大於所述第二虛擬晶粒的厚度、所述第三虛擬晶粒的厚度及所述第四虛擬晶粒的厚度。所述第一虛擬晶粒沿所述第一半導體晶粒的第一側壁放置。所述第二虛擬晶粒沿所述第一半導體晶粒的第二側壁放置。所述第三虛擬晶粒沿所述第一半導體晶粒的第三側壁放置。所述第四虛擬晶粒沿所述第一半導體晶粒的第四側壁放置。
在一些實施例中，所述半導體裝置更包括：第二內連結構，沿所述第一模塑化合物層的表面延伸；第二模塑化合物層， 沿所述第二內連結構的表面延伸；以及位於所述第二模塑化合物層中的第二半導體晶粒及第五虛擬晶粒。
在一些實施例中，所述第五虛擬晶粒的中心與所述第一半導體晶粒的中心垂直對齊。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
100:半導體元件
138:金屬化圖案
160:內連結構
162:接墊
166:導電連接件
301:內連部分
302:基板部分
303:半導體晶粒
304:虛擬晶粒
402:模塑化合物層
501:第一側
503:第二側

Claims (10)

  1. 一種半導體裝置的製造方法，包括：將第一半導體晶粒及第一虛擬晶粒貼合到載板，其中所述第一半導體晶粒的厚度大於所述第一虛擬晶粒的厚度，所述第一虛擬晶粒的第一側壁與所述第一半導體晶粒相鄰，所述第一虛擬晶粒的第二側壁與所述第一側壁平行，且所述第二側壁為相對於第一半導體晶粒最遠的側壁；在所述載板上形成第一模塑化合物層，所述第一模塑化合物層沿所述第一半導體晶粒的側壁及所述第一虛擬晶粒的側壁延伸；以及在所述第一模塑化合物層上形成第一內連結構，其中：所述第一內連結構包括第一金屬特徵，所述第一金屬特徵電性耦合到所述第一半導體晶粒；所述第一內連結構包括直接位於第一虛擬晶粒上的第二金屬特徵，所述第二金屬特徵延伸超出所述第一虛擬晶粒的所述第二側壁；且所述第一模塑化合物層形成在所述第一虛擬晶粒與所述第一金屬特徵之間，其中所述第一虛擬晶粒與所述第一內連結構中的所述第一金屬特徵以及所述第二金屬特徵電性絕緣。
  2. 如申請專利範圍第1項所述的半導體裝置的製造方法，更包括： 將第二虛擬晶粒、第三虛擬晶粒及第四虛擬晶粒貼合到所述載板，其中：所述第一半導體晶粒的所述厚度大於所述第二虛擬晶粒的厚度、所述第三虛擬晶粒的厚度及所述第四虛擬晶粒的厚度；所述第一虛擬晶粒及所述第二虛擬晶粒以第一方向為基準位於所述第一半導體晶粒的相對兩側上；且所述第三虛擬晶粒及所述第四虛擬晶粒以第二方向為基準位於所述第一半導體晶粒的相對兩側上，其中所述第一方向與所述第二方向正交。
  3. 如申請專利範圍第1項所述的半導體裝置的製造方法，更包括：在所述第一模塑化合物層中形成第一通孔及第二通孔，其中所述第一半導體晶粒及所述第一虛擬晶粒位於所述第一通孔與所述第二通孔之間；以及在所述第一模塑化合物層上安裝頂部封裝，其中所述頂部封裝的第一凸塊與所述第一通孔形成接頭結構。
  4. 如申請專利範圍第1項所述的半導體裝置的製造方法，其中所述第一內連結構的所述第二金屬特徵以及所述第一虛擬晶粒僅通過介電材料隔開。
  5. 一種半導體裝置的製造方法，包括：將第一半導體晶粒的第一側及第一虛擬晶粒的第一側貼合到載板，其中所述第一虛擬晶粒的第一側壁與所述第一半導體晶粒 相鄰，所述第一虛擬晶粒的第二側壁與所述第一側壁平行，所述第二側壁為相對於第一半導體晶粒最遠的側壁，且所述第一半導體晶粒的厚度大於所述第一虛擬晶粒的厚度；在所述載板上形成第一模塑化合物層，其中所述第一半導體晶粒的第二側及所述第一虛擬晶粒的第二側被所述第一模塑化合物層覆蓋；對所述第一模塑化合物層執行薄化製程，直到暴露出所述第一半導體晶粒的所述第二側的表面，其中在所述薄化製程之後，所述第一虛擬晶粒保持被所述第一模塑化合物層覆蓋；在所述第一模塑化合物層上沉積與所述第一模塑化合物層接觸的介電層；以及在沉積所述介電層的步驟之後，在所述第一模塑化合物層上形成與所述介電層接觸的第一內連結構，其中所述第一內連結構的金屬特徵延伸超出所述第一虛擬晶粒的所述第二側壁，且所述第一虛擬晶粒的所述第二側與所述第一內連結構的所述金屬特徵藉由所述第一模塑化合物層隔開，其中所述第一虛擬晶粒與所述第一內連結構中的所述金屬特徵電性絕緣。
  6. 如申請專利範圍第5項所述的半導體裝置的製造方法，更包括：在所述第一內連結構上安裝第二半導體晶粒及第二虛擬晶粒，其中所述第二半導體晶粒的厚度大於所述第二虛擬晶粒的厚度； 在所述第一內連結構上形成第二模塑化合物層，所述第二模塑化合物層沿所述第二半導體晶粒的側壁及所述第二虛擬晶粒的側壁延伸；以及在所述第二模塑化合物層上形成第二內連結構，其中所述第二虛擬晶粒與所述第二內連結構藉由所述第二模塑化合物層隔開。
  7. 如申請專利範圍第6項所述的半導體裝置的製造方法，其中所述第二虛擬晶粒的中心與所述第一半導體晶粒的中心垂直對齊。
  8. 如申請專利範圍第6項所述的半導體裝置的製造方法，其中所述第二虛擬晶粒的邊緣與所述第一半導體晶粒的邊緣垂直對齊。
  9. 一種半導體裝置，包括：第一半導體晶粒及第一虛擬晶粒，位於第一模塑化合物層中，其中所述第一虛擬晶粒的第一側壁與所述第一半導體晶粒相鄰，所述第一虛擬晶粒的第二側壁與所述第一側壁平行，所述第二側壁為相對於第一半導體晶粒最遠的側壁，所述第一半導體晶粒的厚度大於所述第一虛擬晶粒的厚度，且所述第一半導體晶粒的第一側與所述第一虛擬晶粒的第一側實質上齊平；第一內連結構，位於所述第一模塑化合物層上，其中：所述第一內連結構包括位於第一半導體晶粒上的第一金屬特徵以及直接位於第一虛擬晶粒上的第二金屬特徵； 所述第一半導體晶粒的第二側接觸所述第一內連結構的所述第一金屬特徵；所述第一虛擬晶粒的第二側與所述第一內連結構藉由所述第一模塑化合物層隔開，其中所述第一虛擬晶粒與所述第一內連結構中的所述第一金屬特徵以及所述第二金屬特徵電性絕緣；以及多個凸塊，位於所述第一內連結構上。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述第一虛擬晶粒的所述第二側與所述第一內連結構的所述第二金屬特徵僅藉由介電材料隔開。
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