KR101683975B1 - 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법에 관한 것이다.
일례로, 다이 패시베이션층과 다수의 다이 패드를 구비하는 반도체 다이; 상기 다이 패드의 상부에 각각 형성된 다수의 패드 패시베이션층; 및 상기 다수의 패드 패시베이션층을 각각 관통하여 상기 다이 패드와 각각 전기적으로 연결된 다수의 도전성 범프를 포함하는 반도체 디바이스를 개시한다.
본 발명에 따르면, 도전성 범프의 길이의 변화 없이, 다수의 패드 패시베이션층의 일부분이 여러 영역에서 생략됨으로써, 반도체 다이와 기판의 간격 또는 공간이 종래보다 상대적으로 증가될 수 있다. 이와 같이, 다수의 패드 패시베이션층 사이를 통해 제공되는 추가적인 공간에 의해 반도체 다이와 기판의 간격과 그 사이의 공간이 충분히 확보됨에 따라 언더 필 물질이 이루는 입자들이 반도체 다이와 기판 사이에서 좀 더 자유롭게 이동할 수 있음으로써, 보다 균일한 언더 필 영역이 형성될 수 있다.
일례로, 다이 패시베이션층과 다수의 다이 패드를 구비하는 반도체 다이; 상기 다이 패드의 상부에 각각 형성된 다수의 패드 패시베이션층; 및 상기 다수의 패드 패시베이션층을 각각 관통하여 상기 다이 패드와 각각 전기적으로 연결된 다수의 도전성 범프를 포함하는 반도체 디바이스를 개시한다.
본 발명에 따르면, 도전성 범프의 길이의 변화 없이, 다수의 패드 패시베이션층의 일부분이 여러 영역에서 생략됨으로써, 반도체 다이와 기판의 간격 또는 공간이 종래보다 상대적으로 증가될 수 있다. 이와 같이, 다수의 패드 패시베이션층 사이를 통해 제공되는 추가적인 공간에 의해 반도체 다이와 기판의 간격과 그 사이의 공간이 충분히 확보됨에 따라 언더 필 물질이 이루는 입자들이 반도체 다이와 기판 사이에서 좀 더 자유롭게 이동할 수 있음으로써, 보다 균일한 언더 필 영역이 형성될 수 있다.
Description
본 발명은 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법에 관한 것이다.
일반적으로, 반도체 패키지(semiconductor package)는 본딩 패드(bonding pad)가 형성된 반도체 다이(semiconductor die), 반도체 다이가 실장되는 반도체 기판, 반도체 다이와 기판 사이를 전기적으로 연결하는 도전성 범프(conductive bump), 반도체 기판의 하면에 형성된 솔더 볼(solder ball), 및 반도체 다이와 기판 사이에 충진되어 형성되는 언더 필 영역(under-fill area)을 포함한다.
일반적으로, 언더 필 영역은 수지, 무기물과 같은 충진제(filler) 및 경화제로 구성되는 액상의 물질이 충진된 후 경화됨으로써 형성되며, 반도체 다이와 기판 사이의 서로 다른 열팽창 계수를 보상하는 역할을 한다.
언더 필 영역을 형성하기 위한 상기 액상의 물질을 충진할 때, 상기 충진제를 구성하는 입자들의 크기가 반도체 다이와 기판 간의 간격보다 클 경우, 반도체 다이와 기판 사이에 상기 입자가 깊숙이 침투하지 못함으로써 언더 필 영역이 불균일하게 형성될 수 있다.
또한, 충진제를 구성하는 입자들의 크기를 고려하여 도전성 범프의 길이를 증가시킬 경우, 반도체 다이와 기판 간의 간격은 충분히 확보될 수 있으나, 반도체 패키지의 전체적인 사이즈가 증가되는 문제점이 발생될 수 있다.
본 발명은, 최소화된 사이즈를 유지하면서 언더 필 영역이 균일하게 형성될 수 있는 반도체 디바이스와 반도체 패키지를 제공한다.
또한, 상기와 같은 반도체 디바이스와 반도체 패키지의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스는, 다이 패시베이션층과 다수의 다이 패드를 구비하는 반도체 다이; 상기 다이 패드의 상부에 각각 형성된 다수의 패드 패시베이션층; 및 상기 다수의 패드 패시베이션층을 각각 관통하여 상기 다이 패드와 각각 전기적으로 연결된 다수의 도전성 범프를 포함한다.
또한, 상기 다수의 패드 패시베이션층은 서로 떨어져 위치할 수 있다.
또한, 서로 인접한 상기 다수의 패드 패시베이션층 사이에는 빈 공간이 형성되어 상기 다이 패시베이션층의 일부가 외부로 노출될 수 있다.
또한, 상기 다수의 패드 패시베이션층은 상기 도전성 범프를 기준으로 측방을 향해 1 내지 50μm 연장된 형태로 형성될 수 있다.
또한, 상기 도전성 범프는, 상기 다수의 패드 패시베이션층을 관통하여 상기 다이 패드와 전기적으로 연결된 UBM(under bump metal); 상기 UBM의 상부에 형성된 금속 필러; 및 상기 금속 필러의 상부에 형성된 솔더 캡을 포함할 수 있다.
또한, 상기 도전성 범프는 솔더볼을 포함할 수 있다.
본 발명의 다른 실싱예에 따른 반도체 패키지는, 다이 패시베이션층, 다수의 다이 패드, 상기 다이 패드의 하부에 각각 형성된 다수의 패드 패시베이션층, 상기 다수의 패드 패시베이션층을 각각 관통하여 상기 다이 패드와 각각 전기적으로 연결된 다수의 도전성 범프를 포함하는 반도체 디바이스; 상기 도전성 범프를 통해 상기 반도체 디바이스와 전기적으로 연결된 반도체 기판; 및 상기 반도체 디바이스와 상기 반도체 기판 사이에 충진되어 형성된 언더 필 영역을 포함할 수 있다.
또한, 상기 다수의 패드 패시베이션층은 서로 떨어져 위치할 수 있다.
또한, 상기 언더 필 영역은 상기 도전성 범프 사이 사이와 상기 다수의 패드 패시베이션층 사이 사이에 형성될 수 있다.
또한, 상기 다이 패시베이션층은 상기 언더 필 영역과 직접적으로 접촉할 수 있다.
또한, 상기 다수의 패드 패시베이션층은 상기 도전성 범프를 기준으로 측방을 향해 1 내지 50μm 연장된 형태로 형성될 수 있다.
또한, 상기 도전성 범프는, 상기 다수의 패드 패시베이션층을 관통하여 상기 다이 패드와 전기적으로 연결된 UBM(under bump metal); 상기 UBM의 상부에 형성된 금속 필러; 및 상기 금속 필러의 상부에 형성된 솔더 캡을 포함할 수 있다.
또한, 상기 도전성 범프는 솔더볼을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법은, 다이 패시베이션층과 다수의 다이 패드가 구비된 반도체 다이를 제공하는 단계; 상기 다이 패드의 상부에 각각 위치하는 다수의 패드 패시베이션층을 형성하는 단계; 및 상기 다수의 패드 패시베이션층을 각각 관통하여 상기 다이 패드와 각각 전기적으로 연결되는 다수의 도전성 범프를 형성하는 단계를 포함한다.
또한, 상기 다수의 패드 패시베이션층은 서로 떨어져 위치하도록 형성할 수 있다.
또한, 상기 다수의 패드 패시베이션층은 상기 도전성 범프를 기준으로 측방을 향해 1 내지 50μm 연장된 형태로 형성할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법은, 다이 패시베이션층과 다수의 다이 패드가 구비된 반도체 다이를 제공하는 단계; 상기 다이 패드의 상부에 각각 위치하는 다수의 패드 패시베이션층을 형성하는 단계; 상기 다수의 패드 패시베이션층을 각각 관통하여 상기 다이 패드와 각각 전기적으로 연결되는 다수의 도전성 범프를 형성하는 단계; 상기 도전성 범프를 통해 상기 반도체 다이를 반도체 기판과 전기적으로 연결하는 단계; 및 상기 반도체 다이와 상기 반도체 기판 사이에 언더 필 영역을 형성하는 단계를 포함한다.
또한, 상기 다수의 패드 패시베이션층은 서로 떨어져 위치하도록 형성할 수 있다.
또한, 상기 언더 필 영역은 상기 도전성 범프 사이 사이와 상기 다수의 패드 패시베이션층 사이 사이에 형성할 수 있다.
또한, 상기 다수의 패드 패시베이션층은 상기 도전성 범프를 기준으로 측방을 향해 1 내지 50μm 연장된 형태로 형성할 수 있다.
본 발명에 따르면, 최소화된 사이즈를 유지하면서 언더 필 영역이 균일하게 형성될 수 있는 반도체 디바이스와 반도체 패키지를 제공할 수 있다.
또한, 상기와 같은 반도체 디바이스와 반도체 패키지의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 전체적인 제조 방법을 나타낸 흐름도이다.
도 4a 내지 도 4i는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 과정을 나타낸 도면이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 전체적인 제조 방법을 나타낸 흐름도이다.
도 4a 내지 도 4i는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 과정을 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110), 다수의 패드 패시베이션층(120) 및 다수의 도전성 범프(130)를 포함한다.
반도체 다이(110)는 다수의 다이 패드(111) 및 다이 패시베이션층(113)을 구비할 수 있다.
다이 패드(111)는 반도체 다이(110)의 일면에 다수 개로 형성될 수 있으며, 반도체 다이(110) 내에 형성된 재배선층(미도시)과 전기적으로 연결될 수 있다. 이러한 다이 패드(111)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있다.
다이 패시베이션층(113)은 다이 패드(111)가 형성된 영역을 제외한 반도체 다이(110)의 표면에 형성될 수 있으며, 반도체 다이(110)를 보호하는 역할을 한다. 이러한 다이 패시베이션층(113)은 산화물(oxide), 질화물(nitride) 또는 유기막을 포함할 수 있다.
다수의 패드 패시베이션층(120)은 다이 패드(111) 각각의 상부에 형성될 수 있다. 패드 패시베이션층(120)은 반도체 다이(110) 및 반도체 다이(110)가 실장되는 회로기판(미도시)과의 불필요한 전기적 접촉을 방지하고, 도전성 범프(130)를 반도체 다이(110) 상에서 지지하는 역할을 한다. 이러한 패드 패시베이션층(120)은 반도체 다이(110) 상에서 일정 거리를 두고 서로 떨어져 위치할 수 있다. 이에 따라, 반도체 다이(110)의 상면 중에서 패드 패시베이션층(120)이 형성되지 않은 부분, 예를 들어 서로 인접한 패드 패시베이션층(120) 사이(120a)에는 다이 패시베이션층(113)이 노출될 수 있다.
한편, 패드 패시베이션층(120)은 대략 원반의 형태로 형성되며, 도전성 범프(130)의 UBM(131)을 기준으로 측방을 향해 대략 1 내지 50μm 연장된 형태로 형성될 수 있다. 다만, 다이 패드(131)와 패드(131) 간의 피치(pitch)는 이미 결정되어 있으므로, 패드 패시베이션층(120)이 생략된 영역(120a)의 최대 크기를 고려하여 설계하는 것보다는 UBM(131)의 가장자리를 보호할 수 있는 패드 패시베이션층(120)의 최소한의 크기를 고려하여 설계하는 것이 바람직하다.
다수의 도전성 범프(130)는 다수의 패드 패시베이션층(120)을 각각 관통하여 다이 패드(111)와 각각 전기적으로 연결될 수 있다. 이러한 도전성 범프(130)는 UBM(under bump metal, 131), 금속 필러(133) 및 솔더 캡(135)을 포함할 수 있다.
UBM(131)은 패드 패시베이션층(120)을 관통하여 다이 패드(111)와 전기적으로 연결될 수 있다. 이러한 UBM(131)의 재질은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
금속 필러(133)는 UBM(131)의 상부에 일정한 높이를 갖도록 형성될 수 있다. 이러한 금속 필러(133)는 구리 또는 주석을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
솔더 캡(135)은 금속 필러(133)의 상부에 형성될 수 있다. 이러한 솔더 캡(135)은 주석(Sn), 납(Pb), 은(Ag) 등의 합금 또는 그 등가물을 이용하여 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 도전성 범프(130)는 상기와 같이 UBM(131), 금속 필러(133) 및 솔더 캡(135)로 구성될 수 있으나, 솔더 볼(미도시)과 같은 형태로 실시할 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 2를 참조하면, 반도체 다이(210), 다수의 패드 패시베이션층(220)과 다수의 도전성 범프(230)를 구비하는 반도체 디바이스, 반도체 기판(240), 및 언더 필 영역(250)을 포함한다.
본 발명의 다른 실시예에 따른 반도체 디바이스는 상술한 반도체 디바이스(100)의 구성과 동일하다. 즉, 도 2에 도시된 반도체 디바이스의 반도체 다이(210), 패드 패시베이션층(220) 및 도전성 범프(230)은 일 실시예에 따른 반도체 디바이스(100)의 반도체 다이(110), 패드 패시베이션층(120), 도전성 범프(130)의 구성과 동일하다. 따라서, 본 발명의 다른 실시예에 따른 반도체 디바이스에 대한 상세한 설명은 일 실시예에 따른 반도체 디바이스(100)에 대한 설명으로 대체한다.
반도체 기판(240)은 PCB(protection circuit board)일 수 있으며, 본딩 패드(241), 패시베이션층(243) 및 다수의 솔더 볼(245)을 구비할 수 있다. 본딩 패드(241)는 반도체 디바이스의 솔더 캡(235)과 전기적으로 연결될 수 있다. 패시베이션층(243)은 본딩 패드(241)를 제외한 반도체 기판(240)의 상면에 형성되어 반도체 기판(240)을 보호할 수 있다. 솔더 볼(245)은 반도체 기판(240)의 하면에 형성되어 메인보드(main board)와 같은 외부회로장치와 전기적으로 연결될 수 있다.
언더 필 영역(250)은 수지, 무기물과 같은 충진제 및 경화제로 구성되는 언더 필 물질이 반도체 다이(210)와 기판(240) 사이에 충진된 후 경화되어 형성될 수 있다. 이러한 언더 필 영역(250)은 종래와 달리, 서로 인접한 패드 패시베이션층(220) 간의 빈 공간(220a)에서도 형성될 수 있다.
일반적으로, 패시베이션층에 의해 반도체 다이와 기판의 간격이나 공간의 크기가 달라질 수 있다. 종래에는 패시베이션층이 다이 패시베이션층의 일면 전체에 걸쳐 형성되므로, 반도체 다이와 기판의 간격은 패시베이션층의 두께만큼 전체적으로 줄어들게 된다. 만약, 언더 필 물질을 이루는 입자들 중에 반도체 다이와 기판의 간격보다 큰 입자가 존재할 경우, 상기 입자들은 반도체 다이와 기판 사이에서 자유롭게 이동하지 못함으로써 언더 필 영역이 불균일하게 형성될 수 있다.
그러나, 본 발명의 다른 실시예에 따르면, 도전성 범프의 길이의 변화 없이, 패시베이션층의 일부분이 여러 영역에서 생략됨으로써, 반도체 다이와 기판의 간격 또는 공간이 종래보다 상대적으로 증가될 수 있다. 이와 같이, 패시베이션층과 층 사이를 통해 제공되는 추가적인 공간에 의해 반도체 다이와 기판의 간격과 그 사이의 공간이 충분히 확보됨에 따라 언더 필 물질이 이루는 입자들이 반도체 다이와 기판 사이에서 좀 더 자유롭게 이동할 수 있음으로써, 보다 균일한 언더 필 영역이 형성될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 전체적인 제조 방법을 나타낸 흐름도이다.
도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법(S300)은 반도체 다이 제공 단계(S310), 패시베이션층(S320) 형성 단계(S320), 도전성 범프 형성 단계(S330), 반도체 다이 및 반도체 기판 연결 단계(S340) 및 언더 필 영역 형성 단계(S350)를 포함한다.
도 4a 내지 도 4i는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 과정을 나타낸 도면이다.
반도체 다이 제공 단계(S310)에서는, 도 4a에 도시된 바와 같이, 다수의 다이 패드(411) 및 다이 패시베이션층(413)이 구비된 반도체 다이(410)를 제공한다.
여기서, 다이 패드(411)는 반도체 다이(410)의 일면에 다수 개로 형성될 수 있으며, 반도체 다이(410) 내에 형성된 재배선층(미도시)과 전기적으로 연결될 수 있다. 이러한 다이 패드(411)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있다. 또한, 다이 패시베이션층(413)은 다이 패드(411)가 형성된 영역을 제외한 반도체 다이(410)의 표면에 형성될 수 있으며, 반도체 다이(410)를 보호하는 역할을 한다. 이러한 다이 패시베이션층(413)은 산화물(oxide), 질화물(nitride) 또는 유기막을 포함할 수 있다.
패시베이션층(S320) 형성 단계(S320)에서는, 도 4b에 도시된 바와 같이 반도체 다이(410)의 일면에 패시베이션 물질층(420’)을 형성한 후, 도 4c에 도시된 바와 같이 다이 패드(411)를 제외한 영역에 패시베이션 물질층(420’)을 제거함으로써 패시베이션층(420)을 형성한다.
한편, 패시베이션층(420)은 대략 원반의 형태로 형성되며, 후술하는 도전성 범프(430)의 UBM(431)을 기준으로 측방을 향해 대략 1 내지 50μm 연장된 형태로 형성될 수 있다. 다만, 다이 패드(431)와 패드(431) 간의 피치(pitch)는 이미 결정되어 있으므로, 패시베이션층(420)이 생략된 영역(420a)의 최대 크기를 고려하여 설계하는 것보다는 후술하는 UBM(431)의 가장자리를 보호할 수 있는 패시베이션층(420)의 최소한의 크기를 고려하여 설계하는 것이 바람직하다.
도전성 범프 형성 단계(S330)에서는, 우선 도 4d에 도시된 바와 같이 제 2 도전성 범프(420)를 각각 관통하는 관통홀(421)을 형성한 후, 관통홀(421)의 내측벽, 상기 내측벽과 연결되는 패시베이션층(420)의 상면 일부 및 관통홀(421)에 의해 노출된 다이 패드(411)의 상면에 걸쳐 UBM(431)을 형성한다. 여기서, UBM(431)의 재질은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
다음, 도 4f에 도시된 바와 같이, UBM(431)의 상부에 일정한 높이를 갖는 금속 필러(433)을 형성한다. 여기서, 금속 필러(433)는 구리 또는 주석을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
다음, 도 4g에 도시된 바와 같이 금속 필러(433)의 상부에 솔더 캡(435)을 형성할 수 있다. 여기서, 솔더 캡(435)은 액상의 형태로 금속 필러(433)의 상부에 발라질 수 있으며, 주석(Sn), 납(Pb), 은(Ag) 등의 합금 또는 그 등가물을 이용하여 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 도전성 범프(430)는 상기와 같이 UBM(431), 금속 필러(433) 및 솔더 캡(435)로 구성될 수 있으나, 솔더 볼(미도시)이 관통홀(421)을 통해 다이 패드(411)과 직접적으로 접촉하는 형태로 실시할 수도 있다.
이러한 과정을 거치게 되면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스가 완성될 수 있다.
반도체 기판 연결 단계(S340)에서는, 도 4h에 도시된 바와 같이 상기와 같은 과정을 거쳐 완성된 반도체 디바이스의 도전성 범프(430)를 반도체 기판(440)의 본딩 패드(441)에 위치시킨 후, 대략 200 내지 300℃에서 리플로우(reflow) 공정을 거쳐 도전성 범프(430)와 본딩 패드(441)를 결합시킨다. 이때 도전성 범프(430)의 솔더 캡(435)이 녹은 후 본딩 패드(441) 상에서 경화되면서 반도체 디바이스는 반도체 기판(440)에 전기적으로 연결될 수 있다.
언더 필 영역 형성 단계(S350)에서는, 도 4i에 도시된 바와 같이 수지, 무기물과 같은 충진제 및 경화제로 구성되는 언더 필 물질을 반도체 다이(410)와 기판(440) 사이에 충진시킨 후 경화시킴으로써 형성할 수 있다. 이러한 언더 필 영역(450)은 종래와 달리, 서로 인접한 패시베이션층(420) 간의 빈 공간(420a)에서도 형성될 수 있다.
일반적으로, 패시베이션층에 의해 반도체 다이와 기판의 간격이나 공간의 크기가 달라질 수 있다. 종래에는 패시베이션층이 다이 패시베이션층의 일면 전체에 걸쳐 형성되므로, 반도체 다이와 기판의 간격은 패시베이션층의 두께만큼 전체적으로 줄어들게 된다. 만약, 언더 필 물질을 이루는 입자들 중에 반도체 다이와 기판의 간격보다 큰 입자가 존재할 경우, 상기 입자들은 반도체 다이와 기판 사이에서 자유롭게 이동하지 못함으로써 언더 필 영역이 불균일하게 형성될 수 있다.
그러나, 본 발명의 다른 실시예에 따르면, 도전성 범프의 길이의 변화 없이, 패시베이션층의 일부분이 여러 영역에서 생략됨으로써, 반도체 다이와 기판의 간격 또는 공간이 종래보다 상대적으로 증가될 수 있다. 이와 같이, 패시베이션층과 층 사이를 통해 제공되는 추가적인 공간에 의해 반도체 다이와 기판의 간격과 그 사이의 공간이 충분히 확보됨에 따라 언더 필 물질이 이루는 입자들이 반도체 다이와 기판 사이에서 좀 더 자유롭게 이동할 수 있음으로써, 보다 균일한 언더 필 영역이 형성될 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법을 실시하기 위한 실시예에 불과한 것으로, 본 발명은 상기한 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
100: 반도체 디바이스 110: 반도체 다이
111: 다이 패드 113: 다이 패시베이션층
120: 패드 패시베이션층 130: 도전성 범프
131: UBN (under bump metal) 133: 금속 필러
135: 솔더 캡 200: 반도체 패키지
210: 반도체 다이 211: 다이 패드
213: 다이 패시베이션층 220: 패드 패시베이션층
230: 도전성 범프 231: UBN
233: 금속 필러 235: 솔더 캡
240: 반도체 기판 241: 본딩 패드
243: 패시베이션층 245: 솔더 볼
250: 언더 필 영역
111: 다이 패드 113: 다이 패시베이션층
120: 패드 패시베이션층 130: 도전성 범프
131: UBN (under bump metal) 133: 금속 필러
135: 솔더 캡 200: 반도체 패키지
210: 반도체 다이 211: 다이 패드
213: 다이 패시베이션층 220: 패드 패시베이션층
230: 도전성 범프 231: UBN
233: 금속 필러 235: 솔더 캡
240: 반도체 기판 241: 본딩 패드
243: 패시베이션층 245: 솔더 볼
250: 언더 필 영역
Claims (20)
- 다이 패시베이션층과 다수의 다이 패드를 구비하는 반도체 다이;
상기 다이 패드의 상부에 각각 형성된 다수의 패드 패시베이션층; 및
상기 다수의 패드 패시베이션층을 각각 관통하여 상기 다이 패드와 각각 전기적으로 연결된 다수의 도전성 범프를 포함하고,
상기 다이 패시베이션층은 단일층이며, 상기 반도체 다이의 표면에 직접 형성되고,
상기 다수의 패드 패시베이션층은 서로 떨어져 위치하고, 인접한 상기 다수의 패드 패시베이션층 사이에는 빈 공간이 형성되어 상기 다이 패시베이션층의 일부가 외부로 노출된 것을 특징으로 하는 반도체 디바이스. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 다수의 패드 패시베이션층은 상기 도전성 범프를 기준으로 측방을 향해 1 내지 50μm 연장된 형태로 형성된 것을 특징으로 하는 반도체 디바이스. - 제 1 항에 있어서,
상기 도전성 범프는,
상기 다수의 패드 패시베이션층을 관통하여 상기 다이 패드와 전기적으로 연결된 UBM(under bump metal);
상기 UBM의 상부에 형성된 금속 필러; 및
상기 금속 필러의 상부에 형성된 솔더 캡을 포함하는 것을 특징으로 하는 반도체 디바이스. - 제 1 항에 있어서,
상기 도전성 범프는 솔더볼을 포함하는 것을 특징으로 하는 반도체 디바이스. - 반도체 다이, 상기 반도체 다이의 표면에 형성된 다이 패시베이션층, 다수의 다이 패드, 상기 다이 패드의 하부에 각각 형성된 다수의 패드 패시베이션층, 상기 다수의 패드 패시베이션층을 각각 관통하여 상기 다이 패드와 각각 전기적으로 연결된 다수의 도전성 범프를 포함하는 반도체 디바이스;
상기 도전성 범프를 통해 상기 반도체 디바이스와 전기적으로 연결된 반도체 기판; 및
상기 반도체 디바이스와 상기 반도체 기판 사이에 충진되어 형성된 언더 필영역을 포함하고,
상기 다이 패시베이션층은 단일층이며, 상기 반도체 다이의 표면에 직접 형성되고,
상기 다수의 패드 패시베이션층은 서로 떨어져 위치하고, 상기 언더 필 영역은 상기 도전성 범프 사이 사이와 상기 다수의 패드 패시베이션층 사이 사이에 형성되며, 상기 다이 패시베이션층은 상기 언더 필 영역과 직접적으로 접촉하는 것을 특징으로 하는 반도체 패키지. - 삭제
- 삭제
- 삭제
- 제 7 항에 있어서,
상기 다수의 패드 패시베이션층은 상기 도전성 범프를 기준으로 측방을 향해 1 내지 50μm 연장된 형태로 형성된 것을 특징으로 하는 반도체 패키지. - 제 7 항에 있어서,
상기 도전성 범프는,
상기 다수의 패드 패시베이션층을 관통하여 상기 다이 패드와 전기적으로 연결된 UBM(under bump metal);
상기 UBM의 상부에 형성된 금속 필러; 및
상기 금속 필러의 상부에 형성된 솔더 캡을 포함하는 것을 특징으로 하는 반도체 패키지. - 제 7 항에 있어서,
상기 도전성 범프는 솔더볼을 포함하는 것을 특징으로 하는 반도체 패키지. - 다이 패시베이션층과 다수의 다이 패드가 구비된 반도체 다이를 제공하는 단계;
상기 다이 패드의 상부에 각각 위치하는 다수의 패드 패시베이션층을 형성하는 단계; 및
상기 다수의 패드 패시베이션층을 각각 관통하여 상기 다이 패드와 각각 전기적으로 연결되는 다수의 도전성 범프를 형성하는 단계를 포함하고,
상기 반도체 다이를 제공하는 단계에서, 상기 다이 패시베이션층은 단일층이며, 상기 반도체 다이의 표면에 직접 형성되고,
상기 다수의 패드 패시베이션층은 서로 떨어져 위치하고, 인접한 상기 다수의 패드 패시베이션층 사이에는 빈 공간이 형성되어 상기 다이 패시베이션층의 일부가 외부로 노출된 것을 특징으로 하는 반도체 디바이스의 제조 방법. - 삭제
- 제 14 항에 있어서,
상기 다수의 패드 패시베이션층은 상기 도전성 범프를 기준으로 측방을 향해 1 내지 50μm 연장된 형태로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법. - 다이 패시베이션층과 다수의 다이 패드가 구비된 반도체 다이를 제공하는 단계;
상기 다이 패드의 상부에 각각 위치하는 다수의 패드 패시베이션층을 형성하는 단계;
상기 다수의 패드 패시베이션층을 각각 관통하여 상기 다이 패드와 각각 전기적으로 연결되는 다수의 도전성 범프를 형성하는 단계;
상기 도전성 범프를 통해 상기 반도체 다이를 반도체 기판과 전기적으로 연결하는 단계; 및
상기 반도체 다이와 상기 반도체 기판 사이에 언더 필 영역을 형성하는 단계를 포함하고,
상기 반도체 다이를 제공하는 단계에서, 상기 다이 패시베이션층은 단일층이며, 상기 반도체 다이의 표면에 직접 형성되고,
상기 다수의 패드 패시베이션층은 서로 떨어져 위치하고, 상기 언더 필 영역은 상기 도전성 범프 사이 사이와 상기 다수의 패드 패시베이션층 사이 사이에 형성되며, 상기 다이 패시베이션층은 상기 언더 필 영역과 직접적으로 접촉하는 것을 특징으로 하는 반도체 패키지의 제조 방법. - 삭제
- 삭제
- 제 17 항에 있어서,
상기 다수의 패드 패시베이션층은 상기 도전성 범프를 기준으로 측방을 향해 1 내지 50μm 연장된 형태로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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| KR1020140100586A KR101683975B1 (ko) | 2014-08-05 | 2014-08-05 | 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법 |
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| KR1020140100586A KR101683975B1 (ko) | 2014-08-05 | 2014-08-05 | 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법 |
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|---|---|
| KR20160016431A KR20160016431A (ko) | 2016-02-15 |
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| KR (1) | KR101683975B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962869A (zh) * | 2017-05-23 | 2018-12-07 | 矽品精密工业股份有限公司 | 基板结构及其制法 |
| US11195785B2 (en) | 2019-12-02 | 2021-12-07 | Samsung Electronics Co., Ltd. | Interposer with through electrode having a wiring protection layer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080122086A1 (en) * | 2006-11-03 | 2008-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Solder bump structure and method of manufacturing same |
| KR101059625B1 (ko) * | 2008-06-09 | 2011-08-25 | 삼성전기주식회사 | 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9472521B2 (en) * | 2012-05-30 | 2016-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scheme for connector site spacing and resulting structures |
| US9224688B2 (en) * | 2013-01-04 | 2015-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal routing architecture for integrated circuits |
-
2014
- 2014-08-05 KR KR1020140100586A patent/KR101683975B1/ko active IP Right Grant
Patent Citations (2)
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| CN108962869A (zh) * | 2017-05-23 | 2018-12-07 | 矽品精密工业股份有限公司 | 基板结构及其制法 |
| US11195785B2 (en) | 2019-12-02 | 2021-12-07 | Samsung Electronics Co., Ltd. | Interposer with through electrode having a wiring protection layer |
| US11587859B2 (en) | 2019-12-02 | 2023-02-21 | Samsung Electronics Co., Ltd. | Wiring protection layer on an interposer with a through electrode |
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|---|---|
| KR20160016431A (ko) | 2016-02-15 |
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