KR101905334B1 - 반도체 패키징 방법 및 전자 디바이스 - Google Patents

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글렌 린네
딘 젠다
크리스토퍼 제이. 베리
로버트 란조네
루도비코 반코드
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앰코 테크놀로지 인코포레이티드
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Abstract

카파 필라 보호를 위한 방법들은 반도체 다이 위의 컨택트 위에 측벽을 포함하는 메탈 포스트를 형성함을 포함할 수 있다. 메탈 캡이 메탈 포스트 위에 형성될 수 있고 메탈 포스트의 폭보다 넓을 수 있다. 솔더 범프가 메탈 캡 위에 형성될 수 있고, 그리고 컨포멀 패시베이션층이 적어도 메탈 포스트의 측벽 위에 형성될 수 있다. 메탈 캡은 단면에 있어 원형 모양 또는 직사각 모양일 수 있다. 메탈 포스트 및 메탈 캡은 카파를 포함할 수 있다. 메탈 캡은 카파층 및 니켈층을 포함할 수 있다. 시드 메탈층이 하나 이상의 티타늄, 텅스텐, 및 카파를 포함할 수 있다. 컨포멀 패시베이션층이 비젖음성 폴리머를 포함할 수 있다. 컨포멀 패시베이션층의 수평 부분들이 플라즈마 식각과 같은 비등방성 식각을 이용하여 제거될 수 있다.

Description

반도체 패키징 방법 및 전자 디바이스{Method for semiconductor packaging and electronic device}
본 발명의 몇몇 실시예는 반도체 칩 패키징에 관한 것이다. 보다 구체적으로, 본 발명의 몇몇 실시예들은 카파 필라 측벽 보호를 위한 방법 및 시스템에 관한 것이다.
반도체 패키징은 물리적 손상 및 외부 스트레스들로부터, 집적 회로들, 또는 칩들을 보호한다. 게다가, 이는 칩에서 발생된 열을 효율적으로 제거하기 위해 열적 도전 경로를 제공할 수 있고, 또한, 예를 들면 인쇄회로기판과 같은 다른 부품들에의 전기적 연결을 제공한다. 반도체 패키징을 위해 사용되는 재료는 통상적으로 세라믹 또는 플라스틱을 포함하고, 폼-팩터들(form-factors)은 세라믹 플랫 팩(ceramic flat packs) 및 듀얼 인-라인 패키지(dual in-line packages)로부터 무엇보다 핀 그리드 어레이(pin grid array) 및 리드리스 칩 캐리어 패키지들(leadless chip carrier package)로 발전해 왔다.
종래의 전통적인 접근법들의 추가적인 한계점들 및 단점들은 도면을 참조하여 본 출원의 나머지 부분에서 언급되는 바와 같이 본 발명과 종래 시스템들의 비교를 통해 당해 기술 분야에서 당업자에게 분명해질 것이다.
본 발명의 해결하고자 하는 과제는 반도체 칩 패키징에 관한 것으로, 카파 필라 측벽 보호를 위한 방법 및 시스템을 제공하는데 있다.
본 발명은 반도체 다이 위의 컨택트 위에 측벽을 포함하는 메탈 포스트를 형성하고; 메탈 포스트 위에 메탈 캡을 형성하고; 메탈 캡 위에 솔더 범프를 형성하며; 그리고 메탈 포스트의 적어도 측벽 및 메탈 캡의 하부 표면 위에 컨포멀 패시베이션층을 형성함을 포함하는 반도체 패키징 방법을 개시한다.
메탈 캡이 두개의 금속층들을 포함할 수 있다.
메탈 캡이 둥근 모양의 단면을 포함할 수 있다.
메탈 캡이 직사각 모양의 단면을 포함할 수 있다.
메탈 캡이 메탈 포스트의 폭보다 넓을 수 있다.
메탈 포스트와 메탈 캡은 카파를 포함할 수 있다.
메탈 캡은 카파층 및 니켈층을 포함할 수 있다.
컨택트 위에 시드 메탈층을 형성함을 포함하고,
시드 메탈층은 티타늄, 텅스텐, 및 카파 중 하나 이상을 포함할 수 있다.
컨포멀 패시베이션층은 비젖음성 폴리머(non-wettable polymer)를 포함할 수 있다.
유기 납땜 방청제들(organic solderability preservatives)을 이용하여 컨포멀 패시베이션층을 형성함을 포함할 수 있다.
비등방성 식각을 이용하여 컨포멀 패시베이션층의 수평 부분들을 제거함을 포함할 수 있다.
비등방성 식각은 플라즈마 식각을 포함할 수 있다.
본 발명은 패시베이션된 측벽 필라 연결 구조를 포함하되, 상기 패시베이션된 측벽 필라 연결 구조는 반도체 다이 위의 컨택트 위에 형성되며, 측벽을 포함하는 메탈 포스트; 메탈 포스트 위의 메탈 캡; 메탈 포스트의 적어도 측벽 및 메탈 캡의 하부 표면을 덮는 컨포멀 패시베이션층; 및 메탈 캡 위의 솔더 범프를 포함하는 전자 디바이스를 개시한다.
메탈 캡이 두개의 금속층들을 포함할 수 있다.
메탈 캡이 둥근 모양의 단면을 포함할 수 있다.
메탈 캡이 직사각 모양의 단면을 포함할 수 있다.
메탈 캡의 폭이 메탈 포스트보다 넓을 수 있다.
메탈 포스트와 메탈 캡은 카파를 포함할 수 있다.
메탈 캡은 카파층 및 니켈층을 포함할 수 있다.
시드 메탈층이 컨택트 위에 형성되고, 시드 메탈층은 티타늄, 텅스텐, 및 카파 중 하나 이상을 포함할 수 있다.
컨포멀 패시베이션층은 비젖음성 폴리머(non-wettable polymer)를 포함할 수 있다.
컨포멀 패시베이션층은 유기 납땜 방청제(organic solderability preservative)를 포함할 수 있다.
컨포멀 패시베이션층의 수평 부분들이 비등방성 식각을 이용하여 제거될 수 있다.
본 발명은 적어도, 메탈 컨택트 및 메탈 컨택트의 부분을 덮는 패시베이션층 위에 시드 메탈층을 형성하고; 시드 메탈층 위에 포토레지스트층을 형성하고; 메탈 컨택트의 부분 위의 포토레지스트층에 오프닝을 형성하고; 오프닝에 메탈 포스트를 형성하되, 메탈 포스트의 높이가 포토레지스트층의 두께와 밀접하게 관련있고; 메탈 포스트 위에 메탈 캡을 형성하고; 메탈 캡 위에 솔더 범프를 형성하고; 포토레지스트 및 시드 메탈층의 노출된 부분을 제거하되, 노출된 부분은 메탈 포스트에 의해 덮이지 않은 시드 메탈층을 포함하고; 패시베이션층, 메탈 포스트, 메탈 캡, 솔더 범프, 및 메탈 시드층의 잔존 부분에 의해 또는 패시베이션층에 의해 덮이지 않은 메탈 컨택트의 부분 위에 컨포멀 패시베이션층을 형성하고; 메탈 포스트의 측벽 및 메탈 캡의 하부 표면만이 컨포멀 패시베이션층에 의해 덮이도록 컨포멀 패시베이션층의 수평 부분들을 제거하여, 패시베이션된 측벽 필라 연결 구조를 형성하고; 서브스트레이트 위의 메탈 트레이스 위에 제2컨포멀층을 형성하여 패시베이션된 측벽 서브스트레이트 트레이스를 형성하고, 비등방성 식각을 이용하여 제2컨포멀층의 수평 부분들을 제거하고; 그리고 솔더 범프를 이용하여 패시베이션된 측벽 필라 연결 구조를 패시베이션된 측벽 서브스트레이트 트레이스에 본딩함을 포함하는 반도체 패키징 방법을 개시한다.
메탈 캡이 솔더 범프가 형성되기 전에 메탈 포스트 위에 형성될 수 있다.
본 발명은 적어도, 서브스트레이트 위에 포토레지스트층을 형성하고; 서브스트레이트 위의 메탈 컨택트의 부분 위의 포토레지스트층에 오프닝을 형성하고; 메탈 컨택트 위의 오프닝에 메탈 포스트를 형성하되, 메탈 포스트의 높이는 포토레지스트층의 두께보다 작고; 포토레지스트층 및 메탈 포스트 위에 컨포멀 유전층을 형성하고; 컨포멀 유전층의 링만이 포토레지스트층과 메탈 포스트 사이의 경계에 잔존하도록 컨포멀 유전층의 부분들을 제거하고; 메탈 포스트 위에 솔더 범프를 형성하고; 그리고 포토레지스트층을 제거하여, 유전층 링을 갖는 필라 연결 구조를 형성하되, 유전층 링의 측벽은 메탈 포스트의 측벽과 동일면을 이루는 반도체 패키징 방법을 개시한다.
본 발명은 패시베이션된 측벽 필라 연결 구조를 포함하되, 패시베이션된 측벽 필라 연결 구조는 반도체 다이 위의 컨택트 위에 측벽을 포함하며 형성된 메탈 포스트; 메탈 포스트 위에 형성된 메탈 캡; 메탈 캡 위의 솔더 범프; 및 적어도 메탈 포스트의 측벽 및 메탈 포스트를 지나서 연장된 메탈 캡의 하부 표면의 부분을 덮는 컨포멀 패시베이션층을 포함하는 전자 디바이스를 개시한다.
메탈 캡이 두개의 금속층들을 포함할 수 있다.
본 발명은 패시베이션된 측벽 필라 연결 구조를 포함하되, 패시베이션된 측벽 필라 연결 구조는 반도체 다이 위의 컨택트 위에 형성되며 측벽을 포함하는 메탈 포스트; 메탈 포스트 위의 솔더 범프; 및 메탈 포스트 및 솔더 범프 사이에 있는 링 모양의 컨포멀 유전층을 포함하되, 링 모양의 컨포멀 유전층의 측벽은 메탈 포스트의 측벽과 동일면을 이루는 전자 디바이스를 개시한다.
메탈 캡이 솔더 범프가 형성되기 전에 메탈 포스트 위에 형성될 수 있다.
본 발명은 반도체 칩 패키징에 관한 것으로, 카파 필라 측벽 보호를 위한 방법 및 시스템을 제공한다.
도 1a는 본 발명의 예시적인 실시예에 따른 플립 칩 본딩된 다이를 포함하는 몰딩된 칩-스케일 패키지를 도시한 도면이다.
도 1b 및 도 1c는 본 발명의 예시적인 실시예와 관련하여, 본딩 조인트 구조의 형성을 도시한 것이다.
도 2a 내지 도 2d는 본 발명의 예시적인 실시예에 따라, 패시베이션된 측벽 필라 연결 구조를 위한 제조 단계들을 도시한 것이다.
도 3a-3d는 본 발명의 예시적인 실시예에 따라, 패시베이션된 측벽 필라 연결 구조를 위한 다른 제조 단계들을 도시한 것이다.
도 4a 내지도 도 4c는 본 발명의 예시적인 실시예에 따라, 필라 형성 전에 컨포멀층 증착 공정을 도시한 것이다.
도 5a 내지 5d는 본 발명의 예시적인 실시예에 따라, 솔더 댐을 갖는 필러 구조를 형성하는 단계를 도시한 것이다.
도 6a 내지 도 6c는 본 발명의 예시적인 실시예에 따라, 패시베이션된 측벽 필라 연결 구조를 도시한 것이다.
도 7a 내지 도 7n은 본 발명의 예시적인 실시예에 따라, 버섯 머리 형태의 패시베이션된 측벽 필라 연결 구조를 위한 공정을 도시한 것이다.
도 8a 내지 도 8d는 본 발명의 예시적인 실시예에 따라, 패시베이션된 측벽 트레이스를 형성하는 공정 단계를 도시한 것이다.
도 9a 내지 도 9h는 본 발명의 예시적인 실시예에 따라, 못 머리 형태의 패시베이션된 측벽 필라 연결 구조를 위한 공정 단계를 도시한 것이다.
도 10은 본 발명의 예시적인 실시예에 따라, 버섯 머리 형태로 패시베이션된 측벽 필라 연결 구조를 위한 예시적 단계들을 도시한 플로우 챠트이다.
도 11은 본 발명의 예시적인 실시예에 따라, 못 머리 형태로 패시베이션된 측벽 필라 연결 구조를 위한 예시적 단계들을 도시한 플로우 챠트이다.
본 발명의 몇몇 측면들이 카파 필라 보호 구조에서 볼 수 있다. 본 발명의 예시적 측면들은 반도체 다이 위의 컨택트 위에 측벽을 포함하는 메탈 포스트를 형성하고, 메탈 포스트 위에 메탈 캡을 형성하되, 메탈 캡이 메탈 포스트의 폭보다 넓고, 메탈 캡 위에 솔더 범프를 형성하고, 그리고 적어도 메탈 포스트의 측벽 위에 컨포멀 패시베이션층을 형성함을 포함할 수 있다. 메탈 캡은 원형 또는 직사각형 단면을 포함할 수 있다. 솔더 범프가 리플로우 공정에 놓여질 수 있다. 메탈 포스트 및 메탈 캡은 카파를 포함할 수 있다. 메탈 캡은 카파층 및 니켈층을 포함할 수 있다. 시드 메탈층이 하나 이상의 티타늄, 텅스텐, 및 카파를 포함할 수 있다. 컨포멀 패시베이션층이 비젖음성 폴리머를 포함할 수 있다. 컨포멀 패시베이션층의 수평 부분들이 비등방성식각을 이용하여 제거될 수 있다. 비등방성 식각은 플라즈마 식각을 포함할 수 있다. 패시베이션 링을 갖는 필라 연결 구조는 서브스트레이트 위에 포토레지스트층을 형성하고, 서브스트레이트 위의 메탈 컨택트의 부분 위에 있는 포토레지스트층에 오프닝을 형성하고, 메탈 컨택트 위의 오프닝에 메탈 포스트를 형성함에 의해 형성될 수 있다. 메탈 포스트의 높이가 포토레지스트층의 두께보다 작을 수 있다. 컨포멀 패시베이션층이 포토레지스트층 및 메탈 포스트 위에 형성될 수 있다. 패시베이션층의 링만이 포토레지스트층 및 메탈 포스트 사이의 경계에서 잔존하도록 컨포멀 패시베이션층의 부분들이 제거될 수 있다. 솔더 범프가 메탈 포스트 위에 형성될 수 있고, 포토레지스트층이 제거될 수 있다.
본 발명의 다른 예시적 측면들은 메탈 컨택트 및 컨택트의 부분을 덮는 패시베이션층 위에 시드 메탈층을 형성하고, 시드 메탈층 위에 포토레지스트층을 형성하고, 메탈 컨택트의 부분 위에 있는 포토레지스트층에 오프닝을 형성하고, 및 오프닝에 메탈 포스트를 형성하되, 메탈 포스트의 높이가 포토레지스트층의 두께와 밀접한 관련이 있는 것을 포함할 수 있다. 메탈 캡이 메탈 포스트 위에 형성되되, 메탈 캡이 메탈 포스트의 폭보다 넓을 수 있다. 솔더 범프가 메탈 캡 위에 형성될 수 있다. 포토레지스트층 및 시드 메탈층의 노출된 부분이 제거될 수 있고, 제거된 부분은 메탈 포스트에 의해 덮이지 않은 시드 메탈층을 포함할 수 있다. 컨포멀 패시베이션층은 패시베이션층, 메탈 포스트, 솔더 범프, 솔더 범프에 의해 덮이지 않은 메탈 캡의 부분, 및 메탈 시드층의 잔존 부분 또는 패시베이션층에 의해 덮이지 않은 메탈 컨택트의 부분 위에 형성될 수 있다. 메탈 포스트의 측벽만이 컨포멀 패시베이션층에 의해 덮이도록 컨포멀 패시베이션층의 수평 부분들이 제거될 수 있다. 메탈 캡은 원형 또는 직사각형 단면일 수 있다. 솔더 범프가 리플로우 공정에 놓일 수 있다. 메탈 포스트 및 메탈 캡은 카파를 포함할 수 있다. 메탈 캡은 카파층 및 니켈층을 포함할 수 있다. 시드 메탈층이 하나 이상의 티타늄, 텅스텐, 및 카파를 포함할 수 있다. 컨포멀 패시베이션층이 비젖음성 폴리머를 포함할 수 있다. 컨포멀 패시베이션층의 수평 부분들이 비등방성 식각을 이용하여 제거될 수 있으며, 이는 플라즈마 식각을 포함할 수 있다.
도 1a는 본 발명의 예시적인 실시예에 따른 플립 칩 본딩된 다이를 포함하는 몰딩된 칩-스케일 패키지를 도시한 도면이다. 도 1a를 참조하면, 다수의 본딩 조인트(120)를 이용하여 서브스트레이트(113)에 플립-칩 본딩된 다이(101)가 도시되어 있다. 또한, 인캡슐란트 재료(103), 포스트들(105), 솔더 범프들(107), 패드들/트레이스들(109), 언더필 재료(111), 서브스트레이트(113), 솔더 볼들(115), 및 다이(101) 위의 백엔드오브라인(BEOL: back end of line)이 도시되어 있다.
다이(101)는 반도체 웨이퍼로부터 분리된 집적 회로를 포함할 수 있고, 그리고 예를 들면 디지털 신호 프로세서들(DSPs), 네트워크 프로세서들, 파워 매니지먼트 유닛들, 오디오 프로세서들, RF 회로, 와이어리스 베이스밴드 시스템-온-칩(SoC) 프로세서들, 센서들, 및 주문형 직접 회로(application specific integrated circuits)와 같은 전기적 회로를 포함할 수 있다.
서브스트레이트(113)는, 예를 들면, 인쇄회로기판과 같이, 코어를 갖거나 또는 갖지 않는 다층 라미네이트, 외부 구조와 전기적 연결을 위한 솔더 볼들(115)을 포함할 수 있다. 서브스트레이트(113)는 또한 상면과 하면 사이의 전기적 연결을 위해 서브스트레이트(113)의 내부 또는 위에 내장된 다수의 비아들, 패드들, 및 전기적 트레이스들을 포함하는 반면, 패시베이션층(119)이 서브스트레이트(113)의 상면 및 하면을 위한 전기적 분리 및 물리적 보호를 제공할 수 있다.
본딩 조인트(120)는 포스트들(105), 솔더 범프들(107), 및 패드들/트레이스들(109)을 포함할 수 있다. 포스트들(105)은 서브스트레이트(113)를 통하여 다이(101) 및 외부 구조들 상의 디바이스들 사이에 전기적 연결을 제공하도록 다이(101)에 형성된 카파 포스트들을 포함할 수 있다. 포스트들(105)은 BEOL층(117) 위에 형성될 수 있고, 이는 다이(101) 및 포스트들(105) 위의 디바이스들 사이에서, 각각 전기적 연결 및 분리를 제공하는 다이(101)의 내부 및 위에 형성된 도전 및 유전층들을 포함할 수 있다. 솔더 범프들(107)이 포스트들(105) 및 패드들(109)보다 낮은 온도에서 용융되는 솔더 재료를 포함할 수 있다. 따라서, 함께 압착되고 열을 받았을 때, 솔더 범프(17)는 포스트들(105)과 패드들(109) 사이에 전기적 및 물리적 본딩을 형성할 수 있다.
그러나, 도 1의 개략적인 현미경 사진에 도시된 바와 같이, 범프(107)의 솔더 재료가 포스트들(105)의 측부에 젖었을 때, 본딩 조인트들(120) 형성에 문제가 발생할 수 있다. 측벽의 젖음은, 본딩 조인트들(120)의 신뢰성을 저하시키며, 보이드들을 유발하는 솔더 재료의 고갈을 초래한다. 게다가, 금속간 화합물 형성은 균일하지 않을 수 있으며, 이것은 또한 조인트의 신뢰성을 저하시킬 수 있다. 솔더 범프들(107) 내의 주석은 포스트들(105)의 카파와 반응할 수 있고, 이에 따라 포스트들(105)의 폭을 좁힌다.
예시적 시나리오로서, 본딩 조인트들(120)에서 거의 구형 솔더 조인트에 의해 도시된 바와 같이, 그리고 도 1a의 개략적 현미경 사진과 대조적으로, 솔더 범프들(107)로부터의 솔더 재료가 측벽들에 젖지 않음으로써, 포스트들(105)과 패드들(109) 사이의 균일한 솔더 조인트를 형성하도록, 예를 들면, 포스트들(105)의 측벽들은, 증착된 패시베이션층 또는 컨포멀 폴리머에 의해, 보호될 수 있다.
도 1b 및 도 1c는 본 발명의 예시적인 실시예와 관련하여, 본딩 조인트 구조의 형성을 도시한 것이다. 도 1b를 참조하면, 포스트(105), 솔더 범프(107), 패드(109), 서브스트레이트(113), BEOL 패시베이션(121), 다이 패드(123), 및 비도전성 페이스트(NCP)(125)가 도시되어 있다. 포스트(105), 솔더 범프(107), 및 서브스트레이트(113)는, 도 1a에 관하여 설명된 구성 요소와 대체로 비슷하다.
다이 패드(123)는 BEOL(117)의 부분으로서 다이(101) 위에 형성된 도전성 패드를 포함할 수 있고, 이것은 BEOL 패시베이션(121)에 의해 다른 도전성 패드들 및 트레이스들로부터 전기적으로 분리될 수 있으며, 이것은, 예를 들면, 옥사이드 또는 다른 유전 재료를 포함할 수 있다.
NCP(125)는 본딩 형성에 도움을 주는 미리 도포된 언더필을 포함할 수 있고, 본딩될 때 다이와 서브스트레이트 사이의 잔존 보이드를 채울 수 있다. 그러나, NCP(125)는, 함께 압착되고 가열될 때, 솔더 범프(107)의 솔더 젖음 특성이 포스트(105)의 측벽들에까지 끌어 올리도록 함으로써, 예를 들면, 도 1c의 현미경 사진에 도시된 바와 같이, 균일하지 않은 금속간 화합물 및 보이드들의 형성으로 인해 조인트 신뢰성을 저하시킨다.
현재의 미세 피치 플립 칩 필라 상호 연결 구조들은 정합할 트레이스들 또는 패드들과 함께 조인트들을 형성하기 위해 매우 작은 양의 솔더를 이용한다. 이것은 조인트들 사이의 매우 좁은 간격과 많은 양의 솔더가 사용되어야 하는 곳의 단락 위험에 기인할 수 있다. 패드들 및 트레이스들에 대한 솔더의 자연스러운 젖음 특성에 관련된 상술한 조인트들의 작은 양은 이러한 조인트들의 어떤 신뢰성 문제를 유발한다. 구체적으로, 솔더가 용융되어 패드 또는 트레이스에 접촉하여 접합되는 동안, 도 1c의 현미경 사진에서 볼 수 있는 바와 같이, 접촉하는 표면 상에 자연스럽게 젖는다[또는 퍼진다]. 이것은, 보이드없이 적절한 금속간 화합물이 형성되기 전에, 너무 많은 솔더가 조인트로부터 퍼져 나간다면 접해 있는 조인트 영역이 ‘솔더가 없는 영역’으로 되도록 한다. 이것은 일반적으로 온도 사이클 또는 고온 저장과 같은 스트레스 테스트들에서 불충분하게 수행하는 결함있는 조인트들을 초래하고, 이는 차례로 제품이 품질 또는 한계 제품 서비스 수명을 달성하지 못하도록 한다.
종래의 공정들은 솔더 젖음성을 방지하기 위해 NCP(125)의 사용을 최적하는 시도를 할 수 있고, 이는 솔더 흐름 가능성을 확실하게 제거하는 구조적 특성을 생성하지 않는 수동적인 접근법이다. 본 발명의 예시적 실시예에서, 패시베이션된 측벽 필라 연결 구조는, 필라 연결 구조들의 측벽에 추가된 패시베이션 재료의 식별 가능한 층을 이용할 수 있고, 이것은 NCP 최적화나 표면 처리들보다 훨씬 효과적일 수 있다.
도 2a 내지 도 2d는 본 발명의 예시적인 실시예에 따라, 패시베이션된 측벽 필라 연결 구조를 위한 제조 단계들을 도시한 것이다. 도 2a를 참조하면, 다이/서브스트레이트(201) 위에 제조된, 컨포멀층(207)을 갖는 포스트(203) 및 범프(205)를 포함하는 패시베이션된 측벽 필라(200)가 도시되어 있다. 포스트(203)는, 다이 서브스트레이트(201)에서 디바이스들에 전기적 연결을 제공하기 위해, 예를 들면, 도 1a 내지 도 1c의 포스트(103)와 유사한, 카파 포스트를 포함할 수 있다. 다이/서브스트레이트(201)는, 예를 들면, 집적 회로 및/또는 디바이스들을 갖는 실리콘 CMOS 다이/서브스트레이트와 같은, 반도체 다이 또는 서브스트레이트를 포함할 수 있다.
범프(205)는, 예를 들면, 포스트(203)보다 낮은 온도에서 용융되고, 다른 포스트 또는 다른 컨택트에 전기적 및 물리적 연결 구조를 제공하는 솔더 재료를 포함할 수 있다.
컨포멀층(207)은, 예를 들면, 균일하게 포스트(203) 및 범프(205)의 모든 표면들 위에 증착될 수 있는 파릴렌(parylene)과 같은, 비젖음성 폴리머를 포함할 수 있다. 이러한 방식에서, 다이/서브스트레이트(201)의 상면 및 포스트(203) 및 범프(205)의 노출된 표면들은 폴리머로 덮일 수 있다. 컨포멀층(207)은, 마감 처리된 필라 구조 위에 또는 범프(205)의 리플로우 공정 이전과 같은, 초기 스테이지에서 증착될 수 있다.
깨끗한 카파 표면들은, 종종 유기 납땜 방청제들(organic solderability preservatives, OSPs)로 언급되는, 아졸 화합물들(azole compounds)과 같은, 화학 물질 종류와 반응한다. OSPs는 층을 이루는 유기/이온 카파 표면을 형성하는 것에 의해 산화로부터 카파를 보호한다. 초기의 OSP, 벤조트리아졸(benzotriazole)은 제한된 온도 저항과 산화에 대한 보호를 제공했다. 대체된 벤지미다졸(알킬 벤지미다졸)[benzimidazoles (alkyl benzimidazole)] 및 대체된 이미다졸(아릴-페닐이미다졸)[imidazoles (aryl-phenylimidazole)]의 화학종들로부터의 현대적 OSP 조성물들은 카파 위에 뚜렷한 층을 이루는 필름을 형성하고, 이는 분해되지 않고 고열 노출을 허용하며, 그리고 리드프리(lead free) 솔더들로 사용될 수 있다. OSPs는 필라 표면들 위에서 주석의 표면 확산을 방해하거나 방지할 수 있고, 그리고 필라 표면들 위에서 반응하지 않은 카파에 대한 주석의 확산을 방해하거나 방지할 수 있다.
카파 필러 공정 동안 카파가 카파 옥사이드를 형성하는 반면, 이러한 옥사이드들은 리플로우 공정 시에 플럭스에 의해 제거된다. 예시적인 시나리오로서, 무기 카파 표면 화합물은 플럭스 또는 비도전성 페이스트의 플럭싱 요소에 의해 제거되지 않는 컨포멀층(207)과 함께 형성될 수 있다. 이러한 무기 카파 표면 보호층은, 예를 들면, 솔더 확산 및 소비를 최소화하기 위해, 카파 못 머리 구조들(copper nail head structures) 또는 니켈 배리어들(nickel barriers)과 같은 다른 구조들과 조합될 수 있다.
예시적인 시나리오로서, 비등방성(이방성) 식각이 포스트(203)의 측벽들을 제외한 각 표면으로부터 컨포멀층(207)을 제거하기 위해 이용될 수 있다. 비등방성 식각은, 예를 들면, 수직 방향으로 식각할 뿐 수평 방향으로 식각하지 않거나 또는 훨씬 낮은 식각율을 갖는, 산소 플라즈마 식각 공정과 같은, 건식 식각을 포함한다. 컨포멀층이 주어진 식각 액체/기체에 따라 비등방성 식각을 보이는 경우 습식 화학 식각이 이용될 수 있다.
식각 공정이 도 2b에 도시된 구조를 초래할 수 있으며, 포스트(203)의 측벽들 위에 그리고 또한 포스트(203)의 베이스와, 포스트(203)와 범프(205)의 접합 영역에서의 “발”(207A) 위에 폴리머를 잔존시키며 수평 표면들에서 컨포멀층(207)이 제거되었다. 발(207A)은 후속하는 시드 메탈 식각 공정 동안 언더컷을 방지할 수 있다.
도 1c에 도시된 바와 같이, 원하는 경우 비록 본딩 공정에서 이용된다고 해도 NCP의 필요없이, 원하는 필라 연결 구조들이 한번 용융되거나 또는 다른 컨택트에 본딩됨을 구현하며 잔존하는 컨포멀층(207)이 포스트(203) 위에 측벽 젖음 현상을 제거할 수 있다.
도 2c 및 도 2d는 본 발명의 예시적인 실시예에 따라, 패시베이션된 측벽 필라 연결 구조들의 현미경 사진이다. 도 2c를 참조하면, 노출된 범프(205)를 도시하는 패시베이션된 측벽 필라(200)의 평면도가 도시되어 있다. 도 2d는, 컨포멀층(207)이 제거된 노출된 범프(205) 및 포스트(205)의 측벽 위에 있는 잔존 컨포멀층(207)을 도시한 패시베이션된 측벽 필라(200)의 사시도를 도시하고 있다. 게다가, 컨포멀층의 바닥부에서, 발(207A)이 보인다.
도 3a-3d는 본 발명의 예시적인 실시예에 따라, 패시베이션된 측벽 필라 연결 구조를 위한 다른 제조 단계들을 도시한 것이다. 도 3a를 참조하면, 다이/서브스트레이트(301) 위에서 제조된, 컨포멀층(307)과 함께 포스트(303) 및 범프(305)를 포함하는 팻베이션된 측벽 필라(300)가 도시되어 있다. 포스트(30) 및 다이/서브스트레이트(301)는 도 2a-2d에 관하여 설명된 포스트(203) 및 다이/서브스트레이트(301)와 유사할 수 있다. 범프(305)는, 원형 모양을 구현하는 리플로우 공정 이전인, 도 2의 범프(205)와 유사할 수 있다.
범프(305)는, 예를 들면, 포스트(303)보다 낮은 온도에서 용융되고 다른 포스트 또는 다른 컨택트에 전기적 및 물리적 연결 구조를 제공하는, 솔더 재료를 포함한다.
컨포멀층(307)은, 예를 들면, 포스트(303) 및 범프(305)의 모든 표면들 위에 균일하게 증착될 수 있는 파릴렌(parylene)과 같은, 비젖음성 폴리머를 포함할 수 있다. 이러한 방식으로, 다이/서브스트레이트의 상면 및 포스트(303) 및 범프(305)의 노출된 표면들은 폴리머로 덮일 수 있다. 범프(305) 형성을 위한 도금 및 포토레지스트 제거 단계들 이후, 그러나 리플로우 단계 이전(본 단계에서 범프가 직사각 단면인 이유임)에, 컨포멀층(307)이 포스트(303) 및 범프(305) 위에 증착될 수 있다.
예시적인 시나리오로서, 비등방성 식각이 포스트(303)의 측벽들을 제외한 각 표면으로부터 컨포멀층(307)을 제거하는데 이용될 수 있다. 비등방성 식각은, 예를 들면, 플라즈마 식각 공정과 같은, 습식 화학 식각 또는 건식 식각을 포함할 수 있다.
식각 공정이 도 3b에 도시된 구조를 구현할 수 있으며, 포스트(303)의 측벽들 위에 그리고 또한 포스트(303)의 베이스와, 포스트(303)와 범프(305)의 접합 영역에서의 “발”(307A) 위에 폴리머를 잔존시키며 수평 표면들에서 컨포멀층(207)이 제거되었다. 발(307A)은 후속하는 시드 메탈 식각 공정 동안 언더컷을 방지할 수 있다.
도 3c 및 3d는, 본 발명의 예시적인 시나리오에 따라, 리플로우 이후 패시베이션된 측벽 필라를 도시한 것이다. 도 3b에 도시된 비등방성 식각 이후의 필라 구조는, 도 3c에 도시된 바와 같이, 원형 모양을 구현하며 범프를 용융시키는 리플로우 공정에 놓여질 수 있다. 컨포멀층(307)은 포스트(303)의 수직 측벽 위에 잔존한다. 리플로우 시에, 범프(305)에 접촉하는 폴리머는 범프(305)의 틴 옥사이드(tin oxide)에 붙은 채로 잔존하며, 이는 따라서 후속하는 플럭스 공정에 의해 솔더가 감소됨을 방지하고 그리고 용융된 솔더의 모양을 따른다.
도 1c에 도시된 바와 같이, 원하는 경우 비록 본딩 공정에서 이용된다고 해도 NCP의 필요없이, 원하는 필라 연결 구조들이 한번 용융되거나 또는 다른 컨택트에 본딩됨을 구현하며 잔존하는 컨포멀층(307)이 포스트(303) 위에 측벽 젖음 현상을 제거할 수 있다.
도 3d는 리플로우 이후 범프(305)를 갖는 패시베이션된 측벽 필라(300)의 결과물과 리플로우 이후 범프 모양을 따르는 잔존 컨포멀층(307)을 도시한 현미경 사진이다. 잔존 컨포멀층(307)은 다른 컨택트에의 후속하는 본딩 공정동안 측벽 젖음 현상을 방지하는 역할을 한다.
도 4a 내지도 도 4c는 본 발명의 예시적인 실시예에 따라, 필라 형성 전에 컨포멀층 증착 공정을 도시한 것이다. 도 4a를 참조하면, 다이/서브스트레이트(401), 포토레지스트층(409), 및 컨포멀층(407)이 도시되어 있다. 다이/서브스트레이트(401) 및 컨포멀층(407)은 앞에서 설명된 다이/서브스트레이트(301) 및 컨포멀층(307)과 유사하다.
포토레지스트층(409)은 다이/서브스트레이트(401) 위에 형성되고, 패시베이션된 측벽 필라들이 형성될 영역에서 패터닝되고, 현상되고, 그리고 제거된다. 그런 후 도 4a에 도시된 구조를 구현하면서, 컨포멀층(407)이 포토레지스트층(409) 위에 증착될 수 있다. 비등방성 식각이 컨포멀층(407) 위에 수행될 수 있고, 이에 따라 포토레지스트층(409) 내측의 수직 측벽들만을 남기며, 수평 표면들의 폴리머를 제거한다.
패터닝된 포토레지스트층(409)이, 내측에 필라들을 형성하도록, 예를 들면, 도금 공정들을 이용하여 메탈이 형성되는 원통형 체적을 제공할 수 있다. 예를 들면, 카파 플레이팅 또 및 솔더 플레이팅 공정들이, 잔존 컨포멀층이 증착된 범프 메탈의 측벽을 따라 부분적으로 상부로 연장되도록, 패터닝된 포토레지스트층(409)에서 포스트들 및 범프들을 형성하도록 이용될 수 있고, 도 4c에 도시된 바와 같이 패시베이션된 측벽 필라를 구현하도록, 리플로우 공정 및 포토레지스트 제거 공정이 뒤따를 수 있다. 이베포레이션(evaporation), 화학 증기 증착 등과 같은 다른 적절한 메탈 형성 공정들이 이용될 수 있다. 다른 예시적 시나리오로서, 도 4a-4c를 위해 설명된 공정은 포스트의 중앙이 더 넓고, 상부 및 하부는 더 좁은, “배럴(barrel)” 모양의 포스트(403)를 구현할 수 있다.
도 4c는 본 발명의 예시적 실시예에 따라, 필라 형성 이전에 컨포멀층 증착으로 형성된 패시베이션된 측벽 필라를 도시한다. 도 4c에 도시된 바와 같이, 컨포멀층(407)은 포스트(403)의 수직 측벽들 위에 잔존하고, 범프(405)의 측부를 따라 부분적으로 상부에 잔존한다. 그리고 도 3c 및 3d와 유사하게, 컨포멀층(407)은 범프(405)의 틴 옥사이드에 달라붙을 수 있고 따라서 도 3c 및 3d에 도시된 것과 유사한 구조를 구현하는, 리플로우된 솔더의 모양을 따른다.
도 5a 내지 5d는 본 발명의 예시적인 실시예에 따라, 솔더 댐을 갖는 필러 구조를 형성하는 단계들을 도시한 것이다. 도 5a를 참조하면, 다이/서브스트레이트(501), 포스트(503), 컨포멀층(507), 및 포토레지스트층(509)이 도시되어 있다. 다이/서브스트레이트(501), 포스트(503), 및 컨포멀층(507)은 앞에서 논의된 다이/서브스트레이트들, 포스트들, 및 컨포멀층들과 유사할 수 있다.
도 5a는 포토레지스트가 다이/서브스트레이트(501) 위에 증착되고, 필라가 형성될 오프닝들이 패터닝된 이후의 구조를 보여준다. 또한, 메탈 도금 공정이, 포스트(503)를 구현하는, 포토레지스트층(509)에서 노출된 영역들을 채우는데 수행된다. 메탈은, 예를 들면, 카파 또는 다른 원하는 컨택트 메탈을 포함할 수 있다.
마지막으로, 컨포멀층(507)이, 도 5a에 도시된 구조를 구현하는, 포토레지스트층(509) 및 포스트(503)를 따라 증착된다. 비등방성 식각 공정, 습식 또는 건식 식각 공정이 수평 표면들로부터 컨포멀층(507)을 제거하도록 수행될 수 있다. 식각 이온 경로들이 모두 수직 방향은 아니기 때문에, 포토레지스트층(509) 측벽들 근처의 폴리머가 어느 정도 보호될 수 있고, 느리게 식각되며, 따라서 코너들이 마지막으로 제거된다. 따라서, 코너들이, 포스트(503)의 상부에서 컨포멀층(507)의 링(507A)을 남기며, 그대로 잔존할 수 있다.
솔더 범프 형성을 위해 솔더가 노출된 포스트(503) 및 컨포멀층 링(507A) 위에 도금될 수 있으며, 이후 포토레지스트층(509)이 제거될 수 있고 도금된 솔더 메탈이 도 5c에 도시된 바와 같이 범프(505)를 구현하는 리플로우 공정에 놓여질 수 있다. 링(507A)에 잔존하는 컨포멀층은, 포스트(503)의 측벽들을 완전히 덮지 않으면서도, 포스트(503) 위로 솔더 젖음에 대한 배리어를 형성하는, 이러한 공정들을 통하여 잔존할 수 있다.
도 6a 내지 도 6c는 본 발명의 예시적인 실시예에 따라, 패시베이션된 측벽 필라 연결 구조를 도시한 것이다. 도 6a를 참조하면, 포스트(603), 범프(605), 포스트 측벽 패시베이션(607), “버섯 모양 머리” 또는 캡(609), 컨택트(611), 및 컨택트 패시베이션(613)이 도시되어 있다. 패시베이션된 필라(600)의 “버섯 머리” 모양은 도 7a-7h에 도시된 공정 단계들로부터 구현된 것이며, 이는 원통형 포스트(603)가 캡(609)보다 좁으며, 이것은 구조의 상부에서 보았을 때 원형이다. 캡(609)은 옵션이고 범프(605)가 포스트(603) 위에 직접 형성될 수 있음을 주목해야 한다.
컨택트(611)는, 패시베이션된 필라(600)가 컨택트를 제공하는 집적 회로 다이 또는 서브스트레이트 위에 형성된 메탈 패드를 포함할 수 있고, 패시베이션층(613)은 컨택트(611)를 위해 전기적 분리 및 물리적 보호를 제공하는 유전 재료를 포함할 수 있다.
포스트 측벽 패시베이션(607)은, 도 2-5에 관하여 설명된 것과 같은, 컨포멀 패시베이션층을 포함할 수 있고, 예를 들면, 폴리머 재료를 포함할 수 있다. 포스트 측벽 패시베이션(607)은, 패시베이션된 필라(600)가, 예를 들면, 서브스트레이트 또는 다이(619) 위의 카파 트레이스들을 포함할 수 있는 도 6b 및 6c에 도시된 트레이스들(615)과 같은, 다른 컨택트에 본딩될 때, 측벽 젖음 현상을 제거할 수 있다.
도 6b는 측벽 패시베이션이 없는 트레이스(615)에 본딩된 패시베이션된 필라(600)를 도시한 것이다. 리플로우 이후 포스트(603)와 트레이스(615) 사이에 잘 형성된 범프(605)에 의해 도시된 바와 같이, 포스트 측벽 패시베이션(607)이 본딩 공정 동안 포스트(603)에 대한 솔더 젖음 현상을 방지하는 반면, 트레이스(615)의 측부에 대한 젖음 가능성이 여전히 존재한다.
도 6c의 결과물에 도시된 바와 같이, 트레이스(615)에 대한 범프(605)의 젖음 현상이 트레이스에 패시베이션층을 추가하여 방지될 수 있고, 이에 따라 컨택트들의 양측부들은 패시베이션된 측벽들을 가질 수 있으며, 캡(609)의 메탈만을 노출시키며, 트레이스(615)가 리플로우 공정 동안 범프(605)에 의해 젖을 수 있다.
도 7a 내지 도 7n은 본 발명의 예시적인 실시예에 따라, 버섯 머리 형태의 패시베이션된 측벽 필라 연결 구조를 위한 공정을 도시한 것이다. 도 7a를 참조하면, 필라 연결 구조가 형성되는 컨택트(701), 그리고 컨택트(701)를 위해 전기적으로 분리시키고 물리적 보호를 제공하는 패시베이션층(702)이 도시되어 있다.
도 7b에서, 시드층이 컨택트(701)의 노출된 부분과 패시베이션층(702) 위에 증착될 수 있다. 시드층(704)은, 컨택트(701)에 대하여, 카파 포스트와 같은, 포스트의 전기적 컨택트를 향상시키는 메탈 합금을 포함할 수 있다. 예시적인 시나리오로서, 시드층(704)은, 비록 다른 메탈들 및 증착 기술들이 이용될 수 있지만, 스퍼터링된 티타늄, 텅스텐, 및 카파(예를 들면, TiW층 및 Cu층)의 주석층을 포함할 수 있다.
도 7c는 포토레지스트층(707)이 도포되고 노출되는 컨택트(701) 부분들이 패터닝된 이후의 구조를 도시한 것이다. 포토레지스트층(707)은, 도시된 패터닝된 포토레지스트층(707)을 제공하기 위해, 스핀온(spin on)되고, 마스크 패턴을 통하여 UV선에 노출되며, 그리고 현상될 수 있다. 그런 후 메탈 도금 공정이 진행될 수 있는데, 이는 도 7d에 도시된 바와 같이, 패터닝된 포토레지스트층(707)에 메탈을 채워 컨택트(701)의 노출된 부분 위에 포스트(703)를 형성하는 것이다. 따라서, 포토레지스트층(707)의 두께는 구현되는 포스트(703)의 높이를 제어하도록 구성될 수 있다.
버섯 모양의 도금이 도 7d에 도시된 구조 위에 수행될 수 있는데, 이는 예를 들면, 도 7e에 도시된 바와 같이, 원통형 포스트(703)의 상부 위에 원형의 “버섯 모양” 캡(709)을 형성하면서, 포스트(703)의 노출된 표면 및 포토레지스트층(707)의 부분 위에 카파가 도금될 수 있다. 제2버섯 모양 도금이, 도 7f에 도시된 바와 같이 범프(705)를 구현하면서, 수행될 수 있다. 범프(705)는, 예를 들면, 포스트(703) 및 캡(709)보다 낮은 온도에서 용융되는 솔더 재료를 포함할 수 있다. 캡(709)은 옵션이고, 범프(705)가 포스트(703) 위에 직접 형성될 수 있음을 주목해야 한다.
포토레지스트층(707)은 포스트(703)로 덮이지 않은 시드층(704)을 노출시키도록 제거될 수 있고, 또한 도 7g에 도시된 바와 같이, 포스트(703)의 측벽들, 및 범프(705)와 캡(709)의 아래쪽을 노출시킬 수 있다. 다음으로, 도 7h에 도시된 바와 같이, 예를 들면, 포스트(703)로 덮이지 않은 컨택트(701)의 상면과 잔존 시드층(704)을 식각하고, 노출시키며, 또한 패시베이션층(702)의 상면을 노출시킴에 의해, 시드층(704)의 노출된 부분이 제거될 수 있다. 게다가, 시드층(704)은 선택적으로 과식각될 수 있고, 이에 따라 W2<W1이 되도록 포스트(703)의 폭을 감소시킬 수 있다.
리플로우 공정이, 도 7i에 도시된 구조로 구현되면서, 캡(709) 위의 범프(705) 모양을 둥글게 할 수 있다. 그런 후 컨택트(701), 패시베이션(702), 포스트(703), 범프(705), 및 캡(709)의 노출된 표면들이 컨포멀층(711)으로 코팅될 수 있고, 이는 앞에서 설명된 컨포멀층들과 유사하며, 그리고 예를 들면 폴리머를 포함할 수 있다. 결과적인 구조는 도 7j에 도시되어 있다.
그런 후 비등방성 식각이 도 7k에 도시된 바와 같이, 도 7l에 도시된 구조로 구현되며, 컨포멀층(711)의 수평 평면들을 제거하도록 이용될 수 있다. 비등방성 식각은, 예를 들면 수직 방향으로 식각할 뿐 수평 방향으로 식각하지 않거나 또는 훨씬 낮은 식각율을 갖는, 플라즈마 식각과 같은, 습식 식각 또는 건식 식각을 포함할 수 있다. 다른 예시적 시나리오로서, 도 7h를 위해 위에서 설명된 시드층 식각은 도 7k에 도시된 컨포멀 패시베이션의 식각 이후까지 스킵될 수 있고, 따라서 도 7m에 도시된 바와 같이, 시드층(704)의 부분이 잔존할 수 있다. 포스트(703) 직경 외측의 잔존 시드층(704)은 향상된 전기적 컨택트 및 완성된 본딩 구조의 증가된 물리적 강도를 위해 더 큰 표면을 제공할 수 있다.
또 다른 예시적 시나리오로서, 컨포멀 패시베이션층(711)은 포스트(7030)에 대하여 캡(709)의 연장부 폭보다 작을 수 있고, 그와 같이 하여 층은, 도 7n에 도시된 바와 같이, 캡(709) 및 시드층(704)의 수평 표면들에 대한 외형을 따른다. 이 예에서, 캡(709)의 높이는 도시된 다른 실시예에보다 높아서, 컨포멀층(711)은 또한 캡(709)의 측면들을 덮는다.
또한, 도 7n에 도시된 컨포멀층은 앞에서 설명된 증착/비등방성 식각과 다른 공정으로 형성될 수 있다. 다른 공정으로서, 구조가 도 7i에 도시된 것일 때, 앞에서 설명한 OSPs 및 관련 화합물을 이용하여, 컨포멀층(711)이 포스트(703) 및/또는 캡(709)의 노출된 카파 표면들 위에 직접 형성될 수 있다.
도 8a 내지 도 8d는 본 발명의 예시적인 실시예에 따라, 패시베이션된 측벽 트레이스를 형성하는 공정 단계를 도시한 것이다. 도 8a를 참조하면, 서브스트레이트/다이(801) 위의 트레이스(815)가 도시되어 있다. 트레이스(815)는, 그것이 형성되는 서브스트레이트 또는 다이에 전기적 연결 구조를 제공하기 위해, 예를 들면, 카파 트레이스를 포함할 수 있다. 서브스트레이트/다이(801)는, 트레이스(815)가 외부 장치들에 연결되거나 연결되어지는 장치들 및/또는 상호연결구조들을 포함하여, 예를 들면 패키징 서브스트레이트, 반도체 다이, 인터포저 다이 또는 웨이퍼, 또는 인쇄회로기판을 포함할 수 있다.
트레이스(815) 및 서브스트레이트/다이(801)의 노출된 부분은, 도 8b에 도시된 바와 같이, 컨포멀층(803)으로 덮일 수 있다. 컨포멀층(803)은 앞에서 설명된 컨포멀층들과 유사할 수 있고, 예시적 시나리오로서, 그것을 덮는 표면들의 솔더 젓음을 방지하는 폴리머층을 포함한다.
그런 후 비등방성 식각이, 도 8c에 도시된 바와 같이 그리고 도 8d에 도시된 구조들로 구현되면서, 컨포멀층(803)의 수평 표면들을 제거하는데 이용될 수 있다. 비등방성 식각은, 예를 들면 수직 방향으로 식각할 뿐 수평 방향으로 식각하지 않거나 또는 훨씬 낮은 식각율을 갖는, 플라즈마 식각과 같은, 습식 화학 식각 또는 건식 식각을 포함할 수 있다. 도 8d에서 잔존 컨포멀층(803)은 트레이스(815)의 측벽들을 덮고, 이것은 솔더 범프에 본딩하고 리플로우 공정에 놓여질 때 측벽 젖음 현상을 방지한다.
도 9a 내지 도 9h는 본 발명의 예시적인 실시예에 따라, 못 머리 형태의 패시베이션된 측벽 필라 연결 구조를 위한 공정 단계를 도시한 것이다. 도 9a를 참조하면, 필라 연결 구조가 형성되고, 그리고 컨택트(901)를 위해 전기적으로 분리하고 물리적 보호를 제공하는 컨택트(901)가 도시되어 있다.
도 9b에서, 시드층이 컨택트(901)의 노출된 부분과 패시베이션층(902) 위에 증착될 수 있다. 시드층(904)은, 카파 포스트와 같은, 컨택트(901)에 대한 포스트의 전기적 컨택트를 향상시키는 메탈 합금을 포함할 수 있다. 예시적인 시나리오로서, 시드층(904)은, 비록 다른 메탈들 및 증착 기술들이 이용될 수 있지만, 스퍼터링된 티타늄, 텅스텐, 및 카파(예를 들면, TiW층 및 Cu층)의 주석층을 포함할 수 있다.
도 9c는 포토레지스트층(907)이 도포되고 노출되는 컨택트(901) 부분들이 패터닝된 이후의 구조를 도시한 것이다. 포토레지스트층(907)은, 도시된 패터닝된 포토레지스트층(907)을 제공하기 위해, 스핀온(spin on)되고, 마스크 패턴을 통하여 UV선에 노출되며, 그리고 현상될 수 있다. 그런 후 메탈, 예를 들면 카파 또는 주석/실버 도금 공정이 진행될 수 있는데, 이는 도 9d에 도시된 바와 같이, 패터닝된 포토레지스트층(907)에 메탈을 채워 컨택트(901)의 노출된 부분 위에 포스트(903)를 형성하는 것이다. 따라서, 포토레지스트층(907)의 두께는 구현되는 포스트(903)의 높이를 제어하도록 구성될 수 있다.
제2포토레지스트층(907b)이 포토레지스트층(907) 위에 형성될 수 있고, 도 9e에 도시된 바와 같이, 포스트보다 더 넓은 폭을 가지며 포스트(903) 위에 오프닝을 남겨 놓도록 패터닝될 수 있다. 하나 이상의 도금 단계들이, 포스트의 상부 영역을 채우고, 포토레지스트층(907) 위에 부분적으로 수행될 수 있다. 도 9f-9h는 병렬 공정들을 도시한 것으로, 도 9f의 좌측 부분에 도시된 “못 머리” 구조를 구현하며, 헤드(909)가 직사각 단면일 수 있고 그리고 아래를 보았을 때 원형인, 카파 도금과 같은, 싱글 도금 단계이다. 이와 유사하게, 또한 카파/니켈 도금 공정과 같은 2단계의 도금 공정이, 두개의 메탈들(909A 및 909B)을 가지며, 도 9f의 우측 부분에 도시된 못 머리 또는 메탈 캡 구조를 구현하며, 포스트(903) 및 포토레지스트층(907)의 상부 영역을 채울 수 있다. 캡 메탈들(909, 909A/909B)은 옵션이고, 그리고 범프(905)는 직접 포스트(903) 위에 형성될 수 있음을 주목해야 한다.
솔더 도금 공정은, 도 9g에 도시된 바와 같은 범프들(905)로 구현되며, 도 9f의 못 머리 구조들 위에 수행될 수 있다. 범프(905)는 포스트(903) 및 캡(909/909A/909B) 보다 낮은 온도에서 용융되는, 예를 들면, 솔더 재료를 포함할 수 있다.
포토레지스트층(907)은 포스트(903)로 덮이지 않은 시드층(904)을 노출시키도록 제거될 수 있고, 또한 도 7g에 유하사게, 포스트(903)의 측벽들, 및 범프(905)와 캡(909/909B)의 아래쪽을 노출시킬 수 있다. 다음으로, 도 7h에 도시된 바와 유사하게, 예를 들면, 포스트(903)로 덮이지 않은 컨택트(901)의 상면과 잔존 시드층(904)을 식각하고, 노출시키며, 또한 패시베이션층(902)의 상면을 노출시킴에 의해, 시드층(904)의 노출된 부분이 제거될 수 있다. 게다가, 시드층(904)은 선택적으로 과식각될 수 있고, 이에 따라 포스트(903)의 폭을 감소시킬 수 있다.
리플로우 공정이 캡(909/909A/909B) 위의 범프(905) 모양을 둥글게 할 수 있다. 그런 후 컨택트(901), 패시베이션(902), 포스트(903), 범프(905), 및 캡(909/909A/909B)의 노출된 표면들이 컨포멀층으로 코팅될 수 있고, 이는 앞에서 설명된 컨포멀층들과 유사하며, 그리고 예를 들면 폴리머를 포함할 수 있다. 결과적인 구조는 도 7j에 도시된 것과 유사하다.
그런 후 비등방성 식각이, 도 9h에 도시된 패시베이션된 측벽 못 머리 구조들(900 및 910)로 구현되면서, 컨포멀층의 수평 표면들을 제거하는데 이용될 수 있다. 비등방성 식각은, 예를 들면 수직 방향으로 식각할 뿐 수평 방향으로 식각하지 않거나 또는 훨씬 낮은 식각율을 갖는, 플라즈마 식각과 같은, 습식 화학 식각 또는 건식 식각을 포함할 수 있다.
도 10은 본 발명의 예시적인 실시예에 따라, 버섯 머리 형태로 패시베이션된 측벽 필라 연결 구조를 위한 예시적 단계들을 도시한 플로우 챠트이다. 도 10에 설명된 공정은 예를 들면, 도 7a-7l에 관하여 설명된 공정에 대응할 수 있다. 제1단계(1001)에서, 시드층이 컨택 및 컨택을 부분적으로 덮는 패시베이션층 위에 증착될 수 있다. 단계(1103)에서, 포토레지스트 패턴이 컨택 부분 위에 형성된 오프닝들을 가지며 시드층 위에 형성될 수 있다.
단계(1005)에서, 카파 도금과 같은, 메탈 도금 공정은 포스트를 형성하도록 포토레지스트 패턴에서 오프닝들을 채울 수 있고, 이에 따라 포스트의 높이는 포토레지스트 두께와 밀접한 관련이 있을 수 있다. 단계(1007)에서, 다른 도금 단계가 포스트 위에 버섯 모양 캡을 형성할 수 있고, 그리고 단계(1009)에서, 솔더 도금이 형성된 포스트 및 버섯 머리 위에 솔더 범프를 형성할 수 있다.
단계(1011)에서, 포토레지스트층이 제거될 수 있고, 그리고 노출된 시드층이 식각될 수 있다. 예시적인 시나리오로서, 시드층이 과식각될 수 있고, 이에 따라 포스트가 더 작은 직경을 갖고, 버섯 머리와 포스트 직경들 사이의 종횡비가 증가하게 된다.
단계(1013)에서, 솔더가 리플로우 공정에 놓여질 수 있고, 이에 따라 포스트의 상부 위에서 더욱 둥근 구조가 구현되고, 포스트의 측벽들 위에 솔더 젖음을 방지하기 위해 폴리머 또는 유사 재료를 포함하는 컨포멀층을 갖는, 단계(1015)에서 컨포멀층 증착이 이어질 수 있다. 컨포멀층은, 버섯 머리, 포스트, 컨택트, 및 패시베이션층과 같은, 포토레지스트 제거 및 시드층 식각에 의해 노출된 모든 표면을 덮을 수 있다.
그런 후 단계(1017)에서, 비등방성 식각이 컨포멀층의 수평 표면들을 제거하는데 이용될 수 있고, 이에 따라 패시베이션된 측벽 버섯 머리 모양의 필라 구조들을 구현하게 된다. 비등방성 식각은, 예를 들면 수직 방향으로 식각할 뿐 수평 방향으로 식각하지 않거나 또는 훨씬 낮은 식각율을 갖는, 플라즈마 식각과 같은, 습식 화학 식각 또는 건식 식각을 포함할 수 있다.
단계(1019)에서, 패시베이션된 측벽 버섯 모양 필라가, 포스트 측벽들 위에서 컨포멀층이 리플로우 공정 중 솔더 젖음을 방지하도록 된 서브스트레이트 트레이스와 같은, 다른 컨택트에 본딩될 수 있다.
도 11은 본 발명의 예시적인 실시예에 따라, 못 머리 형태로 패시베이션된 측벽 필라 연결 구조를 위한 예시적 단계들을 도시한 플로우 챠트이다. 도 11에 설명된 공정은, 예를 들면, 도 9a-9h에 관하여 설명된 공정에 대응할 수 있다. 제1단계(1101)에서, 시드층이 컨택트 및 컨택트를 부분적으로 덮는 패시베이션층 위에 증착될 수 있다. 단계(1103)에서, 포토레지스트 패턴이 컨택트의 부분 위에 형성된 오프닝들과 함께 시드층 위에 형성될 수 있다.
단계(1105)에서, 카파 도금과 같은, 메탈 도금 공정은 포스트를 형성하기 위해 포토레지스트 패턴에 있는 오프닝들을 채우고, 이에 따라 포스트의 높이가 포토레지스트 두께에 밀접하게 관련되어 있을 수 있다. 단계(1107)에서, 다른 포토레지스트 패턴이 포스트들 위에서 오프닝들을 갖는 제1포토레지스층 위에 형성될 수 있고, 이는 제1포토레지스트층 위에 연장된다.
단계(1109)에서, 제2도금 단계가 포스트 위에 “못 머리”를 형성할 수 있으며, 이는 못 머리가 먼저 설명된 바와 같이 2개의 층들을 포함할 수 있으며, 단계(1111)에서, 솔더 도금이 형성된 포스트 및 못 머리 위에 솔더 범프를 형성할 수 있다.
단계(1113)에서, 포토레지스트층이 제거될 수 있고 노출된 시드층이 식각될 수 있다. 예시적인 시나리오로서, 시드층이 과식각될 수 있는데, 이는 더 작은 직경을 갖는 포스트를 구현하며, 못 머리와 포스트 직경들 사이의 종횡비을 증가시킨다.
단계(1115)에서, 솔더가 리플로우 공정에 놓여질 수 있고, 이에 따라 포스트의 상부 위에서 더욱 둥근 구조가 구현되고, 포스트의 측벽들 위에 솔더 젖음을 방지하기 위해 폴리머 또는 유사 재료를 포함하는 컨포멀층을 갖는, 단계(1117)에서 컨포멀층 증착이 이어질 수 있다. 컨포멀층은, 못 머리, 포스트, 컨택트, 및 패시베이션층과 같은, 포토레지스트 제거 및 시드층 식각에 의해 노출된 모든 표면을 덮을 수 있다.
그런 후 단계(1119)에서, 비등방성 식각이 컨포멀층의 수평 표면들을 제거하는데 이용될 수 있고, 이에 따라 패시베이션된 측벽 못 머리 모양의 필라 구조들을 구현하게 된다. 비등방성 식각은, 예를 들면 수직 방향으로 식각할 뿐 수평 방향으로 식각하지 않거나 또는 훨씬 낮은 식각율을 갖는, 플라즈마 식각과 같은, 습식 화학 식각 또는 건식 식각을 포함할 수 있다.
단계(1121)에서, 패시베이션된 측벽 못 머리 필라가, 포스트 측벽들 위에서 컨포멀층이 리플로우 공정 중 솔더 젖음을 방지하도록 된 서브스트레이트 트레이스와 같은, 다른 컨택트에 본딩될 수 있다.
본 발명의 실시예에서, 방법 및 시스템이 카파 필라 보호를 위해 개시되어 있다. 이와 관련하여, 본 발명의 측면들은 반도체 다이 위의 컨택트 위에 측벽을 포함하는 메탈 포스트를 형성하고, 메탈 포스트 위에 메탈 캡을 형성하되, 메탈 캡이 메탈 포스트의 폭보다 넓으며, 메탈 캡 위에 솔더 범프를 형성하고, 그리고 적어도 메탈 포스트의 측벽 위에 컨포멀 패시베이션층을 형성함을 포함할 수 있다. 메탈 캡은 원형 또는 직사각형 단면을 포함할 수 있다. 솔더 범프가 리플로우 공정에 놓여질 수 있다. 메탈 포스트 및 메탈 캡은 카파를 포함할 수 있다. 메탈 캡은 카파층 및 니켈층을 포함할 수 있다. 시드 메탈층이 하나 이상의 티타늄, 텅스텐, 및 카파를 포함할 수 있다. 컨포멀 패시베이션층이 비젖음성 폴리머를 포함할 수 있다. 컨포멀 패시베이션층의 수평 부분들이 비등방성식각을 이용하여 제거될 수 있다. 비등방성 식각은 플라즈마 식각을 포함할 수 있다.
본 발명의 실시예에서, 방법 및 시스템이 카파 필라 보호를 위해 개시된다. 이와 관련하여, 본 발명의 측면들은 메탈 컨택트 및 컨택트의 부분을 덮는 패시베이션층 위에 시드 메탈층을 형성하고, 시드 메탈층 위에 포토레지스트층을 형성하고, 메탈 컨택트의 부분 위에 있는 포토레지스트층에 오프닝을 형성하고, 및 오프닝에 메탈 포스트를 형성함을 포함한다. 메탈 포스트의 높이가 포토레지스트층의 두께와 밀접한 관련이 있을 수 있다. 메탈 캡이 메탈 포스트 위에 형성되되, 메탈 캡이 메탈 포스트의 폭보다 넓을 수 있다.
솔더 범프가 메탈 캡 위에 형성될 수 있다. 포토레지스트층 및 시드 메탈층의 노출된 부분이 제거될 수 있고, 제거된 부분은 메탈 포스트에 의해 덮이지 않은 시드 메탈층을 포함할 수 있다. 컨포멀 패시베이션층은 패시베이션층, 메탈 포스트, 솔더 범프, 솔더 범프에 의해 덮이지 않은 메탈 캡의 부분, 및 메탈 시드층의 잔존 부분 또는 패시베이션층에 의해 덮이지 않은 메탈 컨택트의 부분 위에 형성될 수 있다. 메탈 포스트의 측벽만이 컨포멀 패시베이션층에 의해 덮이도록 컨포멀 패시베이션층의 수평 부분들이 제거될 수 있다.
메탈 캡은 원형 또는 직사각형 단면일 수 있다. 솔더 범프가 리플로우 공정에 놓일 수 있다. 메탈 포스트 및 메탈 캡은 카파를 포함할 수 있다. 메탈 캡은 카파층 및 니켈층을 포함할 수 있다. 시드 메탈층이 하나 이상의 티타늄, 텅스텐, 및 카파를 포함할 수 있다. 컨포멀 패시베이션층이 비젖음성 폴리머를 포함할 수 있다. 컨포멀 패시베이션층의 수평 부분들이 비등방성 식각을 이용하여 제거될 수 있으며, 이는 플라즈마 식각을 포함할 수 있다.
패시베이션 링을 갖는 필라 연결 구조는 서브스트레이트 위에 포토레지스트층을 형성하고, 서브스트레이트 위의 메탈 컨택트의 부분 위에 있는 포토레지스트층에 오프닝을 형성하고, 메탈 컨택트 위의 오프닝에 메탈 포스트를 형성함에 의해 형성될 수 있다. 메탈 포스트의 높이가 포토레지스트층의 두께보다 작을 수 있다. 컨포멀 패시베이션층이 포토레지스트층 및 메탈 포스트 위에 형성될 수 있다. 패시베이션층의 링만이 포토레지스트층 및 메탈 포스트 사이의 경계에서 잔존하도록 컨포멀 패시베이션층의 부분들이 제거될 수 있다. 솔더 범프가 메탈 포스트 위에 형성될 수 있고, 포토레지스트층이 제거될 수 있다.
발명이 특정 실시예들을 참조하여 설명되었지만, 다양한 변경이 이뤄질 수 있고 균등물들이 본 발명의 범위를 벗어나지 않고 대체될 수 있음을 당업자는 이해할 것이다. 또한, 많은 변형이 본 발명의 범위를 벗어나지 않고 본 발명의 교시에 특정 상황 또는 재료에 적합하도록 이루어질 수 있다. 따라서, 본 발명은 개시된 특정 실시예에 한정되지 않으나, 본 발명은 첨부된 청구항들의 범위 내에 들어오는 모든 실시예들을 포함할 것으로 의도된다.
200; 패시베이션된 측벽 필라
203; 포스트
205; 범프
207; 컨포멀층

Claims (16)

  1. 적어도,
    서브스트레이트 위에 포토레지스트층을 형성하고;
    서브스트레이트 위의 메탈 컨택트의 부분 위의 포토레지스트층에 오프닝을 형성하고;
    메탈 컨택트 위의 오프닝에 메탈 포스트를 형성하되, 메탈 포스트의 높이는 포토레지스트층의 두께보다 작고;
    포토레지스트층 및 메탈 포스트 위에 컨포멀 유전층을 형성하고;
    컨포멀 유전층의 링만이 포토레지스트층과 메탈 포스트 사이의 경계에 잔존하도록 컨포멀 유전층의 부분들을 제거하고;
    솔더 범프가 링의 내부를 채우고 메탈 포스트의 상부 표면에 접촉하며, 링의 하부 표면이 메탈 포스트의 상부 표면에 안착되고, 그리고 솔더 범프의 하부 표면이 링의 상부 표면에 안착되도록 메탈 포스트 위에 솔더 범프를 형성하고; 그리고
    포토레지스트층을 제거하여,
    유전층 링을 갖는 필라 연결 구조를 형성함을 포함하는 반도체 패키징 방법.
  2. 패시베이션된 측벽 필라 연결 구조를 포함하되,
    패시베이션된 측벽 필라 연결 구조는
    반도체 다이 위의 컨택트 위에 형성되며 측벽을 포함하는 메탈 포스트;
    메탈 포스트 위의 솔더 범프; 및
    링 모양의 컨포멀 유전층을 포함하고,
    솔더 범프가 링 모양의 컨포멀 유전층의 내부를 채우고 메탈 포스트의 상부 표면에 접촉하며;
    링 모양의 컨포멀 유전층의 하부 표면이 메탈 포스트의 상부 표면에 안착되고; 그리고
    솔더 범프의 하부 표면이 링 모양의 컨포멀 유전층의 상부 표면에 안착되는 전자 디바이스.
  3. 제2항에 있어서,
    메탈 캡이 솔더 범프가 형성되기 전에 메탈 포스트 위에 형성된 전자 디바이스.
  4. 삭제
  5. 삭제
  6. 삭제
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG11201703125WA (en) * 2014-10-23 2017-05-30 Agency Science Tech & Res Method of bonding a first substrate and a second substrate
US9431335B2 (en) * 2014-10-24 2016-08-30 Dyi-chung Hu Molding compound supported RDL for IC package
KR102462505B1 (ko) 2016-04-22 2022-11-02 삼성전자주식회사 인쇄회로기판 및 반도체 패키지
US10217712B2 (en) 2016-12-16 2019-02-26 Advanced Semiconductor Engineering, Inc. Semiconductor package and semiconductor process for manufacturing the same
US11014806B2 (en) * 2017-05-18 2021-05-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
US10636758B2 (en) * 2017-10-05 2020-04-28 Texas Instruments Incorporated Expanded head pillar for bump bonds
US10304697B2 (en) * 2017-10-05 2019-05-28 Amkor Technology, Inc. Electronic device with top side pin array and manufacturing method thereof
US11127704B2 (en) 2017-11-28 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with bump structure and method of making semiconductor device
CN110610916B (zh) * 2018-06-14 2021-12-24 通富微电子股份有限公司 封装结构
US10784222B2 (en) 2018-10-31 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-bump sidewall protection
US10777522B2 (en) * 2018-12-27 2020-09-15 Nanya Technology Corporation Semiconductor structure and method of manufacturing the same
US11094656B2 (en) * 2018-12-31 2021-08-17 Texas Instruments Incorporated Packaged semiconductor device with electroplated pillars
DE102019103355A1 (de) * 2019-02-11 2020-08-13 Infineon Technologies Ag Halbleitervorrichtung mit einer Kupfersäule-Zwischenverbindungsstruktur
KR20210024869A (ko) 2019-08-26 2021-03-08 삼성전자주식회사 반도체 칩 적층 구조, 반도체 패키지 및 이들의 제조 방법
US11417539B2 (en) 2020-02-27 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Bump structure and method of making the same
DE102020129570A1 (de) * 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bumpstruktur und verfahren zu deren herstellung
US11276659B2 (en) * 2020-02-28 2022-03-15 Micron Technology, Inc. Methods for forming elements for microelectronic components, related conductive elements, and microelectronic components, assemblies and electronic systems incorporating such conductive elements
US11380641B2 (en) 2020-11-04 2022-07-05 International Business Machines Corporation Pillar bump with noble metal seed layer for advanced heterogeneous integration
US11694982B2 (en) * 2021-02-25 2023-07-04 Qualcomm Incorporated Sidewall wetting barrier for conductive pillars
US11978698B2 (en) * 2021-04-23 2024-05-07 Changxin Memory Technologies, Inc. Method for forming a semiconductor package structure
US20240096845A1 (en) * 2022-09-21 2024-03-21 Qualcomm Incorporated Circuit packages with bump interconnect polymer surround and method of manufacture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010040290A1 (en) * 2000-05-01 2001-11-15 Seiko Epson Corporation Method for forming bump, semiconductor device and method for making the same, circuit board, and electronic device
US20090233436A1 (en) * 2008-03-12 2009-09-17 Stats Chippac, Ltd. Semiconductor Device Having High-Density Interconnect Array with Core Pillars Formed With OSP Coating
US20110266667A1 (en) * 2010-04-29 2011-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US20120306073A1 (en) * 2011-05-30 2012-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Connector Design for Packaging Integrated Circuits

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
JP3851607B2 (ja) * 2002-11-21 2006-11-29 ローム株式会社 半導体装置の製造方法
CN102265716B (zh) 2008-12-26 2015-04-01 高通股份有限公司 具有功率管理集成电路的芯片封装和相关技术
US8592995B2 (en) 2009-07-02 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for adhesion of intermetallic compound (IMC) on Cu pillar bump
US8207453B2 (en) 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US8637392B2 (en) 2010-02-05 2014-01-28 International Business Machines Corporation Solder interconnect with non-wettable sidewall pillars and methods of manufacture
US8232193B2 (en) 2010-07-08 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming Cu pillar capped by barrier layer
US9299680B2 (en) * 2013-03-14 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010040290A1 (en) * 2000-05-01 2001-11-15 Seiko Epson Corporation Method for forming bump, semiconductor device and method for making the same, circuit board, and electronic device
US20090233436A1 (en) * 2008-03-12 2009-09-17 Stats Chippac, Ltd. Semiconductor Device Having High-Density Interconnect Array with Core Pillars Formed With OSP Coating
US20110266667A1 (en) * 2010-04-29 2011-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US20120306073A1 (en) * 2011-05-30 2012-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Connector Design for Packaging Integrated Circuits

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