TWI640045B - 半導體裝置及製造方法 - Google Patents

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TWI640045B
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passivation layer
mesh
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謝正賢
陳憲偉
余振華
林宗澍
吳偉誠
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台灣積體電路製造股份有限公司
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Abstract

具有一著陸墊之一重佈層形成於一基板上方，其中一或多個網孔延伸穿過該著陸墊。該等網孔可以一圓形形狀配置，且一鈍化層可形成於該著陸墊及該等網孔上方。一開口穿過該鈍化層而形成，且一凸塊下金屬形成為與該著陸墊之一暴露部分接觸且在該等網孔上方延伸。藉由利用該等網孔，可減少或消除否則可發生之側壁分層及剝落。

Description

半導體裝置及製造方法
本發明關於一種半導體裝置與製造方法。
通常，半導體晶粒可經由利用焊料凸塊之一種類型的封裝連接至半導體晶粒外部之其他裝置。可藉由最初形成與半導體晶粒之導電部分接觸之凸塊下金屬之層及接著將焊料放置於該凸塊下金屬上來形成焊料凸塊。在已放置焊料之後，可執行回焊操作以便將焊料塑形為所要凸塊形狀。可接著將焊料凸塊放置成與外部裝置實體接觸，且可執行另一回焊操作以便使焊料凸塊與外部裝置接合。以此方式，可在半導體晶粒與外部裝置(諸如，印刷電路板、另一半導體晶粒或其類似者)之間形成實體及電連接。
然而，包含凸塊下金屬之材料僅為放置於許多不同材料(諸如，介電材料、金屬化材料、蝕刻停止材料、阻障層材料及在形成半導體晶粒時使用之其他材料)之堆疊上的又一種類型之材料。此等不同材料中之每一者可具有不同於其他材料之獨特熱膨脹係數。當半導體晶粒在稍後處理、測試或使用期間經加熱時，此類型之熱膨脹係數失配使材料中之每一者膨脹不同距離。因而，在高溫下，存在使得在不同材料之間且因此在半導體晶粒之不同部分之間形成應力的熱膨脹係數失配。若不進行控制，則此應力可使得在各種材料層之間發生分層， 尤其在所使用之材料包括銅及低k介電層時係如此。此分層可在製造程序期間或在半導體晶粒之預期使用期間損害或甚至損毀半導體晶粒。
根據一實施例，提供一半導體裝置，其包含在半導體裝置及通路(vias)上方之第一重佈層。該等通路係藉由囊封劑(encapsulant)而與半導體裝置分離，且第一重佈層包含具有導電材料之著陸墊區(landing pad region)，其中著陸墊區之每一部分與著陸墊區之每一其他部分電連接。複數個網孔在著陸墊內，其中該複數個網孔中之個別者由導電材料包圍。
根據另一實施例，提供一半導體裝置，其包含在基板上方之重佈層，該重佈層具有著陸墊(landing pad)，該著陸墊具有圓形形狀。複數個介電柱塞(dielectric plugs)延伸穿過著陸墊，其中該複數個介電柱塞係以圓形圖案配置。一鈍化層在該重佈層上方且覆蓋該複數個介電柱塞。一開口穿過鈍化層，其中該開口暴露著陸墊之一部分。凸塊下金屬與著陸墊之暴露部分實體接觸(physical contact)，該凸塊下金屬在複數個介電柱塞中之每一者上方。
根據另一實施例，提供製造半導體裝置之方法，其包含：用囊封劑囊封半導體裝置及通路，其中在囊封之後，該通路藉由該囊封劑而與半導體裝置分離。在通路及半導體裝置上方形成重佈層，該重佈層包含具有圓形形狀之著陸墊及在著陸墊內之複數個網目開口(mesh openings)，其中該複數個網目開口係以圓形圖案配置。形成第一鈍化層，其覆蓋該複數個網目開口，且移除第一鈍化層之部分以形成穿過第一鈍化層之開口，其中移除該等部分暴露著陸墊之一部分。形成凸塊下金屬，其與著陸墊之暴露部分實體接觸，該凸塊下金屬在複數個網目開口中之每一者上方。
101‧‧‧載體基板
103‧‧‧黏著層
105‧‧‧聚合物層
107‧‧‧第一晶種層
109‧‧‧光阻
111‧‧‧通路
201‧‧‧第一半導體裝置
203‧‧‧第一基板
205‧‧‧第一金屬化層
207‧‧‧第一接觸襯墊
209‧‧‧第一外部連接器
211‧‧‧第一鈍化層
217‧‧‧晶粒附接膜(DAF)
301‧‧‧第二半導體裝置
303‧‧‧第二基板
305‧‧‧第二金屬化層
307‧‧‧第二接觸襯墊
309‧‧‧第二外部連接器
311‧‧‧第二鈍化層
401‧‧‧囊封劑
501‧‧‧第一重佈層(RDL)
502‧‧‧虛線
503‧‧‧第三鈍化層
504‧‧‧第一開口
505‧‧‧第二重佈層(RDL)
506‧‧‧第二開口
507‧‧‧第四鈍化層
509‧‧‧第三重佈層(RDL)
511‧‧‧第五鈍化層
513‧‧‧第六鈍化層
515‧‧‧第三開口
517‧‧‧虛線/著陸墊
519‧‧‧凸塊下金屬(UBM)
521‧‧‧第三外部連接件
701‧‧‧網孔
703‧‧‧連接部分
705‧‧‧中心
801‧‧‧圓形網孔
901‧‧‧矩形網孔
1001‧‧‧第一著陸墊
1003‧‧‧周圍介電材料
1005‧‧‧第二著陸墊
1007‧‧‧第三著陸墊
1009‧‧‧金屬
1011‧‧‧介電質
1013‧‧‧第四著陸墊
1101‧‧‧實際重佈層
1103‧‧‧實際著陸墊
1105‧‧‧實際網孔
1107‧‧‧實際凸塊下金屬(UBM)
1201‧‧‧環狀結構
1203‧‧‧紫外光膠帶
1205‧‧‧第四開口
1300‧‧‧第一封裝
1301‧‧‧背側球墊
1303‧‧‧背側保護層
1305‧‧‧第三基板
1307‧‧‧第三半導體裝置
1309‧‧‧第四半導體裝置
1311‧‧‧第三接觸襯墊
1313‧‧‧第二囊封劑
1315‧‧‧第四外部連接件
1317‧‧‧基板通路
1319‧‧‧線接合件
1321‧‧‧第二封裝
1400‧‧‧第一整合式扇出疊層封裝(InFO-POP)結構
R1‧‧‧第一半徑
R2‧‧‧第二半徑
R3‧‧‧第三半徑
R4‧‧‧第四半徑
R5‧‧‧第五半徑
T1‧‧‧第一厚度
W1‧‧‧第一寬度
當結合附圖閱讀時，自以下實施方式最好地理解本揭露之態樣。應注意，根據業界中之標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增加或減小各種特徵之尺寸。
圖1說明根據一些實施例之貫穿通路之形成。
圖2說明根據一些實施例之第一半導體裝置之實施例。
圖3說明根據一些實施例之貫穿通路之間的第一半導體裝置之放置。
圖4說明根據一些實施例之第一半導體裝置與貫穿通路之囊封。
圖5說明根據一些實施例之重佈層及外部連接件之形成。
圖6說明根據一些實施例之具有著陸墊及網孔的第三重佈層之剖面近視圖。
圖7根據一些實施例之著陸墊及網孔之自上而下視圖。
圖8說明根據一些實施例之圓形網孔之截面視圖。
圖9說明根據一些實施例之正方形網孔之截面視圖。
圖10說明根據一些實施例之模擬資料，其說明由於包括網孔而達成之應力減少。
圖11說明根據一些實施例之不具有分層或裂紋之結構。
圖12說明根據一些實施例之載體晶圓之脫接。
圖13說明根據一些實施例之第一封裝與第二封裝之接合。
圖14說明根據一些實施例之單粒化製程。
以下揭示內容提供用於實施本發明之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包括第一特徵及第二特徵 直接接觸地形成之實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清晰之目的，且本身並不指示所論述之各種實施例及/或組態之間的關係。
此外，為易於描述，可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」及其類似者之空間相對術語，以描述如諸圖中所說明之一個元件或特徵相對於另一元件或特徵的關係。除諸圖中所描繪之定向以外，空間相對術語意欲涵蓋裝置在使用或操作中之不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞同樣可相應地進行解釋。
現參看圖1，展示載體基板101與在載體基板101上方之黏著層103、聚合物層105及第一晶種層107。舉例而言，載體基板101包含矽基材料(諸如，玻璃或氧化矽)或其他材料(諸如，氧化鋁)、此等材料中之任一者的組合或其類似者。載體基板101為平面的，以便適應諸如第一半導體裝置201及第二半導體裝置301(未在圖1中說明，但在下文關於圖2A至圖3說明及論述)之半導體裝置的附接。
黏著層103被放置於載體基板101上，以便輔助上覆結構(例如，聚合物層105)之黏附。在一實施例中，黏著層103可包含紫外線膠，其在暴露於紫外光時失去其黏著特性。然而，亦可使用其他類型之黏著劑，諸如壓敏黏著劑、輻射可固化黏著劑、環氧樹脂、此等各者之組合或其類似者。黏著層103可以在壓力下可易於變形之半液體或凝膠形式被放置於載體基板101上。
聚合物層105係放置於黏著層103上方且經利用以便在第一半導體裝置201及第二半導體裝置301已附接時便提供對(例如)第一半導體裝置201及第二半導體裝置301之保護。在一實施例中，聚合物層105 可為聚苯并噁唑(PBO)，但可替代地利用任何合適的材料，諸如聚醯亞胺或聚醯亞胺衍生物、抗焊劑(SR)或味之素積膜(ABF)。可使用(例如)旋塗製程將聚合物層105放置成介於約2μm與約15μm之間的厚度，諸如約5μm，但可替代地使用任何合適的方法及厚度。
第一晶種層107形成於聚合物層105上方。在一實施例中，第一晶種層107為輔助在後續處理步驟期間形成較厚層之薄導電材料層。第一晶種層107可包含約1,000Å厚之鈦層，接著為約5,000Å厚之銅層。取決於所要材料，可使用諸如濺鍍、蒸鍍或PECVD製程之製程產生第一晶種層107。第一晶種層107可形成為具有介於約0.3μm與約1μm之間的厚度，諸如約0.5μm。
圖1亦說明將光阻109放置於第一晶種層107上方且將其圖案化。在一實施例中，可使用(例如)旋塗技術將光阻109放置於第一晶種層107上達介於約50μm與約250μm之間的高度，諸如約120μm。一旦處於適當位置，光阻109便可接著藉由以下操作來圖案化：使光阻109暴露於經圖案化能量源(例如，經圖案化光源)以便誘發化學反應，藉此在光阻109之暴露於經圖案化光源之彼等部分中誘發實體改變。接著將顯影劑塗覆至暴露光阻109以利用該等實體改變，且取決於所要圖案而選擇性地移除光阻109之暴露部分或光阻109之未暴露部分。
在一實施例中，形成至光阻109中之圖案為用於通路111之圖案。通路111以此配置形成以便位於隨後附接之裝置(諸如，第一半導體裝置201及第二半導體裝置301)的不同側上。然而，可替代地利用用於通路111之圖案的任何合適配置，諸如藉由經定位以使得第一半導體裝置201及第二半導體裝置放置於通路111之對置側上。
在一實施例中，通路111形成於光阻109內。在一實施例中，通路111包含一或多種導電材料，諸如銅、鎢、其他導電金屬或其類似者，且可(例如)藉由電鍍、無電極電鍍或其類似者形成。在一實施例 中，使用電鍍製程，其中第一晶種層107及光阻109浸沒或浸潤於電鍍溶液中。第一晶種層107之表面電連接至外部DC電源供應器之負側，以使得第一晶種層107充當電鍍製程中之陰極。固體導電陽極(諸如，銅陽極)亦浸潤於該溶液中且附接至電源供應器之正側。來自陽極之原子溶解於該溶液中，陰極(例如，第一晶種層107)自溶液獲取經溶解原子，藉此鍍覆光阻109之開口內的第一晶種層107之暴露導電區域。
一旦已使用光阻109及第一晶種層107形成通路111，便可使用合適的移除製程(未在圖1中說明，但見於下文圖3中)移除光阻109。在一實施例中，可使用電漿灰化製程以移除光阻109，藉以可升高光阻109之溫度，直至光阻109經歷熱分解且可被移除。然而，可替代地利用任何其他合適的製程，諸如濕式剝離。光阻109之移除可暴露第一晶種層107之下伏部分。
一旦經暴露，便可執行第一晶種層107之暴露部分的移除(未在圖1中說明，但見於下文圖3中)。在一實施例中，第一晶種層107之暴露部分(例如，未被通路111覆蓋之彼等部分)可藉由(例如)濕式或乾式蝕刻製程來移除。舉例而言，在乾式蝕刻製程中，可使用通路111作為遮罩而將反應物導向第一晶種層107。在另一實施例中，可將蝕刻劑噴塗成或以其他方式置成與第一晶種層107接觸，以便移除第一晶種層107之暴露部分。在第一晶種層107之暴露部分已蝕刻掉之後，聚合物層105之一部分在通路111之間暴露。
圖2說明將附接至通路111內之聚合物層105的第一半導體裝置201(未在圖2中說明，但下文關於圖3說明及描述)。在一實施例中，第一半導體裝置201包含第一基板203、第一主動裝置(未個別地說明)、第一金屬化層205、第一接觸襯墊207、第一鈍化層211及第一外部連接器209。第一基板203可包含塊狀矽(摻雜或未摻雜)或絕緣體上矽(SOI) 基板之主動層。通常，SOI基板包含諸如矽、鍺、矽鍺、SOI、絕緣體上矽鍺(SGOI)或其組合之半導體材料的層。可使用的其他基板包含多層基板、梯度基板或混合定向基板。
第一主動裝置包含可用以產生用於第一半導體裝置201之設計之所要結構及功能要求的廣泛多種主動裝置及被動裝置，諸如電容器、電阻器、電感器及其類似者。可使用任何合適的方法在第一基板203內或在其上形成第一主動裝置。
第一金屬化層205形成於第一基板203及第一主動裝置上方，且經設計以連接各種主動裝置以形成功能電路。在一實施例中，第一金屬化層205係由介電質及導電材料之交替層形成，且可經由任何合適之製程(諸如，沈積、鑲嵌、雙鑲嵌等)形成。在一實施例中，可存在藉由至少一個層間介電層(ILD)與第一基板203分離之四個金屬化層，但第一金屬化層205之精確數目取決於第一半導體裝置201之設計。
第一接觸襯墊207可形成於第一金屬化層205上方且與其電接觸。第一接觸襯墊207可包含鋁，但可替代地使用諸如銅之其他材料。可使用諸如濺鍍之沈積製程以形成材料層(未圖示)且可接著經由合適製程(諸如，光微影遮罩及蝕刻)移除該材料層之部分以形成第一接觸襯墊207而形成第一接觸襯墊207。然而，可利用任何其他合適的製程以形成第一接觸襯墊207。第一接觸襯墊可形成為具有介於約0.5μm與約4μm之間的厚度，諸如約1.45μm。
第一鈍化層211可形成於第一基板203上處於第一金屬化層205及第一接觸襯墊207上方。第一鈍化層211可由諸如以下各者之一或多種合適的介電材料組成：氧化矽、氮化矽、低K介電質(諸如，經碳摻雜之氧化物)、極低K介電質(諸如，經多孔碳摻雜之二氧化矽)、此等材料之組合或其類似者。第一鈍化層211可經由諸如化學氣相沈積(CVD)之製程而形成，但可利用任何合適的製程，且該第一鈍化層可 具有介於約0.5μm與約5μm之間的厚度，諸如約9.25KÅ。
第一外部連接器209可經形成以提供用於第一接觸襯墊207與(例如)重佈層501(未在圖2中說明，但關於圖5說明及描述)之間的接觸的導電區。在一實施例中，第一外部連接器209可為導電柱，且可藉由最初將光阻(未圖示)形成於第一鈍化層211上方達介於約5μm與約20μm之間的厚度(諸如，約10μm)來形成。光阻可經圖案化以曝露第一鈍化層之導電柱將延伸穿過的部分。一旦經圖案化，光阻可接著用作遮罩以移除第一鈍化層211之所要部分，藉此暴露下伏第一接觸襯墊207的第一外部連接器209將接觸之彼等部分。
第一外部連接器209可形成於第一鈍化層211及光阻兩者之開口內。第一外部連接器209可由諸如銅之導電材料形成，但亦可使用其他導電材料，諸如鎳、金，或金屬合金、此等材料之組合或其類似者。另外，可使用諸如電鍍之製程來形成第一外部連接器209，藉由電鍍，電流流經第一接觸襯墊207之導電部分(需要形成至其之第一外部連接器209)，且第一接觸襯墊207浸潤於溶液中。溶液及電流沈積物(例如，銅)沈積於開口內以便填充及/或過度填充光阻及第一鈍化層211之開口，藉此形成第一外部連接器209。可接著使用(例如)灰化製程、化學機械拋光(CMP)製程、此等製程之組合或其類似者移除在第一鈍化層211之開口外部的過量導電材料及光阻。
然而，如一般熟習此項技術者將認識到，用以形成第一外部連接器209之上述製程僅為一個此描述製程，且不意欲將實施例限於此準確製程。確切而言，所描述製程意欲僅為說明性的，此係因為可替代地利用用於形成第一外部連接器209之任何合適的製程。所有合適的製程全部意欲包括於本發明實施例之範疇內。
在第一基板203之與第一金屬化層205對置的側上，可形成晶粒附接膜(DAF)217以便輔助將第一半導體裝置201附接至聚合物層 105。在一實施例中，晶粒附接膜217為環氧樹脂、酚樹脂、丙烯酸橡膠、二氧化矽填充劑或其組合，且係使用層壓技術塗覆。然而，可替代地利用任何其他合適的材料或形成方法。
圖3說明第一半導體裝置201至聚合物層105上之放置連同第二半導體裝置301之放置。在一實施例中，第二半導體裝置301可包含第二基板303、第二主動裝置(未個別地說明)、第二金屬化層305、第二接觸襯墊307、第二鈍化層311及第二外部連接器309。在一實施例中，第二基板303、第二主動裝置、第二金屬化層305、第二接觸襯墊307、第二鈍化層311及第二外部連接器309可類似於第一基板203、第一主動裝置、第一金屬化層205、第一接觸襯墊207、第一鈍化層211及第一外部連接件209，但其亦可為不同的。
在一實施例中，可使用(例如)抓放程序將第一半導體裝置201及第二半導體裝置301放置於聚合物層105上。然而，放置第一半導體裝置201及第二半導體裝置301之任何其他替代方法。
圖4說明通路111、第一半導體裝置201及第二半導體裝置301之囊封。該囊封可在成型裝置(在圖4中未個別地說明)執行，該成型裝置可包含頂部成型部分及可與頂部成型部分分離之底部成型部分。當將頂部成型部分降低至鄰近於底部成型部分時，可形成用於載體基板101、通路111、第一半導體裝置201及第二半導體裝置301之成型空腔。
在囊封程序期間，可將頂部成型部分放置成鄰近於底部成型部分，藉此將載體基板101、通路111、第一半導體裝置201及第二半導體裝置301圍封於成型空腔內。一旦經圍封，頂部成型部分及底部成型部分便可形成氣密密封，以便控制氣體之流入及氣體自成型空腔之流出。一旦經密封，囊封劑401可放置於成型空腔內。囊封劑401可為模塑料樹脂，諸如聚醯亞胺、PPS、PEEK、PES、耐熱晶體樹脂、此 等材料之組合或其類似者。囊封劑401可在頂部成型部分與底部成型部分對準之前放置於成型空腔內，或可經由注入口注入至成型空腔中。
一旦囊封劑401已放置於成型空腔中使得囊封劑401囊封載體基板101、通路111、第一半導體裝置201及第二半導體裝置301，囊封劑401便可固化以便使囊封劑401硬化以達成最佳保護。雖然準確的固化製程至少部分取決於為囊封劑401所選擇之特定材料，但在選擇模塑料作為囊封劑401之實施例中，固化可經由諸如將囊封劑401加熱至約100℃至約130℃之間(諸如，約125℃)持續約60秒至約3000秒(諸如，約600秒)的製程而發生。另外，引發劑及/或催化劑可包括於囊封劑401內以較好地控制固化製程。
然而，如一般熟習此項技術者將認識到，上文所描述之固化製程僅為例示性製程，且不意欲限制當前實施例。可替代地使用其他固化製程，諸如輻照或甚至允許囊封劑401在環境溫度下硬化。可使用任何合適的固化製程，且所有此類製程全部意欲包括於本文中所論述之實施例的範疇內。
圖4亦說明囊封劑401之薄化以便暴露通路111、第一半導體裝置201及第二半導體裝置301供進一步處理。可(例如)使用機械研磨或化學機械拋光(CMP)製程執行薄化，藉以利用化學蝕刻劑及研磨劑反應且研磨掉囊封劑401、第一半導體裝置201及第二半導體裝置301，直至通路111、第一外部連接器209(在第一半導體裝置201上)及第二外部連接器309(在第二半導體裝置301上)已暴露。因而，第一半導體裝置201、第二半導體裝置301及通路111可具有一平坦表面，該平坦表面亦與囊封劑401成平面。
然而，雖然上文所描述之CMP製程呈現為一個說明性實施例，但其不意欲限於該等實施例。可替代地使用任何其他合適的移除製程 以薄化囊封劑401、第一半導體裝置201及第二半導體裝置301且暴露通路111。舉例而言，可利用一系列化學蝕刻。可替代地利用此製程及任何其他合適的製程以薄化囊封劑401、第一半導體裝置201及第二半導體裝置301，且所有此類製程全部意欲包括於實施例之範疇內。
視情況，在囊封劑401已薄化之後，通路111、第一外部連接器209及第二外部連接器309可凹進於囊封劑401內。在一實施例中，可使用(例如)蝕刻製程使通路111、第一外部連接器209及第二外部連接器309凹進，該蝕刻製程利用對通路111、第一外部連接器209及第二外部連接器309為選擇性的蝕刻劑(例如，銅)。通路111、第一外部連接器209及第二外部連接器309可凹進至介於約20μm與約300μm之間的深度，諸如約180μm。
圖5至圖6說明形成第一重佈層(RDL)501、第二重佈層(RDL)505及第三重佈層(RDL)509以便互連第一半導體裝置201、第二半導體裝置301、通路111及第三外部連接件521之截面視圖(其中圖6說明圖5中之由虛線502包圍之區的近視圖)。在一實施例中，第一重佈層501可藉由最初經由諸如CVD或濺鍍之合適形成製程而形成鈦銅合金之晶種層(未圖示)來形成。光阻(亦未圖示)可接著經形成以覆蓋晶種層，且光阻可接著經圖案化以暴露晶種層之位於第一重佈層501需要位於之處的彼等部分。
一旦光阻已形成及經圖案化，諸如銅之導電材料便可經由諸如鍍覆之沈積方法形成於晶種層上。導電材料可形成為具有介於約1μm與約10μm之間的厚度，諸如約5μm。然而，雖然所論述之材料及方法適合於形成導電材料，但此等材料僅為例示性的。可替代地使用任何其他合適的材料(諸如，AlCu或Au)及任何其他合適的形成製程(諸如，CVD或PVD)以形成第一重佈層501。
一旦已形成導電材料，便可經由諸如灰化之合適移除製程移除 光阻。另外，在移除光阻之後，可使用導電材料作為遮罩經由(例如)合適蝕刻製程移除晶種層之由光阻覆蓋的彼等部分。
圖5亦說明在第一重佈層501上方形成第三鈍化層503以便提供對第一重佈層501及其他下伏結構之保護及隔離。在一實施例中，第三鈍化層503可為聚苯并噁唑(PBO)，但可替代地利用任何合適的材料，諸如聚醯亞胺或聚醯亞胺衍生物。可使用(例如)旋塗製程將第三鈍化層503放置成介於約5μm與約25μm之間的厚度，諸如約7μm，但可替代地使用任何合適的方法及厚度。
在已形成第三鈍化層503之後，可藉由移除第三鈍化層503之部分以暴露下伏的第一重佈層501之至少一部分而穿過第三鈍化層503形成第一開口504(為清楚起見，在圖5中僅說明該等第一開口中之一者)。第一開口504允許第一重佈層501與第二重佈層505(在下文中進一步描述)之間的接觸。可使用合適的光微影遮罩及蝕刻製程形成第一開口504，但可替代地使用任何合適製程以暴露第一重佈層501之部分。
第二重佈層505可經形成以提供額外路由及連接性，且與第一重佈層501電連接。在一實施例中，第二重佈層505可類似於第一重佈層501而形成。舉例而言，可形成晶種層，可將光阻放置於晶種層之上並將光阻圖案化，且可將導電材料鍍覆至穿過光阻之經圖案化開口中。光阻一旦形成便可移除，可蝕刻下伏晶種層，第二重佈層505可由第四鈍化層507(其可類似於第三鈍化層503)覆蓋，且第四鈍化層507可經圖案化以形成第二開口506(為清楚起見，在圖5中僅說明該等第二開口中之一者)並暴露第二重佈層505之下伏導電部分。
第三重佈層509可經形成以提供額外路由連同第二重佈層505與第三外部連接件521之間的電連接。在一實施例中，可使用類似於第一重佈層501之材料及製程來形成第三重佈層509。舉例而言，可形成 晶種層，可將光阻放置於晶種層之上且以用於第三重佈層509之所要圖案將光阻圖案化，將導電材料鍍覆至光阻之經圖案化開口中，移除光阻，且蝕刻晶種層。
然而，除簡單地重新路由電連接(類似於第二重佈層505)之外，第三重佈層509亦可包含著陸墊(在圖6中說明為由虛線517包圍)，其將用以形成至(例如)上覆凸塊下金屬(UBM)519(在下文中進一步描述)之電連接。著陸墊517可經塑形(如下文關於圖7進一步更詳細地描述)以便形成與UBM 519及第三外部連接件521之合適的實體及電連接。
一旦第三重佈層509已形成，第三重佈層509便可由第五鈍化層511覆蓋。類似於第三鈍化層503之第五鈍化層511可由諸如PBO之聚合物形成，或可由類似於第三鈍化層503之材料(例如，聚醯亞胺或聚醯亞胺衍生物)形成。第五鈍化層511可形成為具有介於約2μm與約15μm之間的厚度，諸如約5μm。
一旦在第三重佈層509上處於適當位置，第五鈍化層511便可經平坦化而與第三重佈層509成平面。在一實施例中，可使用(例如)化學機械拋光製程執行平坦化，藉以利用蝕刻劑及研磨劑連同旋轉壓板以便化學及機械地移除第五鈍化層511之部分，直至第五鈍化層511與第三重佈層509成平面。然而，可替代地利用任何合適的平坦化製程，諸如一系列一或多個蝕刻製程或機械研磨製程。
圖7說明一個實施例之自上而下視圖，其中第三重佈層509係製造為具有穿過第三重佈層509之網孔701，以便減少否則可在熱循環測試、進一步處理或操作期間沿第三重佈層509之著陸墊517之側壁積聚的高側壁剝落應力及裂紋。一旦經形成，網孔701便填充有第五鈍化層511之介電材料。在此圖中，圖6中所說明之剖視圖藉由標記為A-A'之線說明。
如在圖7中可見，第三重佈層509具有著陸墊517以提供至UBM 519之連接性。在一實施例中，著陸墊517具有圓形形狀且藉由第五鈍化層511之材料與第三重佈層509之其他部分(在一些實施例中提供路由功能性之彼等部分)分離。在一實施例中，著陸墊517可具有介於約210μm與約240μm之間的第一半徑R1(相對於著陸墊517之中心705)，諸如約230μm。然而，可使用任何合適的半徑及任何其他所要形狀以形成著陸墊517。
在著陸墊517之邊界內，形成網孔701。在第三重佈層509係使用晶種層、經圖案化光阻及鍍覆製程形成之實施例中，網孔701可藉由簡單地不移除需要網孔701之彼等區域中之光阻來形成。以此方式，連同著陸墊517之剩餘部分一起形成著陸墊517內之網孔701，且不利用額外處理。
在另一實施例中，著陸墊517可形成為固體材料，且網孔701可在著陸墊517之剩餘部分形成之後形成。在此實施例中，可利用光微影遮罩及蝕刻製程，藉以在已形成著陸墊517之後將光阻放置於著陸墊517上方並將其圖案化，且利用一或多個蝕刻製程以移除著陸墊517之需要網孔701的彼等部分。可利用任何合適的製程以形成網孔701。
在一實施例中，網孔701可經配置為定位成鄰近於著陸墊517之外圓周的不連續環之部分。在此實施例中，該環中之網孔701可共同地具有介於約170μm與約200μm之間的外徑(諸如，第二半徑R2)，諸如約190μm，且亦可共同地具有介於約120μm與約190μm之間的內徑(諸如，第三半徑R3)，諸如約170μm。然而，可使用任何合適的尺寸。在具有第二半徑R2及第三半徑R3之情況下，網孔701可具有介於約10μm與約50μm之間的第一厚度T1，諸如約20μm，該第一厚度為第三半徑R3與第二半徑R2之差。
另外，為了確保著陸墊517之外部部分(位於藉由網孔701形成之 圓形形狀外部的所定位之彼部分)保持實體地且電連接至中心部分(位於藉由網孔701形成之圓形形狀內部的所定位之彼部分)，網孔701藉由著陸墊517之連接部分703彼此分離，該連接部分包含著陸墊517之導電材料。在一實施例中，連接部分703經形成以在網孔701之間延伸，且具有介於約10μm與約50μm之間的第一寬度W1，諸如大於約10μm。然而，可替代地使用任何合適的尺寸。
藉由形成具有網孔701之著陸墊517，著陸墊517更好地能夠抵抗在半導體製造、測試及操作程序中所涉及之應力。詳言之，可利用網孔701以減少或消除可沿著陸墊517之側壁發生的分層或剝落。分層及剝落之此減少或防止將有助於防止缺陷，且提高半導體製造程序之總體良率。
現返回圖5及圖6，在第三重佈層509已形成有網孔701之後，第六鈍化層513可形成於第三重佈層509及網孔701上方，以便保護第三重佈層509及其他下伏結構。在一實施例中，類似於第三鈍化層503之第六鈍化層513可由諸如PBO之聚合物形成，或可由類似於第三鈍化層503之材料(例如，聚醯亞胺或聚醯亞胺衍生物)形成。第六鈍化層513可形成為具有介於約2μm與約15μm之間的厚度，諸如約5μm。
在已形成第六鈍化層513之後，可藉由移除第六鈍化層513之部分以暴露下伏著陸墊517之至少一部分來形成穿過第六鈍化層513之第三開口515。第三開口515允許著陸墊517與UBM 519之間的接觸。可使用合適的光微影遮罩及蝕刻製程形成第三開口515，但可使用任何合適的製程以暴露著陸墊517之部分。
在一實施例中，第三開口515可形成為在第三開口515之底部處具有小於第三半徑R3的半徑，使得第三開口515曝露著陸墊517之導電材料而不暴露網孔701。因而，在一實施例中，第三開口515可具有介於約50μm與約110μm之間的第四半徑R4，諸如約100μm。然而，可 使用任何合適的尺寸。
一旦著陸墊517已經由第六鈍化層513暴露，UBM 519便可形成為經由第六鈍化層513與著陸墊517電接觸。UBM 519可包含三個導電材料層，諸如鈦層、銅層及鎳層。然而，一般熟習此項技術者將認識到，存在適合於形成UBM 519之材料及層之許多合適配置，諸如鉻/鉻-銅合金/銅/金之配置、鈦/鈦鎢/銅之配置或銅/鎳/金之配置。可用於UBM 519之任何合適的材料或材料層全部意欲包括於當前申請案之範疇內。
UBM 519可藉由在第六鈍化層513上方及沿穿過第六鈍化層513之第三開口515之內部形成每一層來產生。可使用諸如電化學鍍覆之鍍覆製程執行每一層之形成，但取決於所要材料，可替代地使用其他形成製程，諸如濺鍍、蒸鍍或PECVD製程。UBM 519可形成為具有介於約0.7μm與約10μm之間的厚度，諸如約5μm。一旦已形成所要層，便可接著經由合適的光微影遮罩及蝕刻製程移除層之部分以移除非所要材料且以諸如圓形、八邊形、正方形或矩形形狀之所要形狀保留UBM 519，但可替代地形成任何所要形狀。
UBM 519亦可形成為在網孔701上方延伸且延伸超出該等網孔。在一個特定實施例中，UBM 519形成為延伸超出網孔701且具有在著陸墊517之外部部分(超出網孔701)正上方的側壁。因而，UBM 519可具有大於第二半徑R2且小於第一半徑R1(諸如，藉由介於約180μm與約230μm之間，諸如約210μm)的第五半徑R5。然而，可使用任何合適的距離。
可利用第三外部連接件521以提供用於電連接至第三重佈層509之外部連接點，且可為(例如)接點凸塊，但可利用任何合適的連接件。在第三外部連接件521為接點凸塊之實施例中，第三外部連接件521可包含諸如錫之材料或諸如銀、無鉛錫或銅之其他合適的材料。 在第三外部連接件521為錫焊料凸塊之實施例中，第三外部連接件521可藉由最初經由諸如蒸鍍、電鍍、印刷、焊料轉移、植球等之此類常用方法將錫層形成至(例如)約100μm之厚度來形成。一旦錫層已形成於結構上，便可執行回焊以便將材料塑形成所要凸塊形狀。
藉由在第三重佈層509之著陸墊517部分內形成網孔701，可利用第五鈍化層511之介電質作為緩衝劑，以便吸收在後續製造、測試及操作程序期間產生之應力中的至少一些應力。藉由吸收此等應力中之至少一些應力，網孔701可用以減少可沿著陸墊517之側壁發生的分層及剝落，藉此防止缺陷且提高併有網孔701之半導體裝置的可靠性以及製造良率。
圖8說明另一實施例，其中網孔701各自經個別地塑形為圓形網孔801而非形成為圓形形狀之單獨區段(如上文關於圖7所描述)。在此實施例中，圓形網孔801中之每一者(諸如)藉由具有介於約10μm與約50μm之間的直徑(諸如，約20μm)而具有等於第一厚度T1之直徑。另外，圓形網孔801彼此可間隔開介於約10μm與約50μm之間的第一寬度W1，諸如約20μm。此處，可利用任何合適的尺寸及放置。
在一實施例中，圓形網孔801經配置以使得個別圓形網孔801之最遠點(相對於著陸墊517之中心)處於第二半徑R2處。另外，在個別圓形網孔801之最遠點處於第二半徑R2處的情況下，個別圓形網孔801之最內點(相對於著陸墊517之中心)處於第三半徑R3處，藉此將個別圓形網孔801配置成較大圓形形狀。然而，可利用任何合適的放置。
圖9說明另一實施例，其中網孔701各自經塑形為矩形網孔901而非形成為圓形形狀之單獨區段(如上文關於圖7所描述)或形成為個別圓形網孔801(如上文關於圖8所描述)。在此實施例中，矩形網孔901中之每一者(諸如)藉由具有介於約10μm與約50μm之間的直徑(諸如，約20μm)而具有等於第一厚度T1之尺寸。另外，矩形網孔901彼 此可間隔開介於約10μm與約50μm之間的第一寬度W1，諸如約20μm。然而，可利用任何合適的尺寸。
在一實施例中，矩形網孔901可經配置以使得個別矩形網孔901之最遠點(相對於著陸墊517之中心)處於第二半徑R2處。另外，在矩形網孔901之最遠點處於第二半徑R2處的情況下，個別矩形網孔901之最內點(相對於著陸墊517之中心)處於第三半徑R3處，藉此將矩形網孔901配置成較大圓形形狀。然而，可利用任何合適的放置。
圖10說明經正規化模擬資料(使用四分之一封裝模型及TCB1000(CLR TCB)模型化條件)之表，其說明網孔701在著陸墊517內之放置減少可由銅及鈍化層收縮誘發的側壁應力。在第一測試中(且使用由諸如PBO之周圍介電材料1003包圍的第一著陸墊1001作為經正規化之應力量1.00)，在第二著陸墊1005內包括網孔701將應力量減少至在無網孔701之情況下的原始應力之92%。
類似地，在第三著陸墊1007由諸如銅之金屬1009而非介電材料包圍(但藉由諸如PBO之介電質1011分離)的實施例中，將網孔701包括至第四著陸墊1013中將應力自1.27(經正規化至無網孔701且由周圍介電材料1003包圍之第一著陸墊1001)減少至1.08。因而，包括網孔701引起應力之減少，其亦將導致分層及剝落之減少，從而導致較高良率及較可靠產品。
圖11說明具有實際著陸墊1103及與實際UBM 1107接觸之實際網孔1105的實際重佈層1101之圖片。如可見，沿實際著陸墊1103之側壁不存在裂紋或側壁分層。裂紋及分層之此類防止可改良良率及效能。
圖12說明載體基板101自第一半導體裝置201及第二半導體裝置301之脫接。在一實施例中，第三外部連接件521且因此包括第一半導體裝置201及第二半導體裝置301之結構可附接至環狀結構1201。環狀結構1201可為意欲在脫接製程期間及之後向結構提供支撐及穩定性之 金屬環。在一實施例中，使用(例如)紫外光膠帶1203將第三外部連接件521、第一半導體裝置201及第二半導體裝置301附接至環狀結構，但可替代地使用任何其他合適的黏著劑或附接件。
一旦第三外部連接件521且因此包括第一半導體裝置201及第二半導體裝置301之結構附接至環狀結構1201，便可使用(例如)熱製程以變更黏著層103之黏著特性而將載體基板101自包括第一半導體裝置201及第二半導體裝置301之結構脫接。在特定實施例中，利用諸如紫外線(UV)雷射、二氧化碳(CO2)雷射或紅外線(IR)雷射之能量源以輻照且加熱黏著層103，直至黏著層103失去其黏著特性中之至少一些特性。一旦以上操作經執行，載體基板101及黏著層103便可與包含第三外部連接件521、第一半導體裝置201及第二半導體裝置301之結構實體上分離且自該結構移除。
圖12另外說明圖案化聚合物層105以便暴露通路111(連同相關聯之第一晶種層107)。在一實施例中，可使用(例如)雷射鑽孔方法來圖案化聚合物層105。在此方法中，諸如光熱轉換(LTHC)層或水溶性保護膜(hogomax)層(在圖12中未分離地說明)之保護層首先沈積於聚合物層105上方。一旦受到保護，雷射便導向聚合物層105之需要被移除以便暴露下伏通路111之彼等部分。在雷射鑽孔製程中，鑽孔能量可在自0.1mJ至約30mJ之範圍內，且相對於聚合物層105之法線之鑽孔角度為約0度(垂直於聚合物層105)至約85度。在一實施例中，圖案化可經形成以在通路111上方形成第四開口1205以具有介於約100μm與約300μm之間的寬度，諸如約200μm。
在另一實施例中，聚合物層105可藉由以下操作來圖案化：最初將光阻(在圖12中未個別地說明)塗覆至聚合物層105，且接著使光阻暴露至經圖案化能量源(例如，經圖案化光源)以便誘發化學反應，藉此在光阻之暴露至經圖案化光源之彼等部分中誘發實體改變。接著將 顯影劑塗覆至暴露光阻以利用該等實體改變，且取決於所要圖案而選擇性地移除光阻之暴露部分或光阻之未暴露部分，且用(例如)乾式蝕刻製程移除聚合物層105之下伏暴露部分。然而，可利用用於圖案化聚合物層105之任何其他合適的方法。
圖13說明在第四開口1205內放置背側球墊1301以便保護現暴露之通路111。在一實施例中，背側球墊1301可包含導電材料，諸如焊錫膏或氧焊保護(OSP)材料，但可替代地利用任何合適的材料。在一實施例中，可使用模板塗覆背側球墊1301，但可替代地利用任何合適的塗覆方法，且接著回焊背側球墊以便形成凸塊形狀。
圖13亦說明將背側保護層1303放置於背側球墊1301上方且將其圖案化，從而有效地密封背側球墊1301與通路111之間的結合部分以免濕氣侵入。在一實施例中，背側保護層1303可為保護材料，諸如PBO、抗焊劑(SR)、層壓複合(LC)帶、味之素積膜(ABF)、不導電膏(NCP)、不導電膜(NCF)、經圖案化底膠(PUF)、翹曲改良黏著劑(WIA)、液體模塑料V9、此等材料之組合或其類似者。然而，亦可使用任何合適的材料。可使用諸如網版印刷、層壓、旋塗或其類似者之製程將背側保護層1303形成為介於約1μm至約200μm之間的厚度。
圖13亦說明：一旦背側保護層1303已經放置，背側保護層1303便可經圖案化以便暴露背側球墊1301。在一實施例中，可使用(例如)雷射鑽孔方法圖案化背側保護層1303，藉由雷射鑽孔方法，雷射導向背側保護層1303之需要被移除以便暴露背側球墊1301之彼等部分。在雷射鑽孔製程期間，鑽孔能量可在自0.1mJ至約30mJ之範圍內，且相對於背側保護層1303之法線之鑽孔角度為約0度(垂直於背側保護層1303)至約85度。在一實施例中，該暴露可形成具有介於約30與約300之間的直徑(諸如，約150μm)的開口。
在另一實施例中，背側保護層1303可藉由以下操作來圖案化： 最初將光阻(在圖13中未個別地說明)塗覆至背側保護層1303，且接著使光阻暴露至經圖案化能量源(例如，經圖案化光源)以便誘發化學反應，藉此在光阻之暴露至經圖案化光源之彼等部分中誘發實體改變。接著將顯影劑塗覆至暴露光阻以利用該等實體改變，且取決於所要圖案而選擇性地移除光阻之暴露部分或光阻之未暴露部分，且用(例如)乾式蝕刻製程移除背側保護層1303之下伏暴露部分。然而，可利用用於圖案化背側保護層1303之任何其他合適的方法。
圖13亦說明將背側球墊1301接合至第一封裝1300。在一實施例中，第一封裝1300可包含第三基板1305、第三半導體裝置1307、第四半導體裝置1309(接合至第三半導體裝置1307)、第三接觸襯墊1311、第二囊封劑1313及第四外部連接件1315。在一實施例中，第三基板1305可為(例如)封裝基板，其包含內部互連件(例如，穿過基板通路1317)以將第三半導體裝置1307及第四半導體裝置1309連接至背側球墊1301。
替代地，第三基板1305可為插入件，其用作中間基板以將第三半導體裝置1307及第四半導體裝置1309連接至背側球墊1301。在此實施例中，第三基板1305可為(例如)矽基板(摻雜或未摻雜)或絕緣體上矽(SOI)基板之主動層。然而，第三基板1305可替代地為玻璃基板、陶瓷基板、聚合物基板或可提供合適的保護及/或互連功能性之任何其他基板。此等及任何其他合適的材料可替代地用於第三基板1305。
第三半導體裝置1307可為經設計以用於預期目的之半導體裝置，諸如邏輯晶粒、中央處理單元(CPU)晶粒、記憶體晶粒(例如，DRAM晶粒)、此等晶粒之組合或其類似者。在一實施例中，第三半導體裝置1307在其中包含積體電路裝置，諸如電晶體、電容器、電感器、電阻器、第一金屬化層(未圖示)及其類似者，以按需要用於特定功能性。在一實施例中，第三半導體裝置1307經設計及製造以接合第 一半導體裝置201或與第一半導體裝置並行地起作用。
第四半導體裝置1309可類似於第三半導體裝置1307。舉例而言，第四半導體裝置1309可為經設計以用於預期目的且包含用於所要功能性之積體電路裝置的半導體裝置(例如，DRAM晶粒)。在一實施例中，第四半導體裝置1309經設計以接合第一半導體裝置201及/或第三半導體裝置1307或與第一半導體裝置及/或第三半導體裝置並行地起作用。
第四半導體裝置1309可接合至第三半導體裝置1307。在一實施例中，第四半導體裝置1309僅與第三半導體裝置1307實體地接合，諸如藉由使用黏著劑。在此實施例中，可使用(例如)線接合件1319將第四半導體裝置1309及第三半導體裝置1307電連接至第三基板1305，但可替代地利用任何合適的電接合件。
替代地，第四半導體裝置1309可實體地且電接合至第三半導體裝置1307。在此實施例中，第四半導體裝置1309可包含第四外部連接件(在圖13中未分離地說明)，其與第三半導體裝置1307上之第五外部連接件(在圖13中亦未分離地說明)連接，以便將第四半導體裝置1309與第三半導體裝置1307互連。
第三接觸襯墊1311可形成於第三基板1305上以形成第三半導體裝置1307與(例如)第四外部連接件1315之間的電連接。在一實施例中，第三接觸襯墊1311可形成於第三基板1305內之電佈線(諸如，穿過基板通路1317)上方且與其電接觸。第三接觸襯墊1311可包含鋁，但可替代地使用諸如銅之其他材料。可使用諸如濺鍍之沈積製程以形成材料層(未圖示)且可接著經由合適製程(諸如，光微影遮罩及蝕刻)移除該材料層之部分以形成第三接觸襯墊1311而形成第三接觸襯墊1311。然而，任何其他合適的製程可用以形成第三接觸襯墊1311。第三接觸襯墊1311可形成為具有介於約0.5μm與約4μm之間的厚度，諸如約 1.45μm。
第二囊封劑1313可用以囊封及保護第三半導體裝置1307、第四半導體裝置1309及第三基板1305。在一實施例中，第二囊封劑1313可為模塑料，且可使用成型裝置(在圖13中未說明)加以放置。舉例而言，第三基板1305、第三半導體裝置1307及第四半導體裝置1309可放置於成型裝置之空腔內，且該空腔可經氣密密封。第二囊封劑1313可在空腔經氣密密封之前放置於空腔內，或可經由注入口注入至空腔中。在一實施例中，第二囊封劑1313可為模塑料樹脂，諸如聚醯亞胺、PPS、PEEK、PES、耐熱晶體樹脂、此等材料之組合或其類似者。
一旦第二囊封劑1313已放置於空腔中使得第二囊封劑1313囊封第三基板1305、第三半導體裝置1307及第四半導體裝置1309周圍之區，第二囊封劑1313便可固化以便使第二囊封劑1313硬化以達成最佳保護。雖然準確的固化製程至少部分取決於為第二囊封劑1313所選擇之特定材料，但在選擇模塑料作為第二囊封劑1313之實施例中，固化可經由諸如將第二囊封劑1313加熱至約100℃至約130℃之間(諸如，約125℃)持續約60秒至約3000秒(諸如，約600秒)的製程而發生。另外，引發劑及/或催化劑可包括於第二囊封劑1313內以較好地控制固化製程。
然而，如一般熟習此項技術者將認識到，上文所描述之固化製程僅為例示性製程，且不意欲限制當前實施例。可替代地使用其他固化製程，諸如輻照或甚至允許第二囊封劑1313在環境溫度下硬化。可使用任何合適的固化製程，且所有此類製程全部意欲包括於本文中所論述之實施例的範疇內。
在一實施例中，第四外部連接件1315可經形成以提供第三基板1305與(例如)背側球墊1301之間的外部連接。第四外部連接件1315可 為接點凸塊，諸如微凸塊或控制崩潰晶片連接(C4)凸塊，且可包含諸如錫之材料或諸如銀或銅之其他合適的材料。在第四外部連接件1315為錫焊料凸塊之實施例中，第四外部連接件1315可藉由最初經由諸如蒸鍍、電鍍、印刷、焊料轉移、植球等之任何合適的方法將錫層形成至(例如)約100μm之厚度來形成。一旦錫層已形成於結構上，便可執行回焊以便將材料塑形成所要凸塊形狀。
一旦已形成第四外部連接件1315，便使第四外部連接件1315與背側球墊1301對準且放置成與其實體接觸，且執行接合。舉例而言，在第四外部連接件1315為焊料凸塊之實施例中，接合製程可包含回焊製程，藉以使第四外部連接件1315之溫度升高至第四外部連接件1315將液化及流動的點，藉此一旦第四外部連接件1315重新凝固便將第一封裝1300接合至背側球墊1301。
圖13另外說明將第二封裝1321接合至背側球墊1301。在一實施例中，第二封裝1321可類似於第一封裝1300，且可利用類似製程接合至背側球墊1301。然而，第二封裝1321亦可不同於第一封裝1300。
圖14說明將第三外部連接件521自環狀結構1201脫接及將結構單粒化以形成第一整合式扇出疊層封裝(InFO-POP)結構1400。在一實施例中，第三外部連接件521可藉由最初使用(例如，第二紫外光膠帶)將第一封裝1300及第二封裝1321接合至第二環狀結構來自環狀結構1201脫接。一旦經接合，便可用紫外輻射輻照紫外光膠帶1203，且一旦紫外光膠帶1203已失去其黏著性，第三外部連接件521便可與環狀結構1201實體地分離。
一旦經脫接，便可執行結構之單粒化以形成第一InFO-POP結構1400。在一實施例中，單粒化可藉由以下步驟執行：使用鋸刀(未圖示)割穿通路111之間的囊封劑401及聚合物層105，藉此使一個區段與另一區段分離以形成具有第一半導體裝置201之第一InFO-POP結構 1400。然而，如一般熟習此項技術者將認識到，利用鋸刀以將第一InFO-POP結構1400單粒化僅為一個說明性實施例，且不意欲為限制性的。可替代地利用用於將第一InFO-POP結構1400單粒化之替代方法，諸如利用一或多次蝕刻以分離第一InFO-POP結構1400。此等方法及任何其他合適的方法可替代地用以將第一InFO-POP結構1400單粒化。
藉由如上文所描述使第一InFO-POP結構1400之第三重佈層509的著陸墊517形成有網孔701，可獲得較可靠裝置。詳言之，藉由如本文中之實施例中之任一者中所描述形成網孔701，著陸墊517將能夠處置可在測試、製造及操作程序之熱循環期間發生的側壁應力。因而，可減少或消除否則可由此等應力引起之分層、剝落及開裂，以允許較大良率及較可靠裝置。
根據一實施例，提供一半導體裝置，其包含在半導體裝置及通路(vias)上方之第一重佈層。該等通路係藉由囊封劑(encapsulant)而與半導體裝置分離，且第一重佈層包含具有導電材料之著陸墊區(landing pad region)，其中著陸墊區之每一部分與著陸墊區之每一其他部分電連接。複數個網孔在著陸墊內，其中該複數個網孔中之個別者由導電材料包圍。
根據另一實施例，提供一半導體裝置，其包含在基板上方之重佈層，該重佈層具有著陸墊(landing pad)，該著陸墊具有圓形形狀。複數個介電柱塞(dielectric plugs)延伸穿過著陸墊，其中該複數個介電柱塞係以圓形圖案配置。一鈍化層在該重佈層上方且覆蓋該複數個介電柱塞。一開口穿過鈍化層，其中該開口暴露著陸墊之一部分。凸塊下金屬與著陸墊之暴露部分實體接觸(physical contact)，該凸塊下金屬在複數個介電柱塞中之每一者上方。
根據另一實施例，提供製造半導體裝置之方法，其包含：用囊 封劑囊封半導體裝置及通路，其中在囊封之後，該通路藉由該囊封劑而與半導體裝置分離。在通路及半導體裝置上方形成重佈層，該重佈層包含具有圓形形狀之著陸墊及在著陸墊內之複數個網目開口(mesh openings)，其中該複數個網目開口係以圓形圖案配置。形成第一鈍化層，其覆蓋該複數個網目開口，且移除第一鈍化層之部分以形成穿過第一鈍化層之開口，其中移除該等部分暴露著陸墊之一部分。形成凸塊下金屬，其與著陸墊之暴露部分實體接觸，該凸塊下金屬在複數個網目開口中之每一者上方。
前文概述數個實施例之特徵，使得熟習此項技術者可較好地理解本揭露之態樣。熟習此項技術者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他程序及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露之精神及範疇，且其可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、替代及更改。

Claims (10)

  1. 一種半導體裝置，其包含：在一半導體裝置及通路上方之一第一重佈層，其中該等通路係藉由一囊封劑而與該半導體裝置分離，該第一重佈層包含具有導電材料之一著陸墊區，其中該著陸墊區之每一部分與該著陸墊區之每一其他部分電連接；在該著陸墊區內之複數個網孔，其中該複數個網孔中之該等個別者由該導電材料包圍；及在該第一重佈層上方之一鈍化層，其中該鈍化層覆蓋該著陸墊區內之該複數個網孔。
  2. 如請求項1之半導體裝置，其中該複數個網孔形成一不連續圓形形狀。
  3. 如請求項2之半導體裝置，其中該不連續圓形形狀具有介於約170μm與約200μm之間的一外徑及介於約120μm與約190μm之間的一內徑。
  4. 如請求項1之半導體裝置，其中該複數個網孔中之一第一者與該複數個網孔中之一第二者分離大於約10μm之一寬度。
  5. 如請求項1之半導體裝置，其進一步包含與該著陸墊區實體連接之一凸塊下金屬，其中該凸塊下金屬在與該半導體裝置之一主表面平行的一方向上延伸超出該等網孔。
  6. 如請求項1之半導體裝置，其中該複數個網孔中之至少一者具有一圓形形狀，或該複數個網孔中之至少一者具有一實質上正方形形狀。
  7. 一種半導體裝置，其包含：一基板上方之一重佈層，其具有一著陸墊，該著陸墊具有一 圓形形狀；延伸穿過該著陸墊的複數個介電柱塞，其中該複數個介電柱塞係以一圓形圖案配置；一鈍化層，其在該重佈層上方且覆蓋該複數個介電柱塞；穿過該鈍化層之一開口，其中該開口暴露該著陸墊之一部分；及一凸塊下金屬，其與該著陸墊之該暴露部分實體接觸，該凸塊下金屬在該複數個介電柱塞中之每一者上方。
  8. 如請求項7之半導體裝置，其中該著陸墊之該圓形形狀的一第一半徑大於該複數個介電柱塞之該圓形圖案的一第二半徑，其中該第二半徑為該圓形圖案之一外徑。
  9. 如請求項8之半導體裝置，其中該凸塊下金屬具有大於該第二半徑之一第三半徑。
  10. 一種製造一半導體裝置之方法，該方法包含：用一囊封劑囊封一半導體裝置及一通路，其中在該囊封之後，該通路藉由該囊封劑而與該半導體裝置分離；在該通路及該半導體裝置上方形成一重佈層，該重佈層包含具有一圓形形狀之一著陸墊及在該著陸墊內之複數個網目開口，其中該複數個網目開口係以一圓形圖案配置；形成一第一鈍化層，其覆蓋該複數個網目開口；移除該第一鈍化層之部分以形成穿過該第一鈍化層之一開口，其中該移除該等部分暴露該著陸墊之一部分，且該第一鈍化層之未移除部分覆蓋該複數個網目開口；及形成一凸塊下金屬在該第一鈍化層上，其覆蓋該著陸墊之該暴露部分，以及覆蓋該著陸墊內之該複數個網目開口。
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