KR20170119663A - 반도체 장치 및 제조 방법 - Google Patents

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KR20170119663A
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쳉시엔 시에
시엔웨이 첸
첸화 유
충슈 린
웨이쳉 우
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Abstract

랜딩 패드를 갖는 재분배층이 기판 위에 형성되며, 하나 이상의 메시 홀이 랜딩 패드를 통해 연장한다. 메시 홀은 원 형상으로 배열될 수 있고, 패시베이션층이 랜딩 패드 및 메시 홀 위에 형성될 수 있다. 개구가 패시베이션층을 통해 형성되고, 언더범프 금속화부가 랜딩 패드의 노출된 부분과 접촉하도록 형성되고, 메시 홀 위에서 연장한다. 메시 홀을 활용함으로써, 발생할 수 있는 측벽 갈라짐 및 박리가 감소되거나 제거될 수 있다.

Description

반도체 장치 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
일반적으로, 반도체 다이는 솔더 범프를 활용하는 일종의 패키징을 통해 반도체 다이 외부의 다른 장치에 연결될 수 있다. 솔더 범프는 처음에 반도체 다이의 도전성 부분과 접촉하는 언더범프 금속화(underbump metallization)층을 형성하고 그 다음 언더범프 금속화부 상으로 솔더를 배치함으로써 형성될 수 있다. 솔더가 배치된 후에, 원하는 범프 형상으로 솔더를 성형하기 위하여 리플로우 동작이 수행될 수 있다. 그 다음, 솔더 범프는 외부 장치와 물리적으로 접촉하게 배치될 수 있고, 솔더 범프를 외부 장치와 접합하기 위하여 다른 리플로우 동작이 수행될 수 있다. 이러한 방식으로, 물리적, 전기적 연결이 반도체 다이와, 인쇄 회로 보드, 다른 반도체 다이 또는 이와 유사한 것과 같은 외부 장치 사이에 형성될 수 있다.
그러나, 언드 범프 금속화부를 포함하는 물질은 단순히 유전 물질, 금속화 물질, 에칭 정지 물질, 배리어층 물질 및 반도체 다이의 형성에 활용되는 다른 물질과 같은 많은 상이한 물질들의 적층 상으로 배치된 하나 이상의 종류의 물질이다. 이러한 상이한 물질들 각각의 물질은 다른 물질과 상이한 고유의 열팽창 계수를 가질 수 있다. 이러한 종류의 열팽창 계수 불일치는 각각의 물질이 이후의 처리, 시험 또는 사용 동안 반도체 다이가 가열될 때 상이한 거리로 팽창하게 한다. 이와 같이, 상승된 온도에서, 상이한 물질, 따라서 반도체 다이의 상이한 부분 사이에 응력(stress)가 형성되게 하는 열팽창 계수 불일치가 있다. 제어되지 않는다면, 이러한 응력은, 특히 사용된 물질이 구리 및 저-k(low-k) 유전층을 포함할 때, 물질의 다양한 층들 사이에 갈라짐(delamination)이 발생하게 할 수 있다. 이러한 갈라짐은 제조 공정 동안이나 아니면 이의 의도된 사용 동안 반도체 다이를 손상시키거나 심지어 파괴할 수 있다.
본 개시 내용의 양태들은 이어지는 발명을 실시하기 위한 구체적인 내용으로부터 첨부된 도면과 함께 숙독될 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들은 배율에 맞추어 작도되지 않은 것이 주목된다. 사실, 다양한 특징부의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예에 따라 관통 비아의 형성을 도시한다.
도 2는 일부 실시예에 따라 제1 반도체 장치의 실시예를 도시한다.
도 3은 일부 실시예에 따라 관통 비아 사이의 제1 반도체 장치의 배치를 도시한다.
도 4는 일부 실시예에 따라 제1 반도체 장치와 관통 비아의 봉지(encapsulation)를 도시한다.
도 5는 일부 실시예에 따라 재분배층 및 외부 연결부의 형성을 도시한다.
도 6은 일부 실시예에 따라 랜딩 패드(landing pad) 및 메시 홀(mesh hole)을 갖는 제3 재분배층의 상세 단면도를 도시한다.
도 7은 일부 실시예에 따라 랜딩 패드 및 메시 홀을 위에서 아래로 본 도면을 도시한다.
도 8은 일부 실시예에 따라 원형 메시 홀의 단면도를 도시한다.
도 9는 일부 실시예에 따라 정사각형 메시 홀의 단면도를 도시한다.
도 10은 일부 실시예에 따라 메시 홀(mesh hole)의 포함에 의해 성취되는 스트레스 감소를 예시하는 시뮬레이션 데이터를 도시한다.
도 11은 일부 실시예에 따라 갈라짐 또는 크랙이 없는 구조체를 도시한다.
도 12는 일부 실시예에 따라 캐리어 웨이퍼의 접합 분리(debonding)를 도시한다.
도 13은 일부 실시예에 따라 제1 패키지와 제2 패키지의 접합을 도시한다.
도 14는 일부 실시예에 따라 싱귤레이션 공정을 도시한다.
다음의 개시 내용은 제공된 내용의 다양한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트 및 장치의 특정 예가 본 개시 내용을 간략화하기 위하여 아래에서 설명된다. 물론, 이들은 단순히 예이며, 한정하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 특징 위 또는 그 상의 제1 특징의 형성은 제1 및 제2 특징이 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 특징이 직접 접촉하지 않을 수 있도록, 추가 특징들이 제1 및 제2 특징 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료의 목적을 위한 것이며, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어는 도면에서 도시된 바와 같이 한 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 설명하기 위해, 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간과 관련된 용어는 도면에 도시된 배향에 더하여 사용 또는 동작 중인 장치의 상이한 배향을 아우르도록 의도된다. 장치는 달리(90도 회전되거나 다른 배향 배향으로) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다.
도 1을 참조하면, 캐리어 기판(101)이 도시되며, 접착층(103), 폴리머층(105) 및 제1 시드층(107)이 캐리어 기판(101) 위에 있다. 캐리어 기판(101)은, 예를 들어, 유리 또는 실리콘 산화물과 같은 실리콘 기반 물질 또는 알루미늄 산화물과 같은 다른 물질, 이러한 물질의 임의의 조합 또는 이와 유사한 것을 포함한다. 캐리어 기판(101)은 제1 반도체 장치(201) 및 제2 반도체 장치(301)(도 1에서는 도시되지 않지만, 도 2a 내지 3에 관하여 도시되고 아래에서 논의된다)와 같은 반도체 장치의 부착을 위한 공간을 제공하기 위하여 평탄하다.
접착층(103)은 위에 놓이는 구조체(예를 들어, 폴리머층(105))의 부착을 돕기 위하여 캐리어 기판(101) 상에 배치된다. 일 실시예에서, 접착층(103)은 자외선 광에 노출될 때 접착 특성을 잃어버리는 자외선 접착제를 포함할 수 있다. 그러나, 압력 감지 접착제, 방사성 경화 접착제, 에폭시, 이들의 조합 또는 이와 유사한 것과 같은 다른 종류의 접착제도 사용될 수 있다. 접착층(103)은 압력 하에서 쉽게 변형 가능한 반액체 또는 젤 형태로 캐리어 기판(101) 상으로 배치될 수 있다.
폴리머층(105)은 접착층(103) 위에 배치되고, 예를 들어, 제1 반도체 장치(201) 및 제2 반도체 장치(301)가 부착되었다면, 제1 반도체 장치(201) 및 제2 반도체 장치(301)에 보호를 제공하기 위하여 활용된다. 일 실시예에서, 폴리머층(105)은 PBO(polybenzoxazole)일 수 있지만, 폴리이미드 또는 폴리이미드 유도체, SR(Solder Resistance) 또는 ABF(Ajinomoto build-up film)와 같은 다른 적합한 물질이 이 대신에 활용될 수 있다. 폴리머층(105)이, 대략 5 ㎛와 같은 대략 2 ㎛ 내지 대략 15 ㎛의 두께로, 예를 들어, 스핀 코팅 공정을 이용하여 배치될 수 있지만, 임의의 적합한 방법 및 두께가 이 대신에 사용될 수 있다.
제1 시드층(107)은 폴리머층(105) 위에 형성된다. 일 실시예에서, 제1 시드층(107)은 후속 처리 단계 동안 더 두꺼운 층의 형성을 돕는 도전성 물질의 얇은 층이다. 제1 시드층(107)은 대략 1,000 Å 두께의 티타늄층과, 이에 이어지는 대략 5,000 Å 두께의 구리층을 포함할 수 있다. 제1 시드층(107)은, 원하는 물질에 따라, 스퍼터링, 증발(evaporation) 또는 PECVD 공정과 같은 공정을 이용하여 형성될 수 있다. 제1 시드층(107)은 대략 0.5 ㎛와 같은 대략 0.3 ㎛ 내지 1 ㎛의 두께를 갖도록 형성될 수 있다.
또한, 도 1은 제1 시드층(107) 위의 포토레지스트(109)의 배치 및 패터닝을 도시한다. 일 실시예에서, 포토레지스트(109)는, 예를 들어, 스핀 코팅 기술을 이용하여 대략 120 ㎛와 같은 대략 50 ㎛ 내지 대략 250 ㎛의 높이로 제1 시드층(107) 상에 배치될 수 있다. 그 다음, 제자리에 있을 때, 포토레지스트(109)는 화학 반응을 유도하도록 패터닝된 에너지원(예를 들어, 패터닝된 광원)에 포토레지스트(109)를 노출시켜 이에 의해 패터닝된 광원에 노출된 포토레지스트(109)의 이러한 부분에서 물리적 변화를 유도함으로써 패터닝될 수 있다. 그 다음, 원하는 패턴에 따라, 물리적 변화를 이용하고 포토레지스트(109)의 노출된 부분 또는 포토레지스트(109)의 노출되지 않은 부분을 선택적으로 제거하기 위하여, 현상제가 노출된 포토레지스트(109)에 인가된다.
일 실시예에서, 포토레지스트(109) 내로 형성된 패턴은 비아(111)를 위한 패턴이다. 비아(111)는 제1 반도체 장치(201) 및 제2 반도체 장치(301)와 같은 이후에 부착되는 장치의 상이한 측에 위치되도록 하는 배치로 형성된다. 그러나, 제1 반도체 장치(201) 및 제2 반도체 장치가 비아(111)의 반대하는 측들에 배치되도록 위치되는 것에 의하는 것과 같이, 비아(111)의 패턴을 위한 임의의 적합한 배치가 이 대신에 활용될 수 있다.
일 실시예에서, 비아(111)는 포토레지스트(109) 내에 형성된다. 일 실시예에서, 비아(111)는 구리, 텅스텐, 다른 도전성 금속 또는 이와 유사한 것과 같은 하나 이상의 도전성 물질을 포함하고, 예를 들어, 전기 도금, 무전해 도금 또는 이와 유사한 것에 의해 형성될 수 있다. 일 실시예에서, 전기 도금 공정이 사용되며, 제1 시드층(107)과 포토레지스트(109)는 전기 도금 용액 내에 담그지거나 침지된다. 제1 시드층(107) 표면은 제1 시드층(107)이 전기 도금 공정에서 캐소드로 기능하도록 외부 DC 전원의 음극 측에 전기적으로 연결된다. 구리 애노드와 같은 고체 도전성 애노드도 용액 내에 침지되며, 전원의 양극 측에 부착된다. 애노드로부터의 원자가 용액 내로 분해되고, 이로부터 캐소드, 예를 들어, 제1 시드층(107)이 분해된 원자를 획득하여, 이에 의해 포토레지스트(109)의 개구 내에 제1 시드층(107)의 노출된 도전성 영역을 도금한다.
비아(111)가 포토레지스트(109) 및 시드층(107)을 이용하여 형성되면, 포토레지스트(109)는 적합한 제거 공정(도 1에서는 도시되지 않지만, 아래의 도 3에 도시됨)을 이용하여 제거된다. 일 실시예에서, 플라즈마 애싱(ashing) 공정이 포토레지스트(109)를 제거하기 위하여 사용될 수 있으며, 이에 의해 포토레지스트(109)가 열 분해를 겪어 제거될 수 있을 때까지 포토레지스트(109)의 온도가 증가될 수 있다. 그러나, 습식 스트립(wet strip)과 같은 임의의 다른 적합한 공정이 이 대신에 활용될 수 있다. 포토레지스트(109)의 제거는 제1 시드층(107)의 아래에 놓이는 부분을 노출시킬 수 있다.
노출되면, 제1 시드층(107)의 노출된 부분의 제거가 수행될 수 있다(도 1에서는 도시되지 않지만, 아래의 도 3에 도시됨). 일 실시예에서, 제1 시드층(107)의 노출된 부분(예를 들어, 비아(111)에 의해 덮이지 않은 부분)이, 예를 들어, 습식 또는 건식 에칭 공정에 의해 제거될 수 있다. 예를 들어, 건식 에칭 공정에서, 반응물은 비아(111)를 마스크로서 이용하여 제1 시드층(107)을 향하여 지향될 수 있다. 다른 실시예에서, 제1 시드층(107)의 노출된 부분을 제거하기 위하여, 에천트(etchant)가 분사되거나 아니면 제1 시드층(107)과 접촉될 수 있다. 제1 시드층(107)의 노출된 부분이 에칭되어 제거된 후에, 폴리머층(105)의 일부가 비아(111) 사이에서 노출된다.
도 2는 비아(111)(도 2에서는 도시되지 않지만, 도 3에 관하여 아래에서 도시되고 설명됨) 내의 폴리머층(105)에 부착될 제1 반도체 장치(201)를 도시한다. 일 실시예에서, 제1 반도체 장치(201)는 제1 기판(203), 제1 능동 장치(개별로 도시되지 않음), 제1 금속화층(205), 제1 콘택 패드(207), 제1 패시베이션층(211) 및 제1 외부 커넥터(209)를 포함한다. 제1 기판(203)은 도핑되거나 도핑되지 않은 벌크 실리콘, 또는 SOI(silicon-on-insultor) 기판의 능동층을 포함할 수 있다. 일반적으로, SOI 기판은, 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator) 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 경사(graient) 기판 또는 하이브리드 배향 기판을 포함한다.
제1 능동 장치는, 제1 반도체 장치(201)를 위한 설계의 원하는 구조적 기능적 요건을 생성하는데 사용될 수 있는 커패시터, 저항, 인덕터 및 이와 유사한 것과 같은 다양한 수동 장치 및 능동 장치를 포함한다. 제1 능동 장치는 제1 기판(203) 내에 또는 제1 기판(203) 상에 임의의 적합한 방법을 이용하여 형성될 수 있다.
제1 금속화층(205)은 제1 기판(203) 위에 형성되며, 제1 능동 장치는 기능 회로를 형성하기 위하여 다양한 능동 장치에 연결되도록 설계된다. 일 실시예에서, 제1 금속화층(205)은 유전 및 도전 물질의 교대하는 층으로 형성되고, 임의의 적합한 공정(예를 들어, 퇴적(deposition), 다마신(damascene), 듀얼 다마신 등)을 통해 형성될 수 있다. 일 실시예에서, 적어도 하나의 층간 유전층(interlayer dielectric layer(IDL))에 의해 제1 기판(203)으로부터 분리되는 4개의 금속화층이 있을 수 있지만, 제1 금속화층(205)의 정확한 개수는 제1 반도체 장치(201)의 설계에 종속한다.
제1 콘택 패드(207)는 제1 금속화층(205) 위에 형성되어 이와 전기적으로 접촉할 수 있다. 제1 콘택 패드(207)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 물질이 이 대신에 사용될 수 있다. 제1 콘택 패드(207)는 물질층(미도시)을 형성하도록 스퍼터링과 같은 부착 공정을 이용하여 형성될 수 있으며, 물질층의 일부는 제1 콘택 패드(207)를 형성하기 위하여 적합한 공정(예를 들어, 포토리소그라픽 마스킹 및 에칭)을 통해 제거될 수 있다. 그러나, 임의의 다른 적합한 공정이 제1 콘택 패드(207)를 형성하기 위하여 활용될 수 있다. 제1 콘택 패드는 대략 1.45 ㎛와 같은 대략 0.5 ㎛ 내지 대략 4 ㎛의 두께를 가지도록 형성될 수 있다.
제1 패시베이션층(211)은 제1 금속화층(205)과 제1 콘택 패드(207) 위의 제1 기판(203)에 형성될 수 있다. 제1 패시베이션층(211)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공질 탄소 도핑된 실리콘 이산화물과 같은 극저-k(extremly low-k) 유전체, 이들의 조합 또는 이와 유사한 것과 같은 하나 이상의 적합한 유전 물질로 이루어질 수 있다. 제1 패시베이션층(211)이 CVD(chemical vapor deposition)와 같은 공정을 통해 형성될 수 있지만, 임의의 적합한 공정이 활용될 수 있고, 대략 9.25 KÅ과 같은 대략 0.5 ㎛ 내지 대략 5 ㎛의 두께를 가질 수 있다.
제1 외부 커넥터(209)는 제1 콘택 패드(207)와, 예를 들어, 제1 재분배층(501)(도 2에서는 도시되지 않지만, 도 5에 관하여 아래에서 도시되고 설명됨) 사이의 콘택을 위한 도전성 영역을 제공하도록 형성될 수 있다. 일 실시예에서, 제1 외부 커넥터(209)는 도전성 필라(pillar)일 수 있으며, 처음에 제1 패시베이션층(211) 위에 대략 10 ㎛와 같은 대략 5 ㎛ 내지 대략 20 ㎛의 두께로 포토레지스트(미도시)를 형성함으로써 형성될 수 있다. 포토레지스트는 도전성 필라가 통해서 연장할 제1 패시베이션층의 부분을 노출시키도록 패터닝될 수 있다. 패터닝되면, 포토레지스트(109)는 제1 패시베이션층(211)의 원하는 부분을 제거하기 위하여 마스크로서 이용될 수 있어, 이에 의해 제1 외부 커넥터(209)가 접촉할 아래에 놓이는 제1 콘택 패드(207)의 부분을 노출시킨다.
제1 외부 커넥터(209)는 제1 패시베이션층(211)과 포토레지스트 모두의 개구 내에 형성될 수 있다. 제1 외부 커넥터(209)는 구리와 같은 도전성 물질로부터 형성될 수 있지만, 니켈, 금 또는 금속 함금, 이들의 조합 또는 이와 유사한 것과 같은 다른 도전성 물질도 사용될 수 있다. 또한, 제1 외부 커넥터(209)는 제1 외부 커넥터(209)가 형성되도록 희망되는 제1 콘택 패드(207)의 도전성 부분을 통해 전류가 흐르고, 제1 콘택 패드(207)가 용액 내에 침지되는 전기 도금과 같은 공정을 이용하여 형성될 수 있다. 용액 및 전류는, 포토레지스트 및 제1 패시베이션층(211)의 개구를 채우고 그리고/또는 오버필하도록, 예를 들어, 구리를 개구 내에 부착하여, 이에 의해, 제1 외부 커넥터(209)를 형성한다. 그 다음, 제1 패시베이션층(211)의 개구 외부의 과도한 도전성 물질 및 포토레지스트는, 예를 들어, 애싱 공정, CMP(chemical mechanical polish) 공정, 이들의 조합 또는 이와 유사한 것을 이용하여 제거될 수 있다.
그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 인식하는 바와 같이, 제1 외부 커넥터(209)를 형성하기 위한 전술한 공정은 단지 하나의 설명이며, 바로 이 공정에 실시예를 제한하려고 의도되지 않는다. 오히려, 제1 외부 커넥터(209)를 형성하기 위한 임의의 적합한 공정이 이 대신에 활용될 수 있기 때문에, 설명된 공정은 단지 예시적인 것으로 의도된다. 모든 적합한 프로세스는 본 실시예의 범위 내에 포함되도록 전적으로 의도된다.
제1 금속화층(205)에 비하여 제1 기판(203)의 반대 측에, 다이 부착 필름(DAF(die attach film))(207)가 제1 반도체 장치(201)의 폴리머층(105)으로의 부착을 돕기 위하여 형성될 수 있다. 일 실시예에서, 다이 부착 필름(217)은 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 필러(filler) 또는 이들의 조합이고, 적층(lamination) 기술을 이용하여 인가된다. 그러나, 임의의 다른 적합한 대체 물질 및 형성 방법이 이 대신에 활용될 수 있다.
도 3은 제2 반도체 장치(301)의 배치와 함께 폴리머층(105) 상으로의 제1 반도체 장치(201)의 배치를 도시한다. 일 실시예에서, 제2 반도체 장치(301)는 제2 기판(303), 제2 능동 장치(개별로 도시되지 않음), 제2 금속화층(305), 제2 콘택 패드(307), 제2 패시베이션층(311) 및 제2 외부 커넥터(309)를 포함한다.
일 실시예에서, 제2 기판(303), 제2 능동 장치, 제2 금속화층(305), 제2 콘택 패드(307), 제2 패시베이션층(311) 및 제2 외부 커넥터(309)는, 제1 기판(203), 제1 능동 장치, 제1 금속화층(205), 제1 콘택 패드(207), 제1 패시베이션층(211) 및 제1 외부 커넥터(209)와 유사하지만, 이들은 상이할 수도 있다.
일 실시예에서, 제1 반도체 장치(201) 및 제2 반도체 장치(301)는, 예를 들어, 픽 앤드 플레이스(pick and place) 공정을 이용하여 폴리머층(105) 상으로 배치될 수 있다. 그러나, 제1 반도체 장치(201)와 제2 반도체 장치(301)를 배치하는 임의의 다른 대체 방법이 사용될 수 있다.
도 4는 비아(111), 제1 반도체 장치(201) 및 제2 반도체 장치(301)의 봉지(encapsulation)를 도시한다. 봉지는 상부 몰딩부와, 상부 몰딩부로부터 분리 가능한 하부 몰딩부를 포함할 수 있는 몰딩 장치(도 4에서는 개별적으로 도시되지 않음)에 수행될 수 있다. 상부 몰딩부가 하부 몰딩부에 인접하도록 강하될 때, 몰딩 캐비티가 캐리어 기판(101), 비아(111), 제1 반도체 장치(201) 및 제2 반도체 장치(301)를 위하여 형성될 수 있다.
봉지 공정 동안, 상부 몰딩부는 하부 몰딩부에 인접하게 배치될 수 있어, 이에 의해 몰딩 캐비티 내에 캐리어 기판(101), 비아(111), 제1 반도체 장치(201) 및 제2 반도체 장치(301)를 둘러쌀 수 있다. 둘러싸지면, 상부 몰딩부와 하부 몰딩부는 몰딩 캐비티로부터 가스의 유입 및 유출을 제어하기 위하여 기밀 밀봉을 형성할 수 있다. 밀봉되면, 봉지재(encapsulant)(401)가 몰딩 캐비티 내에 배치될 수 있다. 봉지재(401)는 폴리이미드, PPS, PEEK, PES, 열 저항 크리스탈 수지, 이들의 조합 또는 이와 유사한 것과 같은 몰딩 화합물 수지일 수 있다. 봉지재(401)는 상부 몰딩부 및 하부 몰딩부의 정렬 전에 몰딩 캐비티 내에 배치될 수 있거나, 아니면 주입 포트를 통해 몰딩 캐비티 내로 주입될 수 있다.
봉지재(401)가 캐리어 기판(101), 비아(111), 제1 반도체 장치(201) 및 제1 반도체 장치(301)를 봉지하도록 봉지재(401)가 몰딩 캐비티 내로 배치되면, 봉지재(401)는 최적 보호를 위하여 봉지재(401)를 단단하게 하도록 경화될 수 있다. 정확한 경화 공정이 봉지재(401)에 대하여 선택된 특정 물질에 적어도 부분적으로 의존하지만, 몰딩 화합물이 봉지재(401)로서 선택되는 일 실시예에서, 대략 600초와 같은 대략 60초 내지 3000초 동안, 대략 125℃와 같은 대략 100℃ 내지 대략 130℃로 봉지재(401)를 가열하는 것과 같은 공정을 통해 경화가 발생할 수 있다. 더하여, 개시재(initiator) 및/또는 촉매가 경화 공정을 더 양호하게 제어하도록 봉지재(401) 내에 포함될 수 있다.
그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 인식하는 바와 같이, 전술된 경화 공정은 단지 예시적인 공정이며, 본 실시예를 제한하도록 의도되지 않는다. 조사(irradiation) 또는 심지어 봉지재(401)가 주변 온도로 단단하게 되는 것을 허용하는 것과 같은 다른 경화 공정이 이 대신에 사용될 수 있다. 임의의 적합한 경화 공정이 사용될 수 있으며, 모든 이러한 공정은 여기에서 논의되는 실시예의 범위 내에 포함되는 것으로 전적으로 의도된다.
또한, 도 4는 추가 처리를 위하여 비아(111), 제1 반도체 장치(201) 및 제2 반도체 장치(301)를 노출시키키 위한 봉지재(401)의 박형화를 도시한다. 박형화는, 예를 들어 기계적 연마 또는 CMP(chemical mechanical polishing) 공정을 이용하여 수행될 수 있어, 이에 의해, 비아(111), (제1 반도체 장치(201) 상의) 제1 외부 커넥터(209), (제2 반도체 장치(301) 상의) 제2 외부 커넥터(309)가 노출될 때까지, 화학적 에천트 또는 접착제가 봉지재(401), 제1 반도체 장치(201) 및 제2 반도체 장치(301)와 반응하여 이를 연마 제거하는데 활용된다. 이와 같이, 제1 반도체 장치(201), 제2 반도체 장치(301) 및 비아(111)는, 봉지재(401)와도 평탄한, 평탄한 표면을 가질 수 있다.
그러나, 전술된 CMP 공정은 예시적인 실시예로서 제공되며, 실시예에 대한 제한으로서 의도되지 않는다. 임의의 다른 적합한 제거 가능한 공정이 이 대신에 봉지재(401), 제1 반도체 장치(201) 및 제2 반도체 장치(301)를 박형화하고, 비아(111)를 노출시키는데 사용될 수 있다. 예를 들어, 일련의 화학적 에칭이 활용될 수 있다. 이 공정 및 임의의 다른 적합한 공정이 이 대신에 봉지재(401), 제1 반도체 장치(201) 및 제2 반도체 장치(301)를 박형화하기 위하여 활용될 수 있으며, 이러한 모든 공정은 실시예의 범위 내에 포함되도록 전적으로 의도된다.
선택적으로, 봉지재(401)가 박형화된 후에, 비아(111), 제1 외부 커넥터(209) 및 제2 외부 커넥터(309)가 봉지재(401) 내에 리세스 처리될 수 있다. 일 실시예에서, 비아(111), 제1 외부 커넥터(209) 및 제2 외부 커넥터(309)는, 예를 들어, 비아(111), 제1 외부 커넥터(209) 및 제2 외부 커넥터(309)의 물질(예를 들어, 구리)에 선택적인 에천트를 활용하는 에칭 공정을 이용하여 리세스 처리될 수 있다. 비아(111), 제1 외부 커넥터(209) 및 제2 외부 커넥터(309)는 대략 180 ㎛와 같은 대략 20 ㎛ 내지 대략 300 ㎛의 깊이로 리세스 처리될 수 있다.
도 5 및 6은 제1 반도체 장치(201), 제2 반도체 장치(301), 비아(111) 및 제3 외부 연결부(521)를 상호 연결하기 위한 제1 재분배층(RDL(redistribution layer))(509), 제2 재분배층(505) 및 제3 재분배층(509)의 형성의 단면도를 도시한다(도 6은 도 5에서 점선(502)으로 둘러싸인 영역의 상세도를 도시한다). 일 실시예에서, 제1 재분배층(501)은 CVD 또는 스퍼터링과 같은 적합한 형성 공정을 통해 티타늄 구리 합금의 시드층(미도시)을 처음에 형성함으로써 형성될 수 있다. 그 다음, 포토레지스트(역시 미도시)이 시드층을 덮도록 형성될 수 있으며, 다음으로 제1 재분배층(501)이 위치되도록 희망되는 곳에 위치되는 시드층 부분을 노출시키기 위하여 포토레지스트가 패터닝될 수 있다.
포토레지스트가 형성되어 패터닝되면, 구리와 같은 도전성 물질이 도금과 같은 부착 공정을 통해 시드층 상에 형성될 수 있다. 도전성 물질이 대략 5 ㎛와 같은 대략 1 ㎛ 내지 대략 10 ㎛의 두께를 갖도록 형성될 수 있다. 그러나, 논의되는 물질 및 방법이 도전성 물질을 형성하기에 적합할 수 있지만, 이러한 물질은 단지 예시적이다. AlCu 또는 Cu와 같은 다른 적합한 물질과, CVD 또는 PVD와 같은 임의의 다른 적합한 형성 공정이 제1 재분배층(501)을 형성하기 위하여 이 대신에 사용될 수 있다.
도전성 물질이 형성되면, 포토레지스트가 애싱과 같은 적합한 제거 공정을 통해 제거될 수 있다. 이에 더하여, 포토레지스트의 제거 후에, 포토레지스트에 의해 덮인 시드층의 부분이, 예를 들어, 도전성 물질을 마스크로서 이용하는 적합한 에칭 공정을 통해 제거될 수 있다.
또한, 도 5는 제1 재분배층(501)과, 다른 아래에 놓이는 구조체에 대한 보호 및 분리를 제공하기 위한, 제1 재분배층(501) 위에 제3 패시베이션층(503)의 형성을 도시한다. 일 실시예에서, 제3 패시베이션층(503)은 POB(polybenzoxazole)일 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적합한 물질이 이 대신에 활용될 수 있다. 제3 패시베이션층(503)이, 예를 들어, 대략 7 ㎛와 같은 대략 5 ㎛ 내지 대략 25 ㎛의 두께로 스핀-코팅 공정을 이용하여 배치될 수 있지만, 임의의 다른 적합한 방법 및 두께가 이 대신에 이용될 수 있다.
제3 패시베이션층(503)이 형성된 후에, 제1 개구(504)(명료함을 위하여 도 5에서 이 중 하나만이 도시됨)가 아래에 놓이는 제1 재분배층(501)의 적어도 일부를 노출시키기 위하여 제3 패시베이션층(503)의 부분을 제거함으로써 제3 패시베이션층(503)을 통해 만들어질 수 있다. 제1 개구(504)는 제1 재분배층(501) 및 제2 재분배층(505) 사이의 콘택을 허용한다(아래에서 더 설명됨). 제1 개구(504)가 적합한 포토리소그라픽 마스크 및 에칭 공정을 이용하여 형성될 수 있지만, 제1 재분배층(501)의 부분을 노출시키기 위하여 임의의 적합한 공정이 이 대신에 사용될 수 있다.
*제2 재분배층(505)이 추가적인 라우팅(routing) 및 연결성을 제공하고 제1 재분배층(501)과 전기적으로 연결되도록 형성될 수 있다. 일 실시예에서, 제2 재분배층(505)은 제1 재분배층(501)과 유사하게 형성될 수 있다. 예를 들어, 시드층이 형성될 수 있고, 포토레지스트가 시드층의 상부에 배치되어 패터닝될 수 있고, 도전성 물질이 포토레지스트를 통해 패터닝된 개구 내로 도금될 수 있다. 형성되면, 포토레지스트가 제거될 수 있고, 아래에 놓이는 시드층이 에칭될 수 있고, 제2 재분배층(505)이 제4 패시베이션층(507)(제3 패시베이션층(503)과 유사할 수 있다)에 의해 덮일 수 있고, 제4 패시베이션층(507)이 제2 개구(506)(명료함을 위하여 도 5에서 이 중 하나만이 도시됨)를 형성하고 제2 재분배층(505)의 아래에 놓이는 도전성 부분을 노출시키도록 패터닝될 수 있다.
제3 재분배층(509)이 제2 재분배층(505)과 제3 외부 연결부(521) 사이의 전기적 연결과 함께 추가적인 라우팅을 제공하기 위하여 형성될 수 있다. 일 실시예에서, 제3 재분배층(509)이 제1 재분배층(501)과 유사한 물질 및 공정을 이용하여 형성될 수 있다. 예를 들어, 시드층이 형성될 수 있고, 포토레지스트가 제3 재분배층(509)을 위한 원하는 패턴으로 시드층의 상부에 배치되어 패터닝될 수 있고, 도전성 물질이 포토레지스트의 패터닝된 개구 내로 도금되고, 포토레지스트가 제거되고, 시드층이 에칭된다.
그러나, 전기 연결부(제2 재분배층(505)과 유사)을 단순히 라우팅하는 것에 더하여, 제3 재분배층(509)은 위에 놓이는 UBM(underbump metallization)(519)(아래에서 더 설명됨)을 형성하기 위하여 활용될 랜딩 패드(landing pad)(도 6에서 점선(517)에 의해 둘러싸인 것으로 도시됨)를 또한 포함할 수 있다. 랜딩 패드(517)는 UBM(519) 및 제3 외부 연결부(521)와의 적합한 물리적 전기적 연결을 만들도록 성형될 수 있다(도 7에 관하여 아래에서 더 상세히 설명되는 바와 같이).
제3 재분배층(509)이 형성되면, 제 재분배층(509)은 제5 패시베이션층(511)에 의해 덮일 수 있다. 제3 패시베이션층(503)과 유사한 제5 패시베이션층(511)은 PBO와 같은 폴리머로부터 형성될 있거나, 제3 패시베이션층(503)과 유사한 물질(예를 들어, 폴리이미드 또는 폴리이미드 유도체)로 형성될 수 있다. 제5 패시베이션층(511)은 대략 5 ㎛와 같은 대략 2 ㎛ 내지 대략 15 ㎛의 두께를 가지도록 형성될 수 있다.
제3 재분배층(509) 위에 제자리에(in place) 있으면, 제5 패시베이션층(511)이 제3 재분배층(509)과 평탄화될 수 있다. 일 실시예에서, 평탄화는, 예를 들어, 화학 기계 연마 공정을 이용하여 수행될 수 있어, 이에 의해 제5 패시베이션층(511)이 제3 재분배층(509)과 평탄하게 될 때까지, 제5 패시베이션층(511)의 부분을 화학적 기계적으로 제거하기 위하여 에천트 및 연마제가 회전하는 평삭판(platen)과 함께 활용될 수 있다. 그러나, 일련의 하나 이상의 에칭 또는 기계적 연마 공정과 같은 임의의 적합한 평탄화 공정이 이 대신에 활용될 수 있다.
도 7은 열 사이클 시험, 추가 처리 또는 동작 동안 제3 재분배층(509)의 랜딩 패드(517)의 측벽을 따라 축적될 수 있는 높은 측벽 박리 응력 및 크랙을 감소시키기 위하여 제3 재분배층(509)을 통과하는 메시 홀(701)을 갖는 제3 재분배층(509)이 제조되는 일 실시예의 위에서 아래로 본 도면을 도시한다. 형성되면, 메시 홀(701)은 제5 패시베이션층(511)의 유전 물질로 채워진다. 이 도면에서, 도 6에 도시된 단면도는 A-A'로 표시된 선에 의해 도시된다.
도 7에서 알 수 있는 바와 같이, 제3 재분배층(509)은 UBM(519)에 대한 연결을 제공하기 위한 랜딩 패드(517)를 가진다. 일 실시예에서, 랜딩 패드(517)는 원 형상을 가지며, 제5 패시베이션층(511)의 물질에 의해 제3 재분배층(509)의 다른 부분(일부 실시예에서 라우팅 기능을 제공하는 부분)으로부터 분리된다. 일 실시예에서, 랜딩 패드(517)는 대략 230 ㎛와 같은 대략 210 ㎛ 내지 대략 240 ㎛의 (랜딩 패드(517)의 중심(705)에 대한) 제1 반지름(R1)을 가진다. 그러나, 임의의 적합한 반지름과 임의의 다른 원하는 형상이 랜딩 패드(517)를 형성하는데 사용될 수 있다.
랜딩 패드(517)의 경계 내에서 메시 홀(701)이 형성된다. 제3 재분배층(509)이 시드층, 패터닝된 포토레지스트 및 도금 공정을 이용하여 형성되는 일 실시예에서, 메시 홀(701)은 메시 홀(701)이 희망되는 영역에서 포토레지스트를 단순히 제거하지 않는 것으로 형성될 수 있다. 이러한 방식으로, 랜딩 패드(517) 내의 메시 홀(701)이 랜딩 패드(517)의 나머지와 함께 형성되며, 추가 처리가 활용되지 않는다.
다른 실시예에서, 랜딩 패드(517)는 고체 물질로서 형성될 수 있고, 메시 홀(701)은 나머지 랜딩 패드(517)의 형성 후에 형성될 수 있다. 이 실시예에서, 포토리소그라픽 마스킹 및 에칭 공정이 활용될 수 있어, 이에 의해 랜딩 패드(517)가 형성된 후에 포토레지스트가 랜딩 패드(517) 위에 배치되어 패터닝되고, 하나 이상의 에칭 공정이 메시 홀(701)이 희망되는 랜딩 패드(517)의 부분을 제거하기 위하여 활용된다. 임의의 적합한 공정이 메시 홀(701)을 형성하기 위하여 활용될 수 있다.
일 실시예에서, 메시 홀(701)은 랜딩 패드(517)의 외주부에 인접하게 위치된 불연속 원의 일부로서 배치될 수 있다. 이 실시예에서, 원형의 메시 홀(701)은 집합적으로 대략 190 ㎛와 같은 대략 170 ㎛ 내지 대략 200 ㎛의 제2 반지름(R2)과 같은 외부 반지름을 가질 수 있으며, 또한 집합적으로 대략 170 ㎛와 같은 대략 120 ㎛ 내지 대략 190 ㎛의 제3 반지름(R3)과 같은 내부 반지름을 가질 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다. 제2 반지름(R2) 및 제3 반지름(R3)으로, 메시 홀(701)은 대략 20 ㎛와 같은 대략 10 ㎛ 내지 대략 50 ㎛인, 제3 반지름(R3)과 제2 반지름(R2)의 차이인 제1 두께(T1)를 가질 수 있다.
또한, 랜딩 패드(517)의 외부 부분(메시 홀(701)에 의해 형성된 원 형상의 외부에 위치된 부분)이 중심부(메시 홀(701)에 의해 형성된 원 형상의 내부에 위치된 부분)에 물리적 전기적으로 연결된 상태를 유지하는 것을 확실히 하기 위하여, 메시 홀(701)은 랜딩 패드(517)의 도전성 물질을 포함하는 랜딩 패드(517)의 연결부(703)에 의해 서로 분리된다. 일 실시예에서, 연결부(703)는 메시 홀(701) 사이에 연장하도록 형성되고, 대략 10 ㎛보다 더 큰 대략 10 ㎛ 내지 대략 50 ㎛의 제1 폭(W1)을 가진다. 그러나, 임의의 적합한 치수가 이 대신에 사용될 수 있다.
메시 홀(701)로 랜딩 패드(517)를 형성함으로써, 랜딩 패드(517)는 반도체 제조, 시험 및 동작 과정과 연관된 응력을 더 양호하게 견딜 수 있다. 특히, 메시 홀(701)은 랜딩 패드(517)의 측벽을 따라 발생할 수 있는 갈라짐(delamination) 또는 박리(peeling)를 감소시키거나 제거하는데 활용될 수 있다. 갈라짐 또는 박리의 이러한 감소 또는 방지는 결함을 방지하고 반도체 제조 공정의 전반적인 수율을 증가시키는데 도움을 줄 것이다.
도 5 및 6을 다시 참조하면, 메시 홀(701)을 갖는 제3 재분배층(509)이 형성된 후에, 제3 재분배층(509) 및 다른 아래에 놓이는 구조체를 보호하기 위하여, 제6 패시베이션층(513)이 제3 재분배층(509)과 메시 홀(701) 위에 형성될 수 있다. 일 실시예에서, 제3 패시베이션층(503)과 유사한 제6 패시베이션층(513)이 PBO와 같은 폴리머로부터 형성될 수 있거나, 제3 패시베이션층(503)과 유사한 물질(예를 들어, 폴리이미드 또는 폴리이미드 유도체)로 형성될 수 있다. 제6 패시베이션층(513)은 대략 5 ㎛와 같은 대략 2 ㎛ 내지 대략 15 ㎛의 두께를 갖도록 형성될 수 있다.
제6 패시베이션층(513)이 형성된 후에, 아래에 놓이는 랜딩 패드(517)의 적어도 일부를 노출시키기 위하여 제6 패시베이션층(513)의 일부를 제거함으로써 제3 개구(515)가 제6 패시베이션층(513)을 통해 만들어질 수 있다. 제3 개구(515)는 랜딩 패드(517)와 UBM(519) 사이의 콘택을 허용한다. 제3 개구(515)가 적합한 포토리소그라픽 마스크 및 에칭 공정을 이용하여 형성될 수 있지만, 랜딩 패드(517)의 부분을 노출시키기 위한 임의의 적합한 공정이 이용될 수 있다.
일 실시예에서, 제3 개구(515)는, 제3 개구(515)가 랜딩 패드(517)의 도전성 물질을 노출시키고 메시 홀(701)을 노출시키지 않도록 제3 반지름(R3)보다 작은 제3 개구(515)의 하부에서의 반지름을 가지도록 형성될 수 있다. 이와 같이, 일 실시예에서, 제3 개구(515)는 대략 100 ㎛와 같은 대략 50 ㎛ 내지 대략 110 ㎛의 제4 반지름(R4)을 가질 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
랜딩 패드(517)가 제6 패시베이션층(513)을 통해 노출되면, UBM(519)이 제6 패시베이션층(513)을 통해 랜딩 패드(517)와 전기적으로 접촉하게 형성될 수 있다. UBM(519)은 티타늄층, 구리층 및 니켈층과 같은 도전성 물질의 3개의 층을 포함할 수 있다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 UBM(519)의 형성에 적합한 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티나튬-텅스텐/구리의 배열 또는 구리/니켈/금의 배열과 같은 물질 및 층의 많은 적합한 배열이 있다는 것을 인식할 것이다. UBM(519)에 대하여 사용될 수 있는 임의의 적합한 물질 또는 물질층은 본 출원의 범위 내에서 포함되는 것으로 전적으로 의도된다.
UBM(519)은 제6 패시베이션층(513) 위에, 제6 패시베이션층(513)을 통하여 제3 개구(515)의 내부를 따라 각각의 층을 형성함으로써 형성될 수 있다. 각각의 층의 형성은 전기 화학 도금과 같은 도금 공정을 이용하여 수행될 수 있지만, 스퍼터링, 증발(evaporation) 또는 PECVD 공정과 같은 다른 형성 공정이 원하는 물질에 따라 이 대신에 사용될 수 있다. UBM(519)은 대략 5 ㎛와 같은 대략 0.7 ㎛ 내지 대략 10 ㎛의 두께를 가지도록 형성될 수 있다. 원하는 층이 형성되면, 원하지 않는 물질을 제거하고, 임의의 원하는 형상이 대신에 형성될 수 있지만, 원형, 8각형, 정사각형 또는 직사각형과 같은 원하는 형상으로 UBM(519)을 남겨두도록, 층의 부분이 적합한 포토리소그라픽 마스킹 및 에칭 공정을 통해 제거될 수 있다.
또한, UBM(519)은 메시 홀(701) 위에 이를 넘어서 연장하도록 형성될 수 있다. 하나의 특정 실시예에서, UBM(519)은 메시 홀(701)을 넘어 연장하고, (메시 홀(701)을 넘어) 랜딩 패드(517)의 외부 부분 바로 위에 있는 측벽을 가지도록 형성될 수 있다. 이와 같이, UBM(519)은 대략 210 ㎛와 같은 대략 180 ㎛ 내지 대략 230 ㎛인 것과 같은, 제2 반지름(R2)보다 크고 제1 반지름(R1)보다 작은 제5 반지름(R5)을 가질 수 있다. 그러나, 임의의 적합한 거리가 이용될 수 있다.
제3 외부 연결부(521)는 제3 재분배층(509)에 대한 전기적 연결을 위한 외부 연결점을 제공하기 위하여 활용될 수 있으며, 예를 들어, 콘택 범프일 수 있지만, 임의의 적합한 연결부가 활용될 수 있다. 제3 외부 연결부(521)가 콘택 범프인 실시예에서, 제3 외부 연결부(521)는 주석과 같은 물질 또는 은, 무연 주석 또는 구리와 같은 다른 적합한 물질을 포함할 수 있다. 제3 외부 연결부(521)가 주석 솔더 범프인 실시예에서, 제3 외부 연결부(521)는 증발, 전기 도금, 인쇄, 솔더 전사(transfer), 볼 배치(ball placement) 등과 같은 일반적으로 사용되는 방법을 통해 주석층을 예를 들어 100 ㎛의 두께로 처음에 형성함으로써 형성될 수 있다. 주석층이 구조체 상에 형성되면, 물질을 원하는 범프 형상으로 성형하기 위하여 리플로우가 수행될 수 있다.
제3 재분배층(509)의 일부에서 랜딩 패드(517) 내에 메시 홀(701)을 형성함으로써, 제5 패시베이션층(511)의 유전체가 이후의 제조, 시험 및 동작 과정 동안 생성될 수 있는 응력의 적어도 일부를 흡수하기 위한 버퍼로서 활용될 수 있다. 이러한 응력의 적어도 일부를 흡수함으로써, 메시 홀(701)은 랜딩 패드(517)의 측벽을 따라 발생할 수 있는 갈라짐 및 박리를 감소시키는데 이용될 수 있어, 이에 의해, 결함을 방지하고 메시 홀(701)을 포함하는 반도체 장치에 대한 제조 수율뿐만 아니라 신뢰성을 증가시킨다.
도 8은 (도 7에 관하여 전술된 바와 같이) 원 형상의 개별 부분으로 형성되는 대신에 메시 홀(701)이 원형 메시 홀(801)로서 각각 개별적으로 형성되는 다른 실시예를 도시한다. 이 실시예에서, 각각의 원형 메시 홀(801)은, 대략 20 ㎛와 같은 대략 10 ㎛ 내지 대략 50 ㎛의 지름을 갖는 것에 의해, 제1 두께(T1)와 동일한 지름을 가진다. 또한, 원형 메시 홀(801)은 대략 20 ㎛와 같은 대략 10 ㎛ 내지 대략 50 ㎛의 제1 폭(W1)에 의해 서로 이격될 수 있다. 그러나, 임의의 적합한 치수 및 배치가 활용될 수 있다.
일 실시예에서, 원형 메시 홀(801)은 (랜딩 패드(517)의 중심에 대하여) 개별 원형 메시 홀(801)의 가장 먼 점이 제2 반지름(R2)에 있도록 배치된다. 또한, 개별 원형 메시 홀(801)의 가장 먼 점이 제2 반지름(R2)에서 있고, (랜딩 패드(517)의 중심에 대하여) 개별 원형 메시 홀(801)의 가장 안쪽의 점이 제3 반지름(R3)에 있어, 이에 의해 개별 원형 메시 홀(801)을 더 큰 원 형상 내로 배열한다. 그러나, 다른 배치가 활용될 수 있다.
도 9는 (도 7에 관하여 전술된 바와 같이) 원 형상의 개별 부분으로 형성되거나 (도 8에 관하여 전술된 바와 같이) 개별 원형 메시 홀(801)로서 형성되는 대신에 메시 홀(701)이 직사각형 메시 홀(901)로서 각각 개별적으로 형성되는 다른 실시예를 도시한다. 본 실시예에서, 각각의 직사각형 메시 홀(801)은, 대략 20 ㎛와 같은 대략 10 ㎛ 내지 대략 50 ㎛의 치수를 갖는 것에 의해, 제1 두께(T1)와 동일한 지름을 가진다. 또한, 직사각형 메시 홀(901)은 대략 20 ㎛와 같은 대략 10 ㎛ 내지 대략 50 ㎛의 제1 폭(W1)에 의해 서로 이격될 수 있다. 그러나, 임의의 적합한 치수 및 배치가 활용될 수 있다.
일 실시예에서, 직사각형 메시 홀(901)은 (랜딩 패드(517)의 중심에 대하여) 개별 직사각형 메시 홀(901)의 가장 먼 점이 제2 반지름(R2)에 있도록 배치된다. 또한, 직사각형 메시 홀(901)의 가장 먼 점이 제2 반지름(R2)에 있고, (랜딩 패드(517)의 중심에 대하여) 개별 직사각형 메시 홀(901)의 가장 안쪽의 점이 제3 반지름(R3)에 있어, 이에 의해 개별 직사각형 메시 홀(901)을 더 큰 원 형상 내로 배열한다. 그러나, 다른 배치가 활용될 수 있다.
도 10은 랜딩 패드(517) 내의 메시 홀(701)의 배치가 구리 및 패시베이션층 수축에 의해 유발될 수 있는 측벽 응력을 감소시키는 것을 예시하는 (쿼터(quater) 패키지 모델 및 TCB(1000)(CLR TCB) 모델링 조건을 이용하는) 정규화된 시뮬레이션 테이터의 표를 도시한다. 제1 시험에서(그리고, 정규화된 1.00 양의 응력으로서 PBO와 같은 둘러싸는 유전 물질에 의해 둘러싸인 제1 랜딩 패드(1001)를 이용하여), 제2 랜딩 패드(1005) 내에 메시 홀(701)을 포함하는 것은 메시 홀(701)이 없는 원래 응력의 92%로 응력의 양을 감소시킬 것이다.
유사하게, 제3 랜딩 패드(1007)가 (PBO와 같은 유전체(1011)에 의해 분리되더라도) 유전 물질 대신에 구리와 같은 금속(1009)에 의해 둘러싸이는 실시예에서, 제4 랜딩 패드(1013) 내로 메시 홀(701)을 포함하는 것은 1.27(메시 홀(701) 없이 둘러싸는 유전 물질(1003)에 의해 둘러싸인 제1 랜딩 패드(1001)로 정규화됨)에서 1.08로 감소할 것이다. 이와 같이, 메시 홀(701)을 포함하는 것은 갈라짐 및 박리에서의 감소를 제공할 수 있는 응력에서의 감소를 형성하여, 더 높은 수율 및 더 많이 신뢰 가능한 제품을 제공한다.
도 11은 실제 UBM(1107)와 접촉하는 실제 랜딩 패드(1103)와 실제 메시 홀(1105)을 갖는 실제 재분배층(1101)의 사진을 도시한다. 알 수 있는 바와 같이, 실제 랜딩 패드(1103)의 측벽을 따라 크랙 또는 측벽 갈라짐이 없다. 크랙 및 갈라짐의 이러한 방지는 수율 및 성능을 개선할 수 있다.
도 12는 제1 반도체 장치(201) 및 제2 반도체 장치(301)로부터의 캐리어 기판(101)의 접합 분리(debonding)를 도시한다. 일 실시예에서, 제3 외부 연결부(521) 및 이에 따른 제1 반도체 장치(201) 및 제2 반도체 장치(301)를 포함하는 구조체는 링 구조체(1201)에 부착될 수 있다. 링 구조체(1201)는 접합 분리 공정 동안 그리고 그 후에 구조체를 위한 지지부 및 안정성을 제공하도록 의도된 금속 링일 수 있다. 일 실시예에서, 제3 외부 연결부(521), 제1 반도체 장치(201) 및 제2 반도체 장치(301)는, 예를 들어, 자외선 테이프(1203)를 이용하여 링 구조체에 부착되지만, 임의의 다른 적합한 접착제 또는 부착제가 이 대신에 사용될 수 있다.
제3 외부 연결부(521) 및 이에 따른 제1 반도체 장치(201) 및 제2 반도체 장치(301)를 포함하는 구조체가 링 구조체(1201)에 부착되면, 캐리어 기판(101)이 예를 들어 접착층(103)의 접착 특성을 변경시키기 위한 열 공정을 이용하여 제1 반도체 장치(201) 및 제2 반도체 장치(301)를 포함하는 구조체로부터 접합 분리될 수 있다. 특정 실시예에서, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저 또는 적외선(IR) 레이저와 같은 에너지원이 접착층(103)이 이의 접착 특성의 적어도 일부를 잃어버릴 때까지 접착층(103)을 조사하고 가열하는데 활용된다. 수행되면, 캐리어 기판(101)과 접착층(103)은 제3 외부 연결부(521), 제1 반도체 장치(201) 및 제2 반도체 장치(301)를 포함하는 구조체로부터 물리적으로 분리되고 제거된다.
도 12는 비아(111)를 (관련된 제1 시드층(107)과 함께) 노출시키기 위한 폴리머층(105)의 패터닝을 더 도시한다. 일 실시예에서, 폴리머층(105)은, 예를 들어, 레이저 드릴링 방법을 이용하여 패터닝될 수 있다. 이러한 방법에서, LTHC(light-to-heat conversion)층 또는 호고맥스(hogomax)층(도 2에서는 별도로 도시되지 않음)이 폴리머층(105) 위에 먼저 부착된다. 보호되면, 아래에 놓이는 비아(111)를 노출시키기 위하여 제거되도록 희망되는 폴리머층(105)의 부분을 향해 레이저가 지향된다. 레이저 드릴링 공정 동안, 드릴 에너지는 대략 0.1 mJ 내지 대략 30 mJ의 범위에 있을 수 있으며, 드릴 각도는 폴리머층(105)의 법선에 대하여 대략 0도(폴리머층(105)에 수직) 내지 대략 85도의 범위에 있을 수 있다. 일 실시예에서, 패터닝은 대략 200 ㎛와 같은 대략 100 ㎛ 내지 대략 300 ㎛의 폭을 가지도록 비아(111) 위에 제4 개구(1205)를 형성하기 위하여 형성될 수 있다.
다른 실시예에서, 폴리머층(105)은 처음에 포토레지스트(도 12에서는 별도로 도시되지 않음)를 폴리머층(105)에 인가하고, 그 다음 화학 반응을 유도하기 위하여 패터닝된 에너지원(예를 들어, 패터닝된 광원)에 포토레지스트를 노출시켜 이에 의해 패터닝된 광원에 노출된 포토레지스트의 이러한 부분에서 물리적 변화를 유도함으로써 패터닝될 수 있다. 그 다음, 원하는 패턴에 따라, 물리적 변화를 이용하고 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분을 선택적으로 제거하기 위하여, 현상제가 노출된 포토레지스트에 인가되고, 폴리머층(105)의 아래에 놓이는 노출된 부분은, 예를 들어, 건식 에칭 공정으로 제거된다. 그러나, 폴리머층(105)을 패터닝하기 위한 임의의 다른 적합한 방법이 활용될 수 있다.
도 13은 이제 노출된 비아(111)를 보호하기 위한 제4 개구(1205) 내의 후측 볼 패드(backside ball pad)(1301)의 배치를 도시한다. 일 실시예에서, 후측 볼 패드(1301)가 페이스트 상의 솔더(solder on paste) 또는 OSP(oxygen solder protection)와 같은 도전성 물질을 포함할 수 있지만, 임의의 적합한 물질이 이 대신에 활용될 수 있다. 일 실시예에서, 후측 볼 패드(1301)는 스텐실을 이용하여 인가될 수 있지만, 임의의 다른 적합한 인가 방법이 이 대신에 활용될 수 있고, 그 다음 범프 형상을 형성하도록 리플로우될 수 있다.
또한, 도 13은, 습기에 의한 침입으로부터 후측 볼 패드(1301) 및 비아(111) 사이의 연결부를 효율적으로 밀봉하는, 후측 볼 패드(1301) 위의 후측 보호층(1303)의 배치 및 패터닝을 도시한다. 일 실시예에서, 후측 보호층(1303)은 PBO, SR(Solder Resistance), LC(Lamination Compound) 테이프, ABF(Ajinomoto build-up film), NCP(non-conductive paste), NCF(non-conductive film), PUF(patterned underfill), WIA(warpage improvement adhesive), 액체 몰딩 화합물 V9, 이들의 조합 또는 이와 유사한 것과 같은 보호 물질일 수 있다. 그러나, 임의의 적합한 물질이 또한 이용될 수 있다. 후면 보호층(1303)은 스크린 인쇄, 라미네이션, 스핀 코팅 또는 이와 유사한 것과 같은 공정을 이용하여 대략 1 ㎛ 내지 대략 200 ㎛의 두께로 인가될 수 있다.
또한, 도 13은, 후측 보호층(1303)이 배치되면, 후측 볼 패드(1301)를 노출시키기 위하여 후측 보호층(1303)이 패터닝될 수 있는 것을 도시한다. 일 실시예에서, 후측 보호층(1303)은, 예를 들어, 후측 볼 패드(1301)를 노출시키기 위하여 제거되도록 희망되는 후측 보호층(1303)의 이러한 부분을 향하여 레이저가 지향되는 레이저 드릴링 방법을 이용하여 패터닝될 수 있다. 레이저 드릴링 공정 동안, 드릴 에너지는 대략 0.1 mJ 내지 대략 30 mJ의 범위에 있을 수 있으며, 드릴 각도는 후측 보호층(1303)의 법선에 대하여 대략 0도(후측 보호층(1303)에 수직) 내지 대략 85도의 범위에 있을 수 있다. 일 실시예에서, 노출은 대략 150 ㎛와 같은 대략 30 ㎛ 내지 대략 300 ㎛의 지름을 갖는 개구를 형성할 수 있다.
다른 실시예에서, 후측 보호층(1303)은 처음에 포토레지스트(도 13에서는 별도로 도시되지 않음)를 후측 보호층(1303)에 인가하고, 그 다음 화학 반응을 유도하기 위하여 패터닝된 에너지원(예를 들어, 패터닝된 광원)에 포토레지스트를 노출시켜 이에 의해 패터닝된 광원에 노출된 이러한 부분에서 물리적 변화를 유도함으로써 패터닝될 수 있다. 그 다음, 원하는 패턴에 따라, 물리적 변화를 이용하고 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분을 선택적으로 제거하기 위하여, 현상제가 노출된 포토레지스트에 인가되고, 후측 보호층(1303)의 아래에 놓이는 노출된 부분은, 예를 들어, 건식 에칭 공정으로 제거된다. 그러나, 후측 보호층(1303)을 패터닝하기 위한 임의의 다른 적합한 방법이 활용될 수 있다.
또한, 도 13은 제1 패키지(1300)로의 후측 볼 패드(1301)의 접합을 도시한다. 일 실시예에서, 제1 패키지(1300)는 제3 기판(1305), 제3 반도체 장치(1307), 제4 반도체 장치(1309)(제3 반도체 장치(1307)에 접합), 제3 콘택 패드(1311), 제2 봉지재(1313) 및 제4 외부 연결부(1315)를 포함할 수 있다. 일 실시예에서, 제3 기판(1305)은, 예를 들어, 제3 반도체 장치(1307) 및 제4 반도체 장치(1309)를 후측 볼 패드(1301)에 연결하기 위한 내부 상호 연결부(예를 들어, 관통 기판 비아(1317))를 포함하는 패키지 기판일 수 있다.
이 대신에, 제3 기판(1305)은 제3 반도체 장치(1307) 및 제4 반도체 장치(1309)를 후측 볼 패드(1301)에 연결하기 위한 중간 기판으로서 사용되는 인터포저(interposer)일 수 있다. 이 실시예에서, 제3 기판(1305)은, 예를 들어, 도핑되거나 도핑되지 않은 실리콘 기판 또는 SOI(silicon-on-insultor) 기판의 능동층일 수 있다. 그러나, 제3 기판(1305)은, 이 대신에, 유리 기판, 세라믹 기판, 폴리머 기판 또는 적합한 보호 및/또는 상호 연결 기능을 제공할 수 있는 임의의 다른 기판일 수 있다. 이러한 물질 및 임의의 적합한 물질이 이 대신에 제3 기판(1305)을 위하여 사용될 수 있다.
제3 반도체 장치(1307)는 CPU(central processing unit) 다이, 메모리 다이(예를 들어, DRAM 다이), 이들의 조합 또는 이와 유사한 것과 같은 의도된 목적을 위해 설계된 반도체 장치일 수 있다. 일 실시예에서, 제3 반도체 장치(1307)는, 특정 기능을 위해 원하는 바에 따라, 트랜지스터, 커패시터, 인덕터, 저항, 제1 금속화층(미도시) 및 이와 유사한 것과 같은 집적 회로 장치를 포함한다. 일 실시예에서, 제3 반도체 장치(1307)는 제1 반도체 장치(201)와 함께 또는 이와 동시에 작동하도록 설계되고 제조된다.
제4 반도체 장치(1309)는 제3 반도체 장치(1307)와 유사할 수 있다. 예를 들어, 제4 반도체 장치(1309)는 의도된 목적(예를 들어, DRAM 다이)을 위하여 설계되고 원하는 기능을 위한 집적 회로 장치를 포함하는 반도체 장치일 수 있다. 일 실시예에서, 제4 반도체 장치(1309)는 제1 반도체 장치(201) 및/또는 제3 반도체 장치(1307)와 함께 또는 이와 동시에 작동하도록 설계된다.
제4 반도체 장치(1309)는 제3 반도체 장치(1307)에 접합될 수 있다. 일 실시예에서, 제4 반도체 장치(1309)는, 예를 들어 접착제를 이용함으로써, 제3 반도체 장치(1307)와 단지 물리적으로 접합된다. 이 실시예에서, 제4 반도체 장치(1309) 및 제3 반도체 장치(1307)는, 예를 들어, 와이어 본드(1319)를 이용하여 제3 기판(1305)에 전기적으로 연결될 수 있지만, 임의의 적합한 전기적 접합이 이 대신에 활용될 수 있다.
이 대신에, 제4 반도체 장치(1309)는 물리적으로 그리고 전기적으로 제3 반도체 장치(1309)에 접합될 수 있다. 이 실시예에서, 제4 반도체 장치(1309)는 제4 반도체 장치(1309)를 제3 반도체 장치(1307)에 상호 연결하기 위하여 제3 반도체 장치(1307) 상의 제5 외부 연결부(도 13에서는 별도로 도시되지 않음)와 연결되는 제4 외부 연결부(역시 도 13에서는 별도로 도시되지 않음)를 포함할 수 있다.
제3 콘택 패드(1311)는 제3 반도체 장치(1307)와, 예를 들어, 제4 외부 연결부(1315) 사이에 전기적 연결을 형성하도록 제3 기판(1305) 상에 형성될 수 있다. 일 실시예에서, 제3 콘택 패드(1311)는 제3 기판(1305) 내에서 전기적 라우팅(예를 들어, 관통 기판 비아(1317)) 위에 이와 전기적으로 접촉하게 형성될 수 있다. 제3 콘택 패드(1311)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 물질이 이 대신에 사용될 수 있다. 제3 콘택 패드(1311)는 물질층(미도시)을 형성하기 위하여 스퍼터링과 같은 부착 공정을 이용하여 형성될 수 있고, 그 다음, 물질층의 부분이 제3 콘택 패드(1311)를 형성하기 위하여 적합한 공정(예를 들어, 포토리소그라픽 마스킹 및 에칭)을 통해 제거될 수 있다. 그러나, 임의의 다른 적합한 공정이 제3 콘택 패드(1311)를 형성하기 위하여 활용될 수 있다. 제3 콘택 패드(1311)는 대략 1.45 ㎛와 같은 대략 0.5 ㎛ 내지 대략 4 ㎛의 두께를 가지도록 형성될 수 있다.
제2 봉지재(1313)는 제3 반도체 장치(1307), 제4 반도체 장치(1309) 및 제3 기판(1305)을 봉지하고 보호하기 위하여 사용될 수 있다. 일 실시예에서, 제2 봉지재(1313)는 몰딩 화합물일 수 있고, 몰딩 장치(도 13에서는 도시되지 않음)를 이용하여 배치될 수 있다. 예를 들어, 제3 기판(1305), 제3 반도체 장치(1307) 및 제4 반도체 장치(1309)는 몰딩 장치의 캐비티 내에 배치될 수 있고, 캐비티는 밀폐형으로 밀봉될 수 있다. 제2 봉지재(1313)는 캐비티가 밀폐형으로 밀봉되기 전에 캐비티 내에 배치될 수 있거나, 아니면 주입 포트를 통해 캐비티 내로 주입될 수 있다. 일 실시예에서, 제2 봉지재(1313)는 폴리이미드, PPS, PEEK, PES, 열 저항 크리스탈 수지, 이들의 조합 또는 이와 유사한 것과 같은 몰딩 화합물 수지일 수 있다.
제2 봉지재(1313)가 제3 기판(1305), 제3 반도체 장치(1307) 및 제4 반도체 장치(1309) 주위의 영역을 봉지하도록 제2 봉지재(1313)가 캐비티 내로 배치되면, 제2 봉지재(1313)는 최적 보호를 위하여 제2 봉지재(1313)를 단단하게 하도록 경화될 수 있다. 정확한 경화 공정이 제2 봉지재(1313)에 대하여 선택된 특정 물질에 적어도 부분적으로 의존하지만, 몰딩 화합물이 제2 봉지재(1313)로서 선택되는 실시예에서, 대략 600초와 같은 대략 60초 내지 3000초 동안, 대략 125℃와 같은 대략 100℃ 내지 대략 130℃로 제2 봉지재(1313)를 가열하는 것과 같은 공정을 통해 경화가 발생할 수 있다. 더하여, 개시재 및/또는 촉매가 경화 공정을 더 양호하게 제어하도록 제2 봉지재(1313) 내에 포함될 수 있다.
그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 인식하는 바와 같이, 전술된 경화 공정은 단지 예시적인 공정이며, 본 실시예를 제한하도록 의도되지 않는다. 조사(irradiation) 또는 심지어 제2 봉지재(1313)가 주변 온도로 단단하게 되는 것을 허용하는 것과 같은 다른 경화 공정이 이 대신에 사용될 수 있다. 임의의 적합한 경화 공정이 사용될 수 있으며, 모든 이러한 공정은 여기에서 논의되는 실시예의 범위 내에 포함되는 것으로 전적으로 의도된다.
일 실시예에서, 제4 외부 연결부(1315)는 제3 기판(1305)과, 예를 들어, 후측 볼 패드(1301) 사이에 외부 연결부를 제공하도록 형성될 수 있다. 제4 외부 연결부(1315)는 마이크로 범프 또는 C4(controlled collapse chip connection) 범프와 같은 콘택 범프일 수 있으며, 주석과 같은 물질 또는 은이나 구리와 같은 다른 적합한 물질을 포함할 수 있다. 제4 외부 연결부(1315)가 주석 솔더 범프인 실시예에서, 제4 외부 연결부(1315)는 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 임의의 적합한 방법을 통해 주석층을 예를 들어 100 ㎛의 두께로 처음에 형성함으로써 형성될 수 있다. 주석층이 구조체 상에 형성되면, 물질을 원하는 범프 형상으로 성형하기 위하여 리플로우가 수행될 수 있다.
제4 외부 연결부(1315)가 형성되면, 제4 외부 연결부(1315)는 후측 볼 패드(1301)와 정렬되고 이와 물리적으로 접촉하도록 배치되며, 접합이 수행된다. 예를 들어, 제4 외부 연결부(1315)가 솔더 범프인 실시예에서, 접합 공정은 리플로우 공정을 포함할 수 있어, 이에 의해 제4 외부 연결부(1315)의 온도는 제4 외부 연결부(1315)가 액화되어 흐르는 점까지 상승되어, 제4 외부 연결부(1315)가 다시 경화되면 제1 패키지(1300)를 후측 볼 패드(1301)에 접합한다.
도 13은 후측 볼 패드(1301)로의 제2 패키지(1321)의 접합을 더 도시한다. 일 실시예에서, 제2 패키지(1321)는 제1 패키지(1300)와 유사하고, 유사한 공정을 활용하여 후측 볼 패드(1301)에 접합될 수 있다. 그러나, 제2 패키지(1321)는 제1 패키지(1300)와 상이할 수도 있다.
도 14는 링 구조체(1201)로부터의 제3 외부 연결부(1315)의 접합 분리와, 제1 InFO-POP(integrated fan out package-on-package) 구조체(1400)를 형성하기 위한 구조체의 싱귤레이션(singulation)을 도시한다. 일 실시예에서, 제3 외부 연결부(521)는, 예를 들어, 제2 자외선 테이프를 이용하여 제1 패키지(1300)와 제2 패키지(1321)를 제2 링 구조체에 접합함으로써 링 구조체(1201)로부터 접합 분리될 수 있다. 접합되면, 자외선 테이프(1203)는 자외선 방사로 조사될 수 있고, 자외선 테이프(1203)가 이의 접합 특성을 잃어버리면, 제3 외부 연결부(521)는 링 구조체(1201)로부터 물리적으로 분리될 수 있다.
접합 분리되면, 제1 InFO-POP 구조체(1400)를 형성하기 위하여 구조체의 싱귤레이션이 수행된다. 일 실시예에서, 싱귤레이션은 봉지재(401)와 비아(111)들 사이의 폴리머층(105)을 통해 자르도록 쏘 블레이드(saw blade)(미도시)를 이용하여 수행될 수 있어, 이에 의해 제1 반도체 장치(201)를 갖는 제1 InFO-POP 구조체(1400)를 형성하기 위하여 한 부분을 다른 부분과 분리한다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 제1 InFO-POP 구조체(1400)를 싱귤레이션하기 위하여 쏘 블레이드를 이용하는 것이 단지 하나의 예시적인 실시예이고 한정하는 것으로 의도되지 않는다는 것을 인식할 것이다. 제1 InFO-POP 구조체(1400)를 분리하기 위하여 하나 이상의 에칭을 활용하는 것과 같은 제1 InFO-POP 구조체(1400)를 싱귤레이션하기 위한 다른 방법이 이 대신에 활용될 수 있다. 이 방법 및 임의의 다른 적합한 방법이 제1 InFO-POP 구조체(1400)를 싱귤레이션하기 위하여 이 대신에 활용될 수 있다.
여기에서 설명된 바와 같이 메시 홀(701)을 갖는 제1 InFO-POP 구조체(1400)의 제3 재분배층(509)의 랜딩 패드(517)를 형성함으로써, 더 신뢰성 있는 장치가 획득될 수 있다. 특히, 여기에서 임의의 실시예에서 설명된 바와 같이 메시 홀(701)을 형성함으로써, 랜딩 패드(517)는 열 사이클 시험, 제조 및 동작 과정 동안 발생할 수 있는 측벽 응력을 다룰 수 있을 것이다. 이와 같이, 이러한 응력에 의해 발생할 수 있는 갈라짐, 박리 및 크랙이 감소되거나 제거될 수 있어, 더 큰 수율과 더욱 신뢰성 있는 장치를 허용한다.
일 실시예에 따라, 반도체 장치 및 비아 위에 있는 제1 재분배층을 포함하는 반도체 장치가 제공된다. 비아는 봉지재에 의해 반도체 장치로부터 분리되고, 제1 재분배층은 도전성 물질을 갖는 랜딩 패드 영역을 포함하고, 랜딩 패드 영역의 각각의 부분은 랜딩 패드 영역의 각각의 다른 부분에 전기적으로 연결된다. 복수의 메시 홀(mesh hole)은 패드 영역 내에 있고, 복수의 메시 홀들 중 개별 홀들은 도전성 물질로 둘러싸인다.
다른 실시예에 따라, 기판 위에 랜딩 패드를 갖는 재분배층을 포함하는 반도체 장치가 제공되고, 랜딩 패드는 원 형상을 갖는다. 복수의 유전 플러그(dielectric plug)는 랜딩 패드를 통해 연장하고, 복수의 유전 플러그는 원형 패턴으로 배열된다. 패시베이션층은 재분배층 위에 있고 복수의 유전 플러그를 덮는다. 개구가 패시베이션층을 통과하고, 개구는 랜딩 패드의 일부를 노출시킨다. 언더범프 금속화부(underbump metalization)가 랜딩 패드의 노출된 부분과 물리적으로 접촉하고, 언더범프 금속화부는 복수의 유전 플러그들 각각의 위에 있다.
또 다른 실시예에 따라, 반도체 장치 및 비아를 봉지재로 봉지하는 봉지 단계를 포함하는 반도체 장치 제조 방법이 제공되고, 봉지 단계 이후에, 비아는 봉지재에 의해 반도체 장치로부터 분리된다. 재분배층은 비아 및 반도체 장치 위에 형성되며, 재분배층은 원 형상을 갖는 랜딩 패드 및 랜딩 패드 내의 복수의 메시 개구를 포함하며, 복수의 메시 개구는 원형 패턴으로 배열된다. 복수의 메시 개구를 덮는 제1 패시베이션층이 형성되며, 제1 패시베이션층을 통해 개구를 형성하도록 제1 패시베이션층의 부분이 제거되며, 부분을 제거하는 것은 랜딩 패드의 일부를 노출시킨다. 언더범프 금속화부(underbump metalization)가 랜딩 패드의 노출된 부분과 물리적으로 접촉하도록 형성되며, 언더범프 금속화부는 복수의 메시 개구들 각각의 위에 있다.
전술한 바는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 여기에서 소개된 실시예들의 동일한 목적을 수행하고 동일한 이점을 획득하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.

Claims (10)

  1. 반도체 장치에 있어서,
    반도체 장치 및 비아 위의 제1 재분배층으로서, 상기 비아는 봉지재(encapsulant)에 의해 상기 반도체 장치로부터 분리되고, 상기 제1 재분배층은 도전성 물질을 갖는 랜딩 패드(landing pad) 영역을 포함하며, 상기 랜딩 패드 영역의 각각의 부분은 상기 랜딩 패드 영역의 각각의 다른 부분에 전기적으로 연결되는 것인, 상기 제1 재분배층; 및
    각각이 상기 도전성 물질로 둘러싸이는, 상기 랜딩 패드 영역 내의 복수의 메시 홀(mesh hole)들로서, 상기 복수의 메시 홀들은 불연속 원 형상을 형성하는 것인, 상기 복수의 메시 홀들
    을 포함하고,
    상기 랜딩 패드 영역은 중심부, 외측부 및 연결부를 포함하고, 상기 중심부는 상기 연결부에 의해 상기 외측부에 전기적으로 연결되고,
    상기 복수의 메시 홀들 중 제1 메시 홀은 상기 연결부에 의해 상기 복수의 메시 홀들 중 제2 메시 홀로부터 분리되는 것인, 반도체 장치.
  2. 제1항에 있어서,
    상기 랜딩 패드 영역과 물리적으로 접촉하는 언더범프 금속화부(underbump metalization)를 더 포함하고, 상기 언더범프 금속화부는 상기 반도체 장치의 주면(major surface)과 평행한 방향으로 상기 메시 홀들을 넘어 연장하는 것인, 반도체 장치.
  3. 반도체 장치에 있어서,
    랜딩 패드(landing pad)를 가지며 기판 위에 있는 재분배층으로서, 상기 랜딩 패드는 원 형상을 갖는 것인, 상기 재분배층;
    상기 랜딩 패드를 통해 연장하고, 원형 패턴으로 배열되는 복수의 유전 플러그(dielectric plug)들;
    상기 재분배층 위에 있고 상기 복수의 유전 플러그들을 덮는 패시베이션층;
    상기 패시베이션층을 관통하고, 상기 랜딩 패드의 일부를 노출시키는 개구; 및
    상기 랜딩 패드의 노출된 부분과 물리적으로 접촉하고, 상기 복수의 유전 플러그들 각각의 위에 있는 언더범프 금속화부(underbump metalization)
    를 포함하는, 반도체 장치.
  4. 제3항에 있어서,
    상기 랜딩 패드의 원 형상의 제1 반지름은 상기 복수의 유전 플러그들의 원형 패턴의 제2 반지름보다 크고, 상기 제2 반지름은 상기 원형 패턴의 외부 반지름인 것인, 반도체 장치.
  5. 제4항에 있어서,
    상기 언더범프 금속화부는 상기 제2 반지름보다 큰 제3 반지름을 갖는 것인, 반도체 장치.
  6. 제5항에 있어서,
    상기 제3 반지름은 상기 제1 반지름보다 작은 것인, 반도체 장치.
  7. 제6항에 있어서,
    제4 반지름은 상기 원형 패턴의 내부 반지름이고, 상기 개구는 상기 제4 반지름보다 작은 제5 반지름을 갖는 것인, 반도체 장치.
  8. 반도체 장치를 제조하는 방법에 있어서,
    반도체 장치 및 비아를 봉지재(encapsulant)로 봉지하는 봉지 단계로서, 상기 봉지 단계 이후에, 상기 비아는 상기 봉지재에 의해 상기 반도체 장치로부터 분리되는 것인, 상기 봉지 단계;
    상기 비아 및 상기 반도체 장치 위에 재분배층을 형성하는 단계로서, 상기 재분배층은 원 형상을 갖는 랜딩 패드(landing pad) 및 상기 랜딩 패드 내의 복수의 메시 개구(mesh opening)들을 포함하며, 상기 복수의 메시 개구들은 원형 패턴으로 배열되는 것인, 상기 재분배층 형성 단계;
    상기 복수의 메시 개구들을 덮는 제1 패시베이션층을 형성하는 단계;
    상기 제1 패시베이션층을 통해 개구를 형성하도록 상기 제1 패시베이션층의 부분을 제거하여, 상기 랜딩 패드의 일부를 노출시키는 단계; 및
    상기 랜딩 패드의 노출된 부분과 물리적으로 접촉하는 언더범프 금속화부(underbump metalization)를 형성하는 단계로서, 상기 언더범프 금속화부는 상기 복수의 메시 개구들 각각의 위에 있는 것인, 상기 언더범프 금속화부 형성 단계
    를 포함하는, 반도체 장치를 제조하는 방법.
  9. 반도체 장치에 있어서,
    봉지재(encapsulant)에 내에 봉지되는 비아 및 반도체 장치로서, 상기 비아는 상기 봉지재에 의해 상기 반도체 장치로부터 분리되는 것인, 상기 비아 및 반도체 장치;
    상기 비아 및 상기 반도체 장치 위의 재분배층으로서, 상기 재분배층은 원 형상을 갖는 랜딩 패드(landing pad) 및 상기 랜딩 패드 내의 복수의 메시 개구(mesh opening)들을 포함하고, 상기 복수의 메시 개구들은 원형 패턴으로 배열되는 것인, 상기 재분배층;
    상기 복수의 메시 개구들을 덮는 제1 패시베이션층;
    상기 제1 패시베이션층을 통하는 개구로서, 상기 개구는 상기 랜딩 패드의 일부를 노출시키고, 상기 개구에 의해 노출된 상기 랜딩 패드의 일부는 도전성이고, 상기 랜딩 패드의 중심을 통해 상기 개구의 제1 측으로부터 상기 개구의 제2 측으로 연장하고, 상기 제2 측은 상기 제1 측으로부터 가장 먼 측인 것인, 상기 개구; 및
    상기 랜딩 패드의 노출된 부분과 물리적으로 접촉하는 언더범프 금속화부(underbump metalization)로서, 상기 언더범프 금속화부는 상기 복수의 메시 개구들 각각의 위에 있는 것인, 상기 언더범프 금속화부
    을 포함하는 것인, 반도체 장치.
  10. 제9항에 있어서,
    상기 랜딩 패드의 원 형상의 제1 반지름은 상기 복수의 메시 개구들의 원형 패턴의 제2 반지름보다 크고, 상기 제2 반지름은 상기 원형 패턴의 외부 반지름인 것인, 반도체 장치.
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