CN106558559A - 半导体器件及制造方法 - Google Patents

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Abstract

本发明的实施例提供了半导体器件及制造方法。一种具有接合焊盘的再分布层形成在衬底上方，其中一个或多个网孔延伸穿过接合焊盘。网孔可以布置为圆形形状，并且钝化层可以形成在接合焊盘和网孔上方。开口形成为穿过钝化层以及凸块下金属形成为与接合焊盘的暴露部分接触且在网孔上方延伸。通过利用网孔，可以减小或消除可能发生的侧壁分层和剥离。

Description

半导体器件及制造方法
技术领域
本发明的实施例涉及半导体领域，更具体地涉及半导体器件及制造方法。
背景技术
通常，半导体管芯可以通过利用焊料凸块的封装类型连接至半导体管芯之外的其它器件。可以通过初始地形成与半导体管芯的导电部分接触的凸块下金属(underbumpmetallization)的层，以及然后将焊料放置在凸块下金属上来形成焊料凸块。在放置焊料之后，可以执行回流操作从而将焊料成形为期望的凸块形状。然后，可以放置焊料凸块以与外部器件物理接触并且可以执行另一回流操作从而将焊料凸块与外部器件接合。以这样的方式，可以在半导体管芯和诸如印刷电路板、另一半导体管芯等的外部器件之间建立物理连接和电连接。
但是，包括凸块下金属的材料仅仅是放置至许多不同材料(诸如介电材料、金属化材料、蚀刻停止材料、阻挡层材料以及在半导体管芯的形成中利用的其它材料)的堆叠件上的另一类型。这些不同的材料的每一种都可以具有不同于其它材料的独特的热膨胀系数。当在随后的处理、测试或使用期间加热半导体管芯时，热膨胀系数的类型的失配造成材料的每一种都膨胀不同的距离。这样，在升高的温度下，存在导致在不同材料之间并且因此在半导体管芯的不同部分之间形成应力的热膨胀系数失配。如果不控制，这些应力能够导致材料的各个层之间发生分层，尤其是当使用的材料包括铜和低k介电层时。在制造工艺期间或在它预期用途期间，该分层能够损坏或甚至摧毁半导体管芯。
发明内容
本发明的实施例提供了一种半导体器件，包括：位于半导体器件和通孔上方的第一再分布层，其中，所述通孔通过密封剂与所述半导体器件分离，所述第一再分布层包括具有导电材料的接合焊盘区，其中，所述接合焊盘区的每一部分都电连接至所述接合焊盘区的每个其它部分；以及位于所述接合焊盘区内的多个网孔，其中，所述多个网孔的单独的网孔由所述导电材料围绕。
本发明的实施例还提供了一种半导体器件，包括：位于衬底上方的具有接合焊盘的再分布层，所述接合焊盘具有圆形形状；延伸穿过所述接合焊盘的多个介电插塞，其中，所述多个介电插塞以圆形图案布置；位于所述再分布层上方并且覆盖所述多个介电插塞的钝化层；穿过所述钝化层的开口，其中，所述开口暴露所述接合焊盘的一部分；以及与所述接合焊盘的暴露部分物理接触的凸块下金属，所述凸块下金属位于所述多个介电插塞的每个介电插塞上方。
本发明的实施例还提供了一种制造半导体器件的方法，所述方法包括：利用密封剂封装半导体器件和通孔，其中，在所述封装之后，所述通孔通过所述密封剂与所述半导体器件分离；在所述通孔和所述半导体器件上方形成再分布层，所述再分布层包括具有圆形形状的接合焊盘和位于所述接合焊盘内的多个网格开口，其中，所述多个网格开口以圆形图案布置；形成覆盖所述多个网格开口的第一钝化层；去除所述第一钝化层的一部分以形成穿过所述第一钝化层的开口，其中，所述去除所述部分暴露所述接合焊盘的一部分；以及形成与所述接合焊盘的暴露部分物理接触的凸块下金属，所述凸块下金属位于所述多个网格开口的每个网格开口上方。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1示出了根据一些实施例的贯通孔的形成。
图2示出了根据一些实施例的第一半导体器件的实施例。
图3示出了根据一些实施例的在贯通孔之间的第一半导体器件的放置。
图4示出了根据一些实施例的第一半导体器件和贯通孔的封装。
图5示出了根据一些实施例的再分布层和外部连接件的形成。
图6示出了根据一些实施例的具有接合焊盘和网孔的第三再分布层的特写截面图。
图7是根据一些实施例的接合焊盘和网孔的俯视图。
图8示出了根据一些实施例的圆形网孔的截面图。
图9示出了根据一些实施例的方形网孔的截面图。
图10示出了根据一些实施例的模拟数据，该模拟数据示出了通过包含网孔实现应力的减小。
图11示出了根据一些实施例的没有分层或裂痕的结构。
图12示出了根据一些实施例的载体晶圆的分离。
图13示出了根据一些实施例的第一封装件和第二封装件的接合。
图14示出了根据一些实施例的分割工艺。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，本文可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
现在参照图1，示出了载体衬底101和位于载体衬底101上方的粘合层103、聚合物层105和第一晶种层107。例如，载体衬底101包括硅基材料(诸如玻璃或氧化硅)或其他材料(诸如氧化铝)、这些材料的任意组合等。载体衬底101是平坦的以容纳半导体器件(诸如第一半导体器件201和第二半导体器件301(未在图1中示出，但下面参照图2A至图3进行了示出和讨论))的附接。
粘合层103放置于载体衬底101上以帮助上面的结构(例如，聚合物层105)的粘附。在实施例中，粘合层103可以包括紫外胶，当其暴露于紫外光时，紫外胶失去其粘性。然而，也可以使用其他类型的粘合剂，诸如压敏粘合剂、辐射可固化粘合剂、环氧树脂、这些的组合等。粘合层103可以以半液体或凝胶形式放置于载体衬底101上，其在压力下容易变形。
例如，聚合物层105放置在粘合层103上方并且用于向第一半导体器件201和第二半导体器件301(当已经附接第一半导体器件201和第二半导体器件301时)提供保护。在实施例中，聚合物层105可以为聚苯并恶唑(PBO)，但是可以可选地利用任何合适的材料，诸如聚酰亚胺或聚酰亚胺衍生物、阻焊剂(SR)或味之素构建膜(Ajinomoto build-up film，ABF)。例如，可以使用旋涂工艺将聚合物层105放置成具有介于约2μm和约15μm之间(诸如5μm)的厚度，但是可以可选地使用任何合适的方法和厚度。
第一晶种层107形成在聚合物层105上方。在实施例中，第一晶种层107是导电材料的薄层以帮助在随后处理步骤期间形成更厚的层。第一晶种层107可以包括约厚的钛层以及紧随的约厚的铜层。取决于期望的材料，可使用诸如溅射、蒸发或PECVD工艺的工艺创建第一晶种层107。第一晶种层107可以形成为具有介于约0.3μm和约1μm之间的厚度，诸如约0.5μm。
图1还示出了在第一晶种层107上方的光刻胶109的放置和图案化。在实施例中，例如，可以使用旋涂技术在第一晶种层107上将光刻胶109放置成具有介于约50μm和约250μm之间的高度，诸如约120μm。一旦放置在合适的位置，然后可以通过将光刻胶109暴露于图案化的能量源(例如，图案化的光源)以引发化学反应，从而诱导在暴露于图案化的光源的光刻胶109的那些部分中的物理变化来图案化光刻胶109。然后将显影剂应用于曝光的光刻胶109以利用物理变化和取决于所期望的图案而选择性地去除光刻胶109的曝光部分或光刻胶109的未曝光部分。
在实施例中，在光刻胶109内形成的图案是用于通孔111的图案。在如同位于随后附接的器件(诸如第一半导体器件201和第二半导体器件301)的不同侧上的位置中形成通孔111。然而，可以可选地利用通孔111的图案的任何合适的布置，诸如通孔111的图案定位为使得第一半导体器件201和第二半导体器件301被放置于通孔111的相对侧上。
在实施例中，在光刻胶109内形成通孔111。在实施例中，通孔111包括诸如铜、钨、其他导电金属等的一种或多种导电材料，并且例如，可以通过电镀、化学镀等形成。在实施例中，使用电镀工艺，其中，第一晶种层107和光刻胶109被淹没或浸没在电镀液中。第一晶种层107表面电连接至外部DC电源的负极侧，从而使得第一晶种层107在电镀工艺中用作阴极。诸如铜阳极的固体导电阳极也浸没在溶液中并且被附接至电源的正极侧。来自阳极的原子溶解在溶液中，例如第一晶种层107的阴极从溶液中获取溶解的原子，从而对光刻胶109的开口内的第一晶种层107的暴露导电区域进行镀敷工艺。
一旦已经使用光刻胶109和第一晶种层107形成通孔111，则可以使用合适的去除工艺去除光刻胶109(在图1中没有示出，但在下面的图3中可见)。在实施例中，等离子体灰化工艺可以用于去除光刻胶109，由此，光刻胶109的温度可以增大直到光刻胶109经历热分解并且可以被去除。然而，可以可选地利用任何其他合适的工艺，诸如湿剥离。光刻胶109的去除可以暴露下面的第一晶种层107的一部分。
一旦暴露，可以实施第一晶种层107的暴露部分的去除(在图1中没有示出，但在下面的图3中可见)。在实施例中，例如，第一晶种层107的暴露部分(例如，未被通孔111覆盖的那些部分)可以通过湿或干蚀刻工艺去除。例如，在干蚀刻工艺中，将通孔111用作掩模，可以将反应剂导向第一晶种层107。在另一实施例中，蚀刻剂可以喷涂或以其他方式放置为与第一晶种层107接触以去除第一晶种层107的暴露部分。在已经蚀刻掉第一晶种层107的暴露部分之后，聚合物层105的一部分暴露在通孔111之间。
图2示出了将附接至通孔111内的聚合物层105的第一半导体器件201(未在图2中示出，但是结合图3在下文中示出和描述)。在实施例中，第一半导体器件201包括第一衬底203、第一有源器件(未单独示出)、第一金属化层205、第一接触焊盘207、第一钝化层211和第一外部连接件209。第一衬底203可以包括掺杂或未掺杂的块状硅、或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、硅锗、SOI、绝缘体上锗硅(SGOI)或它们的组合的半导体材料的层。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
第一有源器件包括各种有源器件和诸如电容器、电阻器、电感器等的无源器件，这些器件可以用于产生用于第一半导体器件201的设计的期望的结构和功能需求。可以在第一衬底203内或上使用任何合适的方法形成第一有源器件。
第一金属化层205形成在第一衬底203和第一有源器件上方并且被设计为连接各个有源器件以形成功能电路。在实施例中，第一金属化层205由介电材料和导电材料的交替层形成并且可以通过任何适合的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在实施例中，可以存在通过至少一个层间介电层(ILD)与第一衬底203分离的四个金属化层，但是第一金属化层205的精确数目取决于第一半导体器件201的设计。
第一接触焊盘207可以形成在第一金属化层205上方并且与第一金属化层205电接触。第一接触焊盘207可以包括铝，但是可以可选地使用诸如铜的其他材料。第一接触焊盘207的形成方法如下：可以使用诸如溅射的沉积工艺以形成材料层(未示出)，并且然后可以通过合适的工艺(诸如光刻掩蔽和蚀刻)去除材料层的一部分以形成第一接触焊盘207。然而，可以利用任何其他合适的工艺以形成第一接触焊盘207。第一接触焊盘可以形成为具有介于约0.5μm和约4μm之间的厚度，诸如约1.45μm。
可以在第一衬底203上，将第一钝化层211形成在第一金属化层205和第一接触焊盘207上方。第一钝化层211可以由一种或多种合适的介电材料制成，介电材料诸如氧化硅、氮化硅、诸如掺杂碳的氧化物的低k电介质、诸如掺杂多孔碳的二氧化硅的极低k电介质、这些的组合等。可以通过诸如化学汽相沉积(CVD)的工艺形成第一钝化层211，但是可以利用任何合适的工艺，并且该第一钝化层可以具有在约0.5μm和约5μm之间的厚度，诸如约
可以形成第一外部连接件209以在第一接触焊盘207和例如第一再分布层501(未在图2中示出，但是结合图5在下文中示出和描述)之间提供用于接触的导电区。在实施例中，第一外部连接件209可以是导电柱并且可以通过首先在第一钝化层211上方形成介于约5μm至约20μm之间的厚度(诸如约10μm)的光刻胶(未示出)来形成。可以图案化光刻胶以暴露第一钝化层的一部分，导电柱将延伸穿过第一钝化层。一旦图案化，然后光刻胶可以用作掩模以去除第一钝化层211的期望部分，从而暴露下面的第一接触焊盘207的将与第一外部连接件209接触的那些部分。
第一外部连接件209可以形成在第一钝化层211和光刻胶两者的开口内。第一外部连接件209可以由诸如铜的导电材料形成，但是还可以使用其他导电材料，诸如镍、金或金属合金、这些的组合等。此外，可以使用诸如电镀的工艺来形成第一外部连接件209，通过该第一外部连接件，电流流过第一接触焊盘207的期望形成第一外部连接件209的导电部分，并且第一接触焊盘207浸没在溶液中。例如，溶液和电流将铜沉积在开口内以填充和/或过填充光刻胶和第一钝化层211的开口，从而形成第一外部连接件209。然后，可以使用例如灰化工艺、化学机械抛光(CMP)工艺、这些的组合等去除位于第一钝化层211的开口的外侧的过量的导电材料和光刻胶。
然而，本领域的普通技术人员任何应该意识到，上述形成第一外部连接件209的工艺仅仅是一种这样的描述，而不旨在将实施例限于这种精确的工艺。相反，所描述的工艺仅旨在说明，因为可以可选地利用用于形成第一外部连接件209的任何合适的工艺。所有合适的工艺旨在完全包括在本实施例的范围内。
在第一衬底203的与第一金属化层205相反的一侧上，可以形成管芯附接膜(DAF)213以帮助将第一半导体器件201附接至聚合物层105。在实施例中，管芯附接膜213是环氧树脂、酚醛树脂、丙烯酸橡胶、硅胶填料或它们的组合，并且使用层压技术来施加。然而，可以可选地利用任何其他合适的替代材料及形成方法。
图3示出了在聚合物层105上放置第一半导体器件201以及放置第二半导体器件301。在实施例中，第二半导体器件301可以包括第二衬底303、第二有源器件(未单独示出)、第二金属化层305、第二接触焊盘307、第二钝化层311、和第二外部连接件309。在实施例中，第二衬底303、第二有源器件、第二金属化层305、第二接触焊盘307、第二钝化层311、和第二外部连接件309可以类似于第一衬底203、第一有源器件、第一金属化层205、第一接触焊盘207、第一钝化层211、和第一外部连接件209，但是它们也可以不同。
在实施例中，例如，可以使用拾取和放置工艺将第一半导体器件201和第二半导体器件301放置到聚合物层105上。然而，任何其他可选方法可以用于放置第一半导体器件201和第二半导体器件301。
图4示出了通孔111、第一半导体器件201和第二半导体器件301的封装。可以在模制器件(没有在图4中单独示出)中执行该封装，模制器件可以包括顶部模制部分和与顶部模制部分可分隔开的底部模制部分。当顶部模制部分降低到与底部模制部分相邻时，可以形成用于载体衬底101、通孔111、第一半导体器件201和第二半导体器件301的模制腔。
在封装工艺期间，顶部模制部分可以放置为与底部模制部分相邻，从而将载体衬底101、通孔111、第一半导体器件201和第二半导体器件301封闭在模制腔内。一旦封闭，顶部模制部分和底部模制部分就可以形成气密密封以控制气体从模制腔的流入和流出。一旦密封，密封剂401就可以放置在模制腔内。密封剂401可以是模塑料树脂，诸如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂，这些的组合等。可以在对准顶部模制部分和底部模制部分之前，将密封剂401放置于模制腔内，或者可以通过注入端口将密封剂401注入模制腔。
一旦已经将密封剂401放置到模制腔中使得密封剂401封装载体衬底101、通孔111、第一半导体器件201和第二半导体器件301，就可以固化密封剂401以硬化密封剂401来用于最佳保护。虽然精确的固化工艺至少部分取决于用于密封剂401的特定材料选择，但是在将模塑料选择作为密封剂401的实施例中，可以通过诸如将密封剂401加热至介于约100℃和约130℃之间的温度，诸如约125℃，并且持续约60秒至约3000秒，诸如约600秒的工艺发生这种固化。此外，引发剂和/或催化剂可以包括在密封剂401内以更好地控制固化工艺。
然而，本领域普通技术人员应当意识到，上述固化工艺仅仅是示例性工艺并且不旨在限制当前的实施例。可以可选地使用诸如照射或甚至允许密封剂401在室温下固化的其他固化工艺。可以使用任何合适的固化工艺，并且所有这些工艺旨在完全包括在本文所讨论的实施例的范围内。
图4也示出了密封剂401的减薄以暴露通孔111、第一半导体器件201和第二半导体器件301以用于进一步处理。例如，可以使用机械研磨或化学机械抛光(CMP)工艺来执行减薄，从而利用化学蚀刻剂和研磨剂以使密封剂401、第一半导体器件201和第二半导体器件301发生反应并且研磨密封剂401、第一半导体器件201和第二半导体器件301，直到通孔111、第一外部连接件209(在第一半导体器件201上)和第二外部连接件309(在第二半导体器件301上)暴露出来。这样，第一半导体器件201、第二半导体器件301和通孔111可以具有平坦的表面，该平坦的表面与密封剂401共面。
然而，虽然上述的CMP工艺表现为一个说明性实施例，但是其不旨在限制该实施例。可以可选地使用任何其他合适的去除工艺以减薄密封剂401、第一半导体器件201和第二半导体器件301并且暴露通孔111。例如，可以利用一系列的化学蚀刻。该工艺和任何其他合适的工艺可以可选地用于减薄密封剂401、第一半导体器件201和第二半导体器件301，并且所有这些工艺旨在完全包括在实施例的范围内。
任选地，在减薄密封剂401之后，可以在密封剂401内开槽通孔111、第一外部连接件209和第二外部连接件309。在实施例中，例如，可以使用蚀刻工艺(其利用对通孔111、第一外部连接件209和第二外部连接件309的材料(例如铜)具有选择性的蚀刻剂)来开槽通孔111和第一外部连接件209和第二外部连接件309。通孔111、第一外部连接件209和第二外部连接件309可以被开槽至介于约20μm和约300μm之间的深度，诸如约180μm。
图5至图6示出了第一再分布层(RDL)501、第二再分布层505和第三再分布层509的形成从而使得第一半导体器件201、第二半导体器件301、通孔111和第三外部连接件521互连的截面图(图6示出了由图5中虚线502围绕的区域的特写图)。在实施例中，可以通过首先由诸如CVD或溅射的合适的形成工艺形成钛铜合金的晶种层(未示出)来形成第一再分布层501。然后可以形成光刻胶(也未示出)以覆盖晶种层，并且然后可以图案化该光刻胶以暴露晶种层的位于第一再分布层501期望定位的位置的那些部分。
一旦成并且图案化光刻胶，就可以通过诸如镀敷的沉积工艺在晶种层上形成诸如铜的导电材料。导电材料可以形成为具有介于约1μm和约10μm之间的厚度，诸如约5μm。然而，虽然讨论的材料和方法适合于形成导电材料，但是这些材料仅仅是示例性的。可以可选地使用诸如AlCu或Au的任何其他合适的材料，以及诸如CVD或PVD的任何其他合适的形成工艺以形成第一再分布层501。
一旦形成导电材料，就可以通过诸如灰化的合适的去除工艺去除光刻胶。此外，在去除光刻胶之后，例如，可以通过将导电材料用作掩模的合适的蚀刻工艺去除晶种层的被光刻胶覆盖的那些部分。
图5还示出了在第一再分布层501上方形成第三钝化层503以向第一再分布层501和其他下面的结构提供保护和隔离。在实施例中，第三钝化层503可以是聚苯并恶唑(PBO)，但是可以可选地利用诸如聚酰亚胺和聚酰亚胺的衍生物的任何适合的材料。例如，可以使用旋涂工艺将第三钝化层503放置为具有介于约5μm和约25μm之间的厚度，诸如约7μm，但是可以可选地使用任何合适的方法和厚度。
在形成第三钝化层503之后，可以通过去除第三钝化层503的一部分以暴露下面的第一再分布层501的至少一部分来制造穿过第三钝化层503的第一开口504(为了清楚，在图5中仅示出一个第一开口)。第一开口504允许第一再分布层501和第二再分布层505(下面进一步描述)之间接触。可以使用合适的光刻掩模和蚀刻工艺来形成第一开口504，但是可以可选地使用用于暴露第一再分布层501的一部分的任何合适的工艺。
可以形成第二再分布层505以提供附加的布线和连接并且与第一再分布层501电连接。在实施例中，可以与第一再分布层501类似地形成第二再分布层505。例如，可以形成晶种层，可以在晶种层的顶部上放置并且图案化光刻胶，并且可以镀敷导电材料至穿过光刻胶的图案化的开口内。一旦形成，就可以去除光刻胶，可以蚀刻下面的晶种层，可以由第四钝化层507覆盖第二再分布层505(该第四钝化层可以类似于第三钝化层503)，并且可以图案化第四钝化层507以形成第二开口506(为了清楚，在图5中仅示出一个第二开口)并且暴露下面的第二再分布层505的导电部分。
可以形成第三再分布层509以提供附加的布线以及第二再分布层505和第三外部连接件521之间的电连接。在实施例中，可以使用类似于第一再分布层501的材料和工艺形成第三再分布层509。例如，可以形成晶种层，可以在晶种层的顶部上放置光刻胶并且图案化光刻胶为用于第三再分布层509的期望的图案，镀敷导电材料至光刻胶的图案化的开口内，去除光刻胶，以及蚀刻晶种层。
但是，除了简单地再布线电连接件(类似于第二再分布层505)之外，第三再分布层509还可以包括将被用于形成至例如上面的凸块下金属(UBM)519(下面进一步描述)的电连接的接合焊盘(在图6中示出为由虚线517围绕)。可以成型接合焊盘517(如结合图7在下面进一步详细地描述)从而使得与UBM519和第三外部连接件521进行合适的物理和电连接。
一旦形成第三再分布层509，就可以由第五钝化层511覆盖第三再分布层509。类似于第三钝化层503，可以由诸如PBO的聚合物形成第五钝化层511，或者可以由与第三钝化层503类似的材料(例如，聚酰亚胺或聚酰亚胺的衍生物)形成第五钝化层511。第五钝化层511可以形成为具有介于约2μm和约15μm之间的厚度，诸如约5μm。
一旦在第三再分布层509上方的适当的位置中，就可以平坦化第五钝化层511和第三再分布层509。在实施例中，例如，可以使用化学机械抛光工艺执行平坦化，从而利用蚀刻剂和研磨剂连同旋转滚筒以化学地和机械地去除第五钝化层511的部分直到第五钝化层511与第三再分布层509共面。然而，可以可选地利用其他适当的平坦化工艺，诸如一系列的一个或多个蚀刻工艺或机械研磨工艺。
图7示出了一个实施例的俯视图，其中，第三再分布层509制造有穿过第三再分布层509的网孔701以减小可能在热循环测试、进一步处理或操作期间随着第三再分布层509的接合焊盘517的侧壁累加的高侧壁剥离应力和裂痕。一旦形成，就利用第五钝化层511的介电材料填充网孔701。在该附图中，图6中示出的截面图由标有A-A’的线示出。
如在图7中可见，第三再分布层509具有为UBM519提供连接的接合焊盘517。在实施例中，接合焊盘517具有圆形形状并且通过第五钝化层511的材料与第三再分布层509的其它部分(在一些实施例中提供布线功能的那些部分)分离。在实施例中，接合焊盘517可以具有介于约210μm和约240μm之间(诸如约230μm)的第一半径R1(相对于接合焊盘517的中心705)。但是，可以使用任何合适的半径和任何其它期望的形状形成接合焊盘517。
在接合焊盘517的边界内，形成网孔701。在使用晶种层、图案化的光刻胶以及镀敷工艺形成第三再分布层509的实施例中，可以通过简单地不去除那些期望有网孔701的区域中的光刻胶来形成网孔701。以这样的方式，接合焊盘517内的网孔701连同剩余的接合焊盘517一起形成，并且不利用附加的处理。
在另一实施例中，接合焊盘517可以形成为固体材料并且可以在形成接合焊盘517的其余部分之后形成网孔701。在该实施例中，可以利用光刻掩蔽和蚀刻工艺，从而在形成接合焊盘517并且利用一个或多个蚀刻工艺以去除接合焊盘517的期望有网孔701处的那些部分之后，在接合焊盘517上方放置光刻胶且图案化光刻胶。可以利用任何合适的工艺以形成网孔701。
在实施例中，网孔701可以布置为邻近接合焊盘517的外圆周定位的不连续的圆形的部分。在该实施例中，圆形中的网孔701可以共同地具有诸如介于约170μm和约200μm之间(诸如约190μm)的第二半径R2的外半径，以及还可以共同地具有诸如介于约120μm和约190μm之间(诸如约170μm)的第三半径R3的内半径。然而，可以使用任何合适的尺寸。通过第二半径R2和第三半径R3，网孔701可以具有为第三半径R3和第二半径R2的差值的第一厚度T1，第一厚度T1介于约10μm和约50μm之间，诸如约20μm。
此外，为了确保接合焊盘517的外部(位于由网孔701形成的圆形形状的外侧上的定位的部分)保持物理和电连接至中心部分(位于由网孔701形成的圆形形状的内部的定位的部分)，网孔701通过包括接合焊盘517的导电材料的接合焊盘517的连接部分703彼此分离。在实施例中，连接部分703形成为在网孔701之间延伸并且具有介于约10μm和约50μm之间(诸如大于约10μm)的第一宽度W1。然而，可以可选地使用任何合适的尺寸。
通过形成具有网孔701的接合焊盘517，接合焊盘517更有能力承受涉及半导体制造、测试和操作工艺的应力。特别地，可以利用网孔701以减小或消除可能沿着接合焊盘517的侧壁发生的分层或剥离。这样减小或防止分层和剥离将有助于防止缺陷并且增加半导体制造工艺的总体产量。
现在再次参照图5和图6，在形成具有网孔701的第三再分布层509之后，可以在第三再分布层509和网孔701上方形成第六钝化层513以保护第三再分布层509和下面的其它结构。在实施例中，类似于第三钝化层503，第六钝化层513可以由诸如PBO的聚合物形成或可以由类似于第三钝化层503的材料(例如，聚酰亚胺或聚酰亚胺衍生物)形成。第六钝化层513可以形成为具有介于约2μm和约15μm之间的厚度，诸如约5μm。
在形成第六钝化层513之后，可以通过去除第六钝化层513的一部分来制造穿过第六钝化层513的第三开口515以暴露下面的接合焊盘517的至少一部分。第三开口515允许接合焊盘517和UBM519之间的接触。可以使用合适的光刻掩模和蚀刻工艺来形成第三开口515，但是可以使用用于暴露接合焊盘517的一部分的任何合适的工艺。
在实施例中，可以形成第三开口515以在第三开口515的底部处具有小于第三半径R3的半径，从而使得第三开口515暴露接合焊盘517的导电材料并且不暴露网孔701。这样，在实施例中，第三开口515可以具有介于约50μm和约110μm之间(诸如约100μm)的第三半径R4。然而，可以使用任何合适的尺寸。
一旦通过第六钝化层513暴露接合焊盘517，UBM519就可以形成为穿过第六钝化层513与接合焊盘517电接触。UBM519可以包括诸如钛层、铜层和镍层的三层导电材料。然而，本领域的技术人员应该意识到，有很多种合适的材料和层的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置，这些都适用于UBM519的形成。可用于UBM519的任何合适的材料或材料层全部旨在包括在本发明的范围内。
可以通过在第六钝化层513上方并且沿着穿过第六钝化层513的第三开口515的内部形成每一层来创建UBM519。可以使用诸如电化学镀的镀敷工艺执行每一层的形成，但是可以根据期望的材料可选地使用诸如溅射、蒸发或PECVD工艺的其他形成工艺。UBM519可以形成为具有介于约0.7μm和约10μm之间(诸如约5μm)的厚度。一旦形成期望的层，然后就可以通过合适的光刻掩蔽和蚀刻工艺去除层的一部分以去除不期望的材料并且留下期望形状的UBM519，诸如圆形、八角形、方形或矩形，但是可以可选地形成任何期望的形状。
UBM519还可以形成为在网孔701上方延伸并且延伸超过网孔701。在一个特定的实施例中，UBM519形成为延伸超过网孔701并且具有直接位于接合焊盘517的外部上方的侧壁(超过网孔701)。这样，UBM519可以具有大于第二半径R2并且小于第一半径R1的第五半径R5，诸如该第五半径介于约180μm和约230μm之间，诸如约210μm。然而，可以使用任何合适的距离。
第三外部连接件521可以用于为电连接至第三再分布层509提供外部连接点并且例如可以是接触凸块，但是可以利用任何合适的连接件。在第三外部连接件521是接触凸块的实施例中，第三外部连接件521可以包括诸如锡的材料或诸如银、无铅锡或铜的其他合适的材料。在第三外部连接件521是锡焊料凸块的实施例中，可以通过首先由诸如蒸发、电镀、印刷、焊料转移、球放置等的这样常用的方法来形成例如厚度为约100μm的锡层以形成第三外部连接件521。一旦在结构上形成锡层，就可以执行回流，以将材料成型为期望的凸块形状。
通过在第三再分布层509的接合焊盘517部分内形成网孔701，第五钝化层511的电介质可以用作缓冲器以在随后的制造、测试和操作工艺期间吸收生成的至少一些应力。通过吸收这些应力的至少一些，网孔701可以用于减少可能沿着接合焊盘517的侧壁发生的分层和剥离，因此防止缺陷并且增加了可靠性和包含网孔701的半导体器件的制造产量。
图8示出了另一实施例，其中，网孔701的每个单独地成型为圆形网孔801，而不形成为圆形形状的分离部分(如以上结合图7所述)。在该实施例中，圆形网孔801的每一个都具有等于第一厚度T1的直径，诸如具有介于约10μm和约50μm之间(诸如约20μm)的直径。此外，圆形网孔801可以通过具有介于约10μm和约50μm之间(诸如约20μm)的第一宽度W1彼此间隔开。然而，可以利用任何合适的尺寸和放置。
在实施例中，布置圆形网孔801从而使得单独的圆形网孔801的最远的点(相对于接合焊盘517的中心)在第二半径R2处。此外，通过单独的圆形网孔801的位于第二半径R2处的最远的点，单独的圆形网孔801的最内的点(相对于接合焊盘517的中心)位于第三半径R3处，从而将单独的圆形网孔801布置为较大的圆形形状。然而，可以利用任何合适的放置。
图9示出了另一实施例，其中，网孔701的每个都成型为矩形网孔901，而不形成为圆形的分离部分(如以上结合图7所述)或单独的圆形网孔801(如以上结合图8所述)。在该实施例中，矩形网孔901的每个都具有等于第一厚度T1的尺寸，诸如具有介于约10μm和约50μm之间(诸如约20μm)的尺寸。此外，矩形网孔901可以通过介于约10μm和约50μm之间(诸如约20μm)的第一宽度W1彼此间隔开。然而，可以利用任何合适的尺寸。
在实施例中，可以布置矩形网孔901从而使得单独的矩形网孔901的最远的点(相对于接合焊盘517的中心)位于第二半径R2处。此外，通过矩形网孔901的在第二半径R2处的最远的点，单独的矩形网孔901的最内的点(相对于接合焊盘517的中心)位于第三半径R3处，从而将矩形网孔901布置为较大的矩形形状。然而，可以利用任何合适的放置。
图10示出了标准化的模拟数据的表格(使用四分之一封装件模型和TCB1000(CLRTCB)建模条件)，示出了在接合焊盘517内的网孔701的放置减小了可能由铜层和钝化层收缩诱发的侧壁应力。在第一测试中(并且使用由诸如PBO的周围介电材料1003围绕的第一接合焊盘1001作为标准的1.00的应力大小)，第二接合焊盘1005内包含网孔701将减小应力量至没有网孔701的原应力的92％。
类似地，在第三接合焊盘1007由诸如铜而不是介电材料的金属1009围绕(但是通过诸如PBO的电介质1011分离)的实施例中，在第四接合焊盘1013内包含网孔701将应力从1.27(标准化至没有网孔701且由周围介电材料1003围绕的第一接合焊盘1001)减小至1.08。这样，包含网孔701产生应力的减小，这还将导致分层和剥离的减少，导致较高的产量和更可靠的产品。
图11示出了具有与实际UBM1107接触的实际接合焊盘1103和实际网孔1105的实际再分布层1101的图像。如图可见，没有沿着实际接合焊盘1103的侧壁的裂痕或侧壁分层。这样防止裂痕和分层可以改善产量和性能。
图12示出了载体衬底101从第一半导体器件201和第二半导体器件301分离。在实施例中，第三外部连接件521可以附接至环结构1201，并且因此，包括第一半导体器件201和第二半导体器件301的结构附接至环结构1201。环结构1201可以是在分离工艺期间和之后旨在为该结构提供支撑和稳定性的金属环。在实施例中，例如，使用紫外胶带1203将第三外部连接件521、第一半导体器件201和第二半导体器件301附接至环结构，但是可以可选地使用任何其他合适的粘合剂或附接件。
一旦第三外部连接件521附接至环结构1201并且因此包括第一半导体器件201和第二半导体器件301的结构附接至环结构1201，就可以使用例如热工艺来改变粘合层103的粘合性能而使载体衬底101从包括第一半导体器件201和第二半导体器件301的结构分离。在特定实施例中，利用诸如紫外(UV)激光、二氧化碳(CO2)激光或红外(IR)激光的能量源来照射和加热粘合层103，直到粘合层103失去它的至少一些粘合性能。一旦执行，载体衬底101和粘合层103就可以从包括第三外部连接件521、第一半导体器件201和第二半导体器件301的结构物理地分离并且去除。
图12示附加地示出了图案化聚合物层105以暴露通孔111(连同相关联的第一晶种层107)。在实施例中，例如，可以使用激光钻孔方法图案化聚合物层105。在这种方法中，首先在聚合物层105上方沉积诸如光热转换(LTHC)层或水溶性保护膜(hogomax)层(未在图12中单独示出)的保护层。一旦保护，就将激光导向聚合物层105的期望被去除的部分以暴露下面的通孔111。在激光钻孔工艺期间，钻孔能量可以在从0.1mJ至约30mJ的范围内，以及钻孔角度为相对于聚合物层105的法线的约0度(垂直于聚合物层105)至约85度。在实施例中，可以实施图案化以在通孔111上方形成第四开口1205，以具有介于约100μm和约300μm之间(诸如约200μm)的宽度。
在另一实施例中，可以通过首先对聚合物层105施加光刻胶(未单独在图12中示出)并且然后将光刻胶暴露于图案化的能量源(例如，图案化的光源)以引发化学反应，从而引发光刻胶的暴露于图案化的光源的那些部分中的物理变化来图案化聚合物层105。然后对曝光的光刻胶施加显影剂以利用物理变化和取决于所期望的图案而选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分，并且例如，通过干蚀刻工艺去除下面的聚合物层105的暴露部分。然而，可以利用用于图案化聚合物层105的任何其他合适的方法。
图13示出了在第四开口1205内放置背侧球焊盘1301以保护现在暴露的通孔111。在实施例中，背侧球焊盘1301可以包括诸如膏上焊料或氧焊料保护(OSP)的导电材料，但是可以可选地利用任何合适的材料。在实施例中，可以使用模板来施加背侧球焊盘1301，但是可以可选地利用任何合适的施加方法，并且然后回流以形成凸块形状。
图13还示出了在背侧球焊盘1301上方的背侧保护层1303的放置和图案化，有效地密封背侧球焊盘1301和通孔111之间的接合点以免受湿气的侵入。在实施例中，背侧保护层1303可以是诸如PBO、阻焊剂(SR)、层压复合(LC)胶带、味之素构建膜(ABF)、非导电膏(NCP)、非导电膜(NCF)、图案化的底部填充物(PUF)、翘曲改进粘合剂(WIA)、液体模塑料V9、这些的组合等的保护材料。然而，也可以使用任何适合的材料。可以使用诸如丝网印刷、层压、旋涂等的工艺施加具有介于约1μm至约200μm之间的厚度的背侧保护层1303。
图13还示出了一旦放置背侧保护层1303，就可以图案化背侧保护层1303以暴露背侧球焊盘1301。在实施例中，例如，可以使用激光钻孔方法图案化背侧保护层1303，通过激光钻孔方法，将激光导向背侧保护层1303的期望被去除以暴露背侧球焊盘1301的那些部分。在激光钻孔工艺期间，钻孔能量可以在从0.1mJ至约30mJ的范围内，以及钻孔角度为相对于背侧保护层1303的法线约为0度(垂直于背侧保护层1303)至约85度。在实施例中，曝光可以形成具有介于约30μm和约300μm之间(诸如约150μm)的直径的开口。
在另一实施例中，可以通过首先对背侧保护层1303施加光刻胶(未单独在图13中示出)并且然后将光刻胶暴露于图案化的能量源(例如，图案化的光源)以引发化学反应，从而引发光刻胶的暴露于图案化的光源的那些部分中的物理变化来图案化背侧保护层1303。然后对曝光的光刻胶施加显影剂以利用物理变化并且取决于所期望的图案而选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分，并且例如，通过干蚀刻工艺去除下面的背侧保护层1303的暴露部分。然而，可以利用用于图案化背侧保护层1303的任何其他合适的方法。
图13还示出了背侧球焊盘1301至第一封装件1300的接合。在实施例中，第一封装件1300可以包括第三衬底1305、第三半导体器件1307、第四半导体器件1309(接合至第三半导体器件1307)、第三接触焊盘1311、第二密封剂1313以及第四外部连接件1315。在实施例中，例如，第三衬底1305可以是封装衬底，封装衬底包括内部互连件(例如，衬底贯通孔1317)以将第三半导体器件1307和第四半导体器件1309连接至背侧球焊盘1301。
可选地，第三衬底1305可以是用作中间衬底的插接件以将第三半导体器件1307和第四半导体器件1309连接至背侧球焊盘1301。在该实施例中，例如，第三衬底1305可以是掺杂或未掺杂的硅衬底、或者绝缘体上硅(SOI)衬底的有源层。然而，第三衬底1305可以可选地为玻璃衬底、陶瓷衬底、聚合物衬底、或可以提供合适的保护和/或互连功能的任何其他衬底。这些和任何其他合适的材料可以可选地用于第三衬底1305。
第三半导体器件1307可以是设计为用于预期目的的半导体器件，诸如为逻辑管芯、中央处理单元(CPU)管芯、存储器管芯(例如，DRAM管芯)、这些的组合等。在实施例中，第三半导体器件1307包括根据期望用于特定功能的集成电路器件，诸如晶体管、电容器、电感器、电阻器、第一金属化层(未示出)等。在实施例中，第三半导体器件1307被设计和制造为与第一半导体器件201一起或同时工作。
第四半导体器件1309可以类似于第三半导体器件1307。例如，第四半导体器件1309可以是设计为用于预期目的(例如，DRAM管芯)并且包括集成电路器件的半导体器件以用于期望功能。在实施例中，第四半导体器件1309被设计为与第一半导体器件201和/或第三半导体器件1307一起或同时工作。
第四半导体器件1309可以接合至第三半导体器件1307。在实施例中，第四半导体器件1309与第三半导体器件1307仅物理接合，诸如通过使用粘合剂。在该实施例中，例如，第四半导体器件1309和第三半导体器件1307可以使用引线接合件1319电连接至第三衬底1305，但是可以可选地利用任何合适的电接合。
可选地，第四半导体器件1309可以物理和电接合至第三半导体器件1307。在该实施例中，第四半导体器件1309可以包括与第三半导体器件1307上的第五外部连接件(未在图13中单独示出)连接的第四外部连接件(也未在图13中单独示出)以将第四半导体器件1309与第三半导体器件1307互连。
第三接触焊盘1311可以形成在第三衬底1305上以在第三半导体器件1307和例如第四外部连接件1315之间形成电连接。在实施例中，第三接触焊盘1311可以形成在第三衬底1305内的电布线(诸如衬底通孔1317)上方并且与电布线电接触。第三接触焊盘1311可以包括铝，但是可以可选地使用诸如铜的其他材料。第三接触焊盘1311的形成可以包括：可以使用诸如溅射的沉积工艺以形成材料(未示出)层并且然后通过合适的工艺(诸如光刻掩蔽和蚀刻)去除材料层的一部分以形成第三接触焊盘1311。然而，可以利用任何其他合适的工艺以形成第三接触焊盘1311。第三接触焊盘1311可以形成为具有介于约0.5μm和约4μm之间(诸如约1.45μm)的厚度。
第二密封剂1313可以用于封装和保护第三半导体器件1307、第四半导体器件1309和第三衬底1305。在实施例中，第二密封剂1313可以是模塑料并且可以使用模制器件(未在图13中示出)来放置。例如，可以将第三衬底1305、第三半导体器件1307和第四半导体器件1309放置在模制器件的腔体内，并且腔体可以被气密地密封。可以在气密地密封腔体之前将第二密封剂1313放置在腔体内或者可以通过注入端口将第二密封剂1313注入腔体内。在实施例中，第二密封剂1313可以是模塑料树脂，诸如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂、这些的组合等。
一旦第二密封剂1313放置在腔体内，从而使得第二密封剂1313封装第三衬底1305、第三半导体器件1307和第四半导体器件1309周围的区域，就可以固化第二密封剂1313以硬化第二密封剂1313以用于最佳保护。虽然精确的固化工艺至少部分取决于用于密封剂1313的特定材料选择，但是在将模塑料选择作为第二密封剂1313的实施例中，可以通过诸如将第二密封剂1313加热至介于约100℃和约130℃之间的温度(诸如约125℃)，并且持续约60秒至约3000秒(诸如约600秒)的工艺来发生这种固化。此外，引发剂和/或催化剂可以包括在第二密封剂1313内以更好地控制固化工艺。
然而，本领域普通技术人员应当意识到，上述固化工艺仅仅是示例性工艺并且不旨在限制于当前的实施例。可以可选地使用诸如照射或甚至允许第二密封剂1313在室温下硬化的其他固化工艺。可以使用任何合适的固化工艺，并且所有这些工艺旨在完全包括在本文所讨论的实施例的范围内。
在实施例中，可以形成第四外部连接件1315以提供第三衬底1305和例如背侧球焊盘1301之间的外部连接。第四外部连接件1315可以是诸如微凸块或可控塌陷芯片连接(C4)凸块的接触凸块并且可以包括诸如锡的材料、或者诸如银或铜的其他合适的材料。在第四外部连接件1315是锡焊料凸块的实施例中，可以通过首先由诸如蒸发、电镀、印刷、焊料转移、球放置等的任何合适的方法来形成例如厚度为约100μm的锡层以形成第四外部连接件1315。一旦在结构上形成锡层，就执行回流以将材料成型为期望的凸块形状。
一旦形成第四外部连接件1315，第四外部连接件1315就与背侧球焊盘1301对准且放置为与背侧球焊盘1301物理接触，并且执行接合。例如，在第四外部连接件1315是焊料凸块的实施例中，接合工艺可以包括回流工艺，从而第四外部连接件1315的温度升高至第四外部连接件1315将液化并且流动的点，从而当第四外部连接件1315重新固化时，将第一封装件1300接合至背侧球焊盘1301。
图13附加地示出了将第二封装件1321接合至背侧球焊盘1301。在实施例中，第二封装件1321可以类似于第一封装件1300，并且可以利用类似的工艺接合至背侧球焊盘1301。然而，第二封装件1321也可以与第一封装件1300不同。
图14示出了第三外部连接件521从环结构1201的分离以及结构的分割以形成第一集成多输出(fan out)叠层封装(InFO-POP)结构1400。在实施例中，例如，可以通过首先使用第二紫外胶带将第一封装件1300和第二封装件1321接合至第二环结构来将第三外部连接件521从环结构1201分离。一旦接合，就可以利用紫外辐射来照射紫外胶带1203，一旦紫外胶带1203失去其粘合性能，第三外部连接件521就可以与环结构1201物理分离。
一旦分离，就执行结构的分割以形成第一InFO-POP结构1400。在实施例中，可以通过使用锯片(未示出)来切穿通孔111之间的密封剂401和聚合物层105以执行分割，从而将将一部分与另一部分分离以形成具有第一半导体器件201的第一InFO-POP结构1400。然而，本领域普通技术人员应当认识到，利用锯片以分割第一InFO-POP结构1400仅仅是一个示例性实施例，并且不旨在限制。可以可选地利用诸如利用一次或多次蚀刻以分离第一InFO-POP结构1400的用于分割第一InFO-POP结构1400的可选方法。可以可选地利用这些方法和任何其他合适的方法以分割第一InFO-POP结构1400。
通过形成如本文所述的第一InFO-POP结构1400的第三再分布层509的具有网孔701的接合焊盘517，可以获得更可靠的器件。特别地，通过形成如本文任何实施例所述的网孔701，接合焊盘517将能够处理可能在测试、制造和操作工艺的热循环期间发生的侧壁应力。这样，可以减小或消除可能由这些应力造成的分层、剥离和裂痕，从而允许更大的产量和更可靠的器件。
根据实施例，提供了一种包括位于半导体器件和通孔上方的第一再分布层的半导体器件。通孔通过密封剂与半导体器件分离，并且第一再分布层包括具有导电材料的接合焊盘区，其中，接合焊盘区的每一部分都电连接至接合焊盘区的每一个其它部分。多个网孔位于接合焊盘内，其中，多个网孔的单独的网孔由导电材料围绕。
根据另一实施例，提供了一种包括具有位于衬底上方的接合焊盘的再分布层的半导体器件，其中接合焊盘具有圆形形状。多个介电插塞延伸穿过接合焊盘，其中，多个介电插塞以圆形图案布置。钝化层位于再分布层上方并且覆盖多个介电插塞。开口穿过钝化层，其中，开口暴露接合焊盘的一部分。凸块下金属与接合焊盘的暴露部分物理接触，凸块下金属位于多个介电插塞的每一个上方。
根据又一实施例，提供了一种制造半导体器件的方法，该方法包括：利用密封剂封装半导体器件和通孔，其中，在封装之后，通孔通过密封剂与半导体器件分离。在通孔和半导体器件上方形成再分布层，再分布层包括具有圆形形状的接合焊盘和位于接合焊盘内的多个网孔，其中，多个网格开口以圆形图案布置。形成覆盖多个网格开口的第一钝化层，并且去除第一钝化层的一部分以形成穿过第一钝化层的开口，其中，去除部分暴露了接合焊盘的一部分。凸块下金属形成为与接合焊盘的暴露部分物理接触，凸块下金属位于多个网格开口的每一个上方。
本发明的实施例提供了一种半导体器件，包括：位于半导体器件和通孔上方的第一再分布层，其中，所述通孔通过密封剂与所述半导体器件分离，所述第一再分布层包括具有导电材料的接合焊盘区，其中，所述接合焊盘区的每一部分都电连接至所述接合焊盘区的每个其它部分；以及位于所述接合焊盘区内的多个网孔，其中，所述多个网孔的单独的网孔由所述导电材料围绕。
根据本发明的一个实施例，其中，所述多个网孔形成不连续的圆形形状。
根据本发明的一个实施例，其中，所述不连续的圆形形状具有介于170μm和200μm之间的外半径和介于120μm和190μm之间的内半径。
根据本发明的一个实施例，其中，所述多个网孔的第一个网孔与所述多个网孔的第二个网孔以大于10μm的宽度分离。
根据本发明的一个实施例，还包括与所述接合焊盘区物理连接的凸块下金属，其中，所述凸块下金属在平行于所述半导体器件的主表面的方向上延伸超过所述网孔。
根据本发明的一个实施例，其中，所述多个网孔的至少一个网孔具有圆形形状。
根据本发明的一个实施例，其中，所述多个网孔的至少一个网孔具有方形形状。
本发明的实施例还提供了一种半导体器件，包括：位于衬底上方的具有接合焊盘的再分布层，所述接合焊盘具有圆形形状；延伸穿过所述接合焊盘的多个介电插塞，其中，所述多个介电插塞以圆形图案布置；位于所述再分布层上方并且覆盖所述多个介电插塞的钝化层；穿过所述钝化层的开口，其中，所述开口暴露所述接合焊盘的一部分；以及与所述接合焊盘的暴露部分物理接触的凸块下金属，所述凸块下金属位于所述多个介电插塞的每个介电插塞上方。
根据本发明的一个实施例，其中，所述接合焊盘的所述圆形形状的第一半径大于所述多个介电插塞的所述圆形图案的第二半径，其中，所述第二半径是所述圆形图案的外半径。
根据本发明的一个实施例，其中，所述凸块下金属具有大于所述第二半径的第三半径。
根据本发明的一个实施例，其中，所述第三半径小于所述第一半径。
根据本发明的一个实施例，其中，第四半径是所述圆形图案的内半径并且所述开口具有小于所述第四半径的第五半径。
根据本发明的一个实施例，其中，所述多个介电插塞的第一介电插塞邻近所述多个介电插塞的第二介电插塞并且与所述多个介电插塞的所述第二介电插塞以至少10μm的距离分离。
根据本发明的一个实施例，其中，所述多个介电插塞的每个介电插塞都具有至少10μm的厚度。
本发明的实施例还提供了一种制造半导体器件的方法，所述方法包括：利用密封剂封装半导体器件和通孔，其中，在所述封装之后，所述通孔通过所述密封剂与所述半导体器件分离；在所述通孔和所述半导体器件上方形成再分布层，所述再分布层包括具有圆形形状的接合焊盘和位于所述接合焊盘内的多个网格开口，其中，所述多个网格开口以圆形图案布置；形成覆盖所述多个网格开口的第一钝化层；去除所述第一钝化层的一部分以形成穿过所述第一钝化层的开口，其中，所述去除所述部分暴露所述接合焊盘的一部分；以及形成与所述接合焊盘的暴露部分物理接触的凸块下金属，所述凸块下金属位于所述多个网格开口的每个网格开口上方。
根据本发明的一个实施例，其中，所述接合焊盘的所述圆形形状的第一半径大于所述多个网格开口的所述圆形图案的第二半径，其中，所述第二半径是所述圆形图案的外半径。
根据本发明的一个实施例，其中，所述凸块下金属具有大于所述第二半径的第三半径。
根据本发明的一个实施例，其中，所述第三半径小于所述第一半径。
根据本发明的一个实施例，其中，第四半径是所述圆形图案的内半径并且所述开口具有小于所述第四半径的第五半径。
根据本发明的一个实施例，其中，所述多个网格开口与所述接合焊盘同时形成。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
位于半导体器件和通孔上方的第一再分布层，其中，所述通孔通过密封剂与所述半导体器件分离，所述第一再分布层包括具有导电材料的接合焊盘区，其中，所述接合焊盘区的每一部分都电连接至所述接合焊盘区的每个其它部分；以及
位于所述接合焊盘区内的多个网孔，其中，所述多个网孔的单独的网孔由所述导电材料围绕。
2.根据权利要求1所述的半导体器件，其中，所述多个网孔形成不连续的圆形形状。
3.根据权利要求2所述的半导体器件，其中，所述不连续的圆形形状具有介于170μm和200μm之间的外半径和介于120μm和190μm之间的内半径。
4.根据权利要求1所述的半导体器件，其中，所述多个网孔的第一个网孔与所述多个网孔的第二个网孔以大于10μm的宽度分离。
5.根据权利要求1所述的半导体器件，还包括与所述接合焊盘区物理连接的凸块下金属，其中，所述凸块下金属在平行于所述半导体器件的主表面的方向上延伸超过所述网孔。
6.根据权利要求1所述的半导体器件，其中，所述多个网孔的至少一个网孔具有圆形形状。
7.根据权利要求1所述的半导体器件，其中，所述多个网孔的至少一个网孔具有方形的形状。
8.一种半导体器件，包括：
位于衬底上方的具有接合焊盘的再分布层，所述接合焊盘具有圆形形状；
延伸穿过所述接合焊盘的多个介电插塞，其中，所述多个介电插塞以圆形图案布置；
位于所述再分布层上方并且覆盖所述多个介电插塞的钝化层；
穿过所述钝化层的开口，其中，所述开口暴露所述接合焊盘的一部分；以及
与所述接合焊盘的暴露部分物理接触的凸块下金属，所述凸块下金属位于所述多个介电插塞的每个介电插塞上方。
9.根据权利要求8所述的半导体器件，其中，所述接合焊盘的所述圆形形状的第一半径大于所述多个介电插塞的所述圆形图案的第二半径，其中，所述第二半径是所述圆形图案的外半径。
10.一种制造半导体器件的方法，所述方法包括：
利用密封剂封装半导体器件和通孔，其中，在所述封装之后，所述通孔通过所述密封剂与所述半导体器件分离；
在所述通孔和所述半导体器件上方形成再分布层，所述再分布层包括具有圆形形状的接合焊盘和位于所述接合焊盘内的多个网格开口，其中，所述多个网格开口以圆形图案布置；
形成覆盖所述多个网格开口的第一钝化层；
去除所述第一钝化层的一部分以形成穿过所述第一钝化层的开口，其中，所述去除所述部分暴露所述接合焊盘的一部分；以及
形成与所述接合焊盘的暴露部分物理接触的凸块下金属，所述凸块下金属位于所述多个网格开口的每个网格开口上方。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987380A (zh) * 2017-05-31 2018-12-11 台湾积体电路制造股份有限公司 半导体封装件中的导电通孔及其形成方法
CN109585388A (zh) * 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 具有带有腔体的TIV的InFO-POP结构

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9929112B2 (en) 2015-09-25 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10600748B2 (en) * 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10192843B1 (en) * 2017-07-26 2019-01-29 Micron Technology, Inc. Methods of making semiconductor device modules with increased yield
US10818627B2 (en) * 2017-08-29 2020-10-27 Advanced Semiconductor Engineering, Inc. Electronic component including a conductive pillar and method of manufacturing the same
KR101963292B1 (ko) 2017-10-31 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
US11177201B2 (en) * 2017-11-15 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages including routing dies and methods of forming same
US10083926B1 (en) * 2017-12-13 2018-09-25 Dialog Semiconductor (Uk) Limited Stress relief solutions on WLCSP large/bulk copper plane design
US10665559B2 (en) * 2018-04-11 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Device, semiconductor package and method of manufacturing semiconductor package
US10510645B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Planarizing RDLs in RDL-first processes through CMP process
US20200020657A1 (en) * 2018-07-15 2020-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure
US10832985B2 (en) * 2018-09-27 2020-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor package and method
US11081369B2 (en) * 2019-02-25 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
KR102629832B1 (ko) * 2019-03-28 2024-01-26 삼성전자주식회사 반도체 패키지 기판 및 이를 이용한 반도체 패키지 제조 방법
KR20210017663A (ko) * 2019-08-09 2021-02-17 삼성전자주식회사 두꺼운 금속층 및 범프를 갖는 반도체 소자들
US20210111110A1 (en) * 2019-10-09 2021-04-15 Advanced Semiconductor Engineering, Inc. Semiconductor device package
KR20210078952A (ko) * 2019-12-19 2021-06-29 삼성전기주식회사 전자부품 내장기판
KR20210082638A (ko) * 2019-12-26 2021-07-06 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
KR20220071755A (ko) 2020-11-24 2022-05-31 삼성전자주식회사 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120025394A1 (en) * 2010-08-02 2012-02-02 Hiroshige Hirano Semiconductor device
CN103460379A (zh) * 2011-03-25 2013-12-18 Ati科技无限责任公司 具有支撑性端子垫片的半导体芯片
US20140252646A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure for Package-on-Package Devices

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7065721B2 (en) * 2003-07-28 2006-06-20 Lsi Logic Corporation Optimized bond out method for flip chip wafers
JP4247690B2 (ja) 2006-06-15 2009-04-02 ソニー株式会社 電子部品及その製造方法
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8916464B2 (en) 2008-12-29 2014-12-23 International Business Machines Corporation Structures and methods for improving solder bump connections in semiconductor devices
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8476770B2 (en) 2011-07-07 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for forming through vias
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9190348B2 (en) * 2012-05-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Scheme for connector site spacing and resulting structures
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
KR101429347B1 (ko) 2012-08-30 2014-08-12 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9087832B2 (en) 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
TWI560815B (en) * 2014-05-09 2016-12-01 Siliconware Precision Industries Co Ltd Semiconductor packages, methods for fabricating the same and carrier structures
US9929112B2 (en) 2015-09-25 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120025394A1 (en) * 2010-08-02 2012-02-02 Hiroshige Hirano Semiconductor device
CN103460379A (zh) * 2011-03-25 2013-12-18 Ati科技无限责任公司 具有支撑性端子垫片的半导体芯片
US20140252646A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure for Package-on-Package Devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987380A (zh) * 2017-05-31 2018-12-11 台湾积体电路制造股份有限公司 半导体封装件中的导电通孔及其形成方法
US10629537B2 (en) 2017-05-31 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
CN108987380B (zh) * 2017-05-31 2020-06-12 台湾积体电路制造股份有限公司 半导体封装件中的导电通孔及其形成方法
CN109585388A (zh) * 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 具有带有腔体的TIV的InFO-POP结构
US11075168B2 (en) 2017-09-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. InFO-POP structures with TIVs having cavities
US11901302B2 (en) 2017-09-29 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd InFO-POP structures with TIVs having cavities

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