TWI821960B - 封裝結構及其形成方法 - Google Patents

封裝結構及其形成方法 Download PDF

Info

Publication number
TWI821960B
TWI821960B TW111111780A TW111111780A TWI821960B TW I821960 B TWI821960 B TW I821960B TW 111111780 A TW111111780 A TW 111111780A TW 111111780 A TW111111780 A TW 111111780A TW I821960 B TWI821960 B TW I821960B
Authority
TW
Taiwan
Prior art keywords
semiconductor die
wall structure
section
package
substrate
Prior art date
Application number
TW111111780A
Other languages
English (en)
Other versions
TW202315028A (zh
Inventor
賴柏辰
汪金華
游明志
廖莉菱
李宗彥
林柏堯
鄭心圃
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202315028A publication Critical patent/TW202315028A/zh
Application granted granted Critical
Publication of TWI821960B publication Critical patent/TWI821960B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Auxiliary Devices For And Details Of Packaging Control (AREA)
  • Packaging For Recording Disks (AREA)

Abstract

提供封裝結構，封裝結構包含重佈線結構、以及位於重佈線結構之上的第一半導體晶粒。封裝結構還包含橫向圍繞第一半導體晶粒的牆結構，牆結構包含彼此隔開的複數個區段。封裝結構還包含介於牆結構與第一半導體晶粒之間的底部填充材料。封裝結構還包含包覆底部填充材料的模製化合物。

Description

封裝結構及其形成方法
本發明實施例是關於一種封裝結構及其形成方法，且特別是有關於具有牆結構的封裝結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業經歷了快速增長。半導體製造製程的持續進步使半導體裝置具有更精細的特徵及/或更高程度的整合。功能密度(即，每個晶片(chip)面積的互連裝置數量)已普遍增加，而特徵尺寸(即，可以使用製造製程創建的最小組件)已經減小。這種尺寸微縮的過程通常透過提高生產效率和降低相關成本來提供好處。
晶片封裝不僅為半導體裝置提供保護免受環境污染，而且為封裝在其中的半導體裝置提供連接接口。已開發出利用較小面積或較低高度的小型封裝結構來封裝半導體裝置。
已經開發了新的封裝技術以進一步提高半導體晶粒(die)的密度和功能。這些用於半導體晶粒的新型封裝技術面臨製造挑戰。
本發明實施例提供封裝結構，封裝結構包含重佈線結構、以及位於重佈線結構之上的第一半導體晶粒。封裝結構還包含橫向圍繞第一半導體晶粒的牆結構，牆結構包含彼此隔開的複數個區段。封裝結構還包含介於牆結構與第一半導體晶粒之間的底部填充材料。封裝結構還包含包覆底部填充材料的模製化合物。
本發明實施例提供封裝結構，封裝結構包含重佈線結構根據一實施例，封裝結構的形狀方法包含、位於重佈線結構之上的複數個第一接合元件、以及位於重佈線結構之上的複數個第二接合元件。第二接合元件在第一接合元件周圍排列。封裝結構還包含第一接合元件上方的半導體晶粒。封裝結構還包含牆結構，牆結構包含第二接合元件上方的複數個區段。一個區段具有的範圍在約1mm至約5mm的寬度，且一個區段與半導體晶粒隔開範圍在約40μm至約200μm的距離。封裝結構還包含包覆牆結構的模製化合物。
本發明實施例提供封裝結構的形狀方法，此方法包含接合半導體晶粒至重佈線結構的第一表面。此方法還包含接合牆結構至重佈線結構的第一表面，牆結構包含彼此隔開的複數個區段，這些區段在半導體晶粒周圍排列。此方法還包含形成模製化合物包覆牆結構。此方法還包含接合重佈線結構的第二表面至基板，半導體晶粒透過重佈線結構電性耦接至基板，且牆結構與基板電性絕緣。
102:承載基板
104:膠帶
106:重佈線結構
106A:頂面
106B:底面
108:導電部件
110:導電部件
112:導電部件
1141:絕緣層
1142:絕緣層
1143:絕緣層
1144:絕緣層
116:導電部件
118:導電部件
120:半導體晶粒
1201:半導體晶粒
1202:半導體晶粒
1203:半導體晶粒
1204:半導體晶粒
122:半導體基底
122B:背側表面
122F:前側表面
124:積體電路
126:內連線結構
128:金屬間介電層
130:導電墊
132:鈍化層
134:凸塊下金屬
136:接合元件
138:牆結構
140:區段
1401:區段
1402:區段
1403:區段
1404:區段
140L:區段
142:凸塊下金屬
144:接合元件
146:底部填充材料
148:模製化合物
150:膠帶
152:承載基板
154:封裝結構
156:基板
158:導電墊
160:接合元件
162:底部填充材料
402:接合元件
702:封裝體
7021:封裝體
7022:封裝體
7023:封裝體
7024:封裝體
7025:封裝體
7026:封裝體
7027:封裝體
7028:封裝體
704:半導體晶粒
706:導電墊
708:接合元件
710:重佈線結構
712:模製化合物
A1:側壁
A2:側壁
A3:側壁
A4:側壁
A5:側壁
B1:側壁
B2:側壁
B3:側壁
B4:側壁
D1:第一距離
D2:第二距離
L:長度
T1:厚度
T1’:厚度
T2:厚度
T2’:厚度
W:寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)僅用於說明目 的，並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1A至1L圖是根據本發明一些實施例顯示形成封裝結構在各個中間階段的剖面示意圖。
第1B-1圖是根據本發明一些實施例顯示導電部件的平面示意圖。
第1D-1圖是根據本發明一些實施例顯示接合元件、半導體晶粒、以及牆結構的平面示意圖。
第2圖是根據本發明一些實施例顯示第1L圖的剖面示意圖的修改。
第3圖是根據本發明一些實施例顯示第1L圖的剖面示意圖的修改。
第4圖是根據本發明一些實施例顯示第1L圖的剖面示意圖的修改。
第5圖是根據本發明一些實施例顯示第1L圖的剖面示意圖的修改。
第5-1圖是根據本發明一些實施例顯示接合元件、半導體晶粒、以及牆結構的平面示意圖。
第6-1、6-2、6-3、6-4、6-5、6-6和6-7圖是根據本發明一些實施例顯示半導體晶粒與牆結構的配置的平面示意圖。
第7圖是根據本發明一些實施例顯示第1L圖的剖面示意圖的修改。
第7-1圖是根據本發明一些實施例顯示接合元件的平面示意圖。
第8圖是根據本發明一些實施例顯示第7圖的剖面示意圖的修改。
第9-1、9-2、9-3、9-4和9-5圖是根據本發明一些實施例顯示半導體晶粒、封裝體與牆結構的配置的平面示意圖。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本文的各種示例中可重複參考標號及/或字母。這些重複的目的是在於簡潔明確，並非要求所討論這些實施例及/或配置之間的關係。
此外，此處可能使用空間上的相關用語，例如「在...之下」、「在...下方」、「下方的」、「在...上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
在敘述中「大致上(substantially)」的用語，例如「大致上平坦」或「大致上共平面」等，為本發明所屬技術領域中具有通常知識者所能理解。在一些實施例中，形容詞基本上可以被移除。在適用的情況下，用語「大致上」還可以包含具有「完整地(entirely)」、「完全地(completely)」、「全部地(all)」等的實施例。在適用的情況下，用語「大致上」還可以涉及90%或更高，例如95%或更高，特別是99%或更高，包含100%。此外，例如「大致上平行」或「大致上垂直」之類的用語的解釋，不排除與特定排列的微小偏差，並且可以包含例如高達10°的偏差。「大致上」一詞不排除「完全」，例如「大致上不含」Y的組成可以完全不含Y。
例如「約(about)」與特定距離或尺寸連用的用語的解釋，不排除與特定距離或尺寸的微小偏差，並且可以包含例如高達10%的偏差。「約(about)」與數值x連用的用語可表示x±5或10%。
本文描述了本發明的一些實施例。可以在這些實施例中描述的階段之前、期間且/或之後提供額外的步驟(operation)。對於不同的實施例，可以替換或刪減所描述的一些階段。可以將額外的部件(feature)添加到半導體裝置結構中。對於不同的實施例，可以替換或刪減以下描述的一些部件。儘管討論了一些實施例以特定順序執行的操作，但是這些操作也可以以其他符合邏輯的順序來執行。
本發明實施例可以涉及3D封裝或3D-IC裝置。也可以包括其他部件和製程。舉例而言，可以包括測試結構以幫助對3D封裝或3D-IC裝置進行驗證測試。測試結構可以包含例如測試墊，測試墊形成於可允許3D封裝或3D-IC測試、探針及/或探針卡的使用等等的重佈線層中或基板上。可以對中間結構以及最終結構進行驗證測試。此外，本文公開的結構和方法可以與包含已知合格晶粒(known good die)中間驗證的測試方法一起使用，以提高產量並降低成本。
提供封裝結構的實施例。封裝結構可包含接合至重佈線結構的半導體晶粒、以及牆結構(wall structure)，牆結構包含多個彼此隔開且橫向圍繞半導體晶粒的區段。封裝結構還包含介於半導體晶粒與牆結構之間的底部填充材料(underfill material)。接合元件會引起應力，並且施加於底部填充材料上，牆結構可以降低或減緩此應力，從而降低模製化合物(molding compound)和底部填充材料裂開的風險。如此，改善了封裝結構的性能與可靠性。
第1A至1L圖是根據本發明一些實施例顯示形成封裝結構在各個 中間階段的剖面示意圖。根據一些實施例，接收或提供承載基板102，如第1A圖所示。在一些實施例中，承載基板102是陶瓷基板、玻璃基板、聚合物基板、半導體基板、或其他適合基板。
根據一些實施例，設置膠帶104於承載基板102之上，如第1A圖所示。在一些實施例中，膠帶104對能量束照射敏感。在一些實施例中，膠帶104是釋放層，其包含或是由光熱轉換(light-to-heat conversion，LTHC)材料製成。舉例而言，在後續製程中可使用雷射束照射膠帶104。照射可使形成於膠帶104之上的封裝結構與承載基板102分離。
根據一些實施例，形成重佈線(redistribution)結構106於膠帶104之上，如第1A圖所示。重佈線結構106配置以配線(routing)，這使得封裝結構形成具有扇出(fan-out)特徵。重佈線結構106也可稱為中介層(interposer)。根據一些實施例，重佈線結構106具有面向承載基板102的底面106B、以及遠離承載基板102的頂面106A。
在一些實施例中，重佈線結構106包含多個絕緣層(例如，絕緣層1141、1142、1143和1144)、以及形成於絕緣層中多個導電部件(例如，導電部件108、110和112)。儘管第1A圖顯示四個絕緣層1141-1144，但絕緣層的數量不限於此，重佈線結構106可包含較少或較多的絕緣層。
在一些實施例中，導電部件108是凸塊下金屬(under bump metallurgy，UBM)。在一些實施例中，導電部件108被絕緣層1141圍繞。在一些實施例中，導電部件108將會從重佈線結構106的底面暴露出來或是突出，並且導電部件108用於支撐或接收一或多個接合元件。
在一些實施例中，導電部件108包含或是由金屬材料製成，例如 鈦、銅、鎳、鉭、釩、鉻、金、鎢、前述之合金、前述之多層、或前述之組合。在一些實施例中，導電材料108由非焊料金屬材料製成。
在一些實施例中，導電部件110包含導電墊(pad)、導線(line)、及/或導電跡線(trace)，並且配置以提供水平電路配線。在一些實施例中，導線部件112是導孔(via)，並且配置以提供垂直電路配線。在一些實施例中，導電部件110被絕緣層1142-1144圍繞，並且電性耦接至導電部件108以及導電部件112。
在一些實施例中，被絕緣層1144圍繞的導電部件112自重佈線結構106(的絕緣層1144)的頂面106A暴露出來及/或突出，並且用於支撐或是接收一或多個接合元件。
在一些實施例中，絕緣層114可以由一或多聚合物材料製成。聚合物材料可包括聚苯并
Figure 111111780-A0305-02-0009-1
唑(polybenzoxazole，PBO)、苯環丁烯(benzocyclobutene，BCB)、聚醯亞胺(polyimide，PI)、環氧基樹脂(epoxy-based resin)、一或多其他適合的聚合物材料、或前述之組合。在一些實施例中，聚合物材料是光敏感的。因此可使用微影製程以形成具有期望圖案的開口於絕緣層1141-1144中。
在一些實施例中，導電部件110和112由金屬材料製成，例如銅、鋁、金、鈀、鈷、鈦、鎳、銀、石墨烯、一或多其他適合的導電材料、前述之合金、或前述之組合。在一些實施例中，導電部件110和112由非焊料金屬材料製成。在一些實施例中，導電部件110和112包含多個子層(sub-layer)。舉例而言，每一個導電部件110和112包含多個子層，這些子層包含Ti/Cu、Ti/Ni/Cu、Ti/Cu/Ti、Al/Ti/Ni/Ag、其他適合子層、或前述之組合。
形成重佈線結構106可涉及多道沉積製程、多道圖案化製程、及/ 或多道平坦化製程。可使用沉積製程形成絕緣層及/或導電層。沉積製程可以包含旋轉塗佈(spin-on coating)製程、電鍍(electroplating)製程、無電(electroless)製程、化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、一或多其他適用製程、或前述之組合。
可使用圖案化製程將形成的絕緣層及/或形成的導電層圖案化。圖案化製程包含微影製程、能量束鑽孔製程(例如，雷射束鑽孔製程、離子束鑽孔製程、或電子束鑽孔製程)、蝕刻製程、機械鑽孔製程、一或多其他適用製程、或前述之組合。
可使用平坦化製程以提供形成的絕緣層及/或形成的導電層具有平坦的頂面，以利於後續製程。平坦化製程可包含機械研磨製程(mechanical grinding process)、化學機械研磨(chemical mechanical polishing，CMP)製程、乾式拋光製程、一或多其他適用製程、或前述之組合。
根據一些實施例，形成導電部件116和118於重佈線結構106的頂面106A之上，如第1B圖所示。在一些實施例中，導電部件116形成於導電部件112之上且與其接觸，並且導電部件118形成不與導電部件112接觸。在其他一些實施例中，導電部件118形成於導電部件112之上且與其接觸。
在一些實施例中，導電部件116和118是凸塊下金屬(UBM)。在一些實施例中，導電部件116和118用於支撐或接收一或多個接合元件(例如，焊球)。在一些實施例中，導電部件116和118包含或是由金屬材料製成，例如鈦、銅、鎳、鉭、釩、鉻、金、鎢、前述之合金、前述之多層、或前述之組合。在一些實施例中，導電部件116和118由非焊料金屬材料製成。
第1B-1圖是根據本發明一些實施例顯示導電部件116和118的平面示意圖。在一些實施例中，導電部件118設置於重佈線結構106的扇出(fan-out)區1060之內，而導電部件116設置於重佈線結構106的扇內(fin-in)區1061之內，如第1B-1圖所示。根據一些實施例，導電部件118橫向排列以圍繞導電部件116。
根據一些實施例，設置半導體晶粒120於重佈線結構106的頂面106A之上，如第1C圖所示。根據一些實施例，半導體晶粒120設置於重佈線結構106的扇內區1061(第1B-1圖)之內。根據一些實施例，半導體晶粒120透過接合元件136以及導電部件116接合至導電部件112。
半導體晶粒120可包含應用處理器、電源管理積體電路、邏輯裝置、記憶體裝置(例如，靜態隨機存取存儲器(SRAM)、射頻(RF)裝置、輸入/輸出(I/O)裝置、晶片系統(system-on-chip，SoC)裝置，一個或多個其他適合的電路、或前述之組合。
在一些實施例中，半導體晶粒120包含半導體基底122，半導體基底122具有背側(backside)表面122B和前側(frontside)表面122F。在一些實施例中，半導體晶粒120也包含形成於半導體基底122的前側表面122F中或上的積體電路124。在一些實施例中，半導體晶粒120也包含被金屬間介電層(IMD)128圍繞並且電性耦接至積體電路124的內連線(interconnect)結構126。在一些實施例中，半導體晶粒120也包含形成於內連線結構126之上且電性耦接至內連線結構126的導電墊130。在一些實施例中，半導體晶粒120也包含部分覆蓋導電墊130的鈍化層132、以及穿過鈍化層132且形成於導電墊130上的凸塊下金屬(UBM)134。在一些實施例中，半導體晶粒120具有範圍在約150微米(μm)至約700微米的厚度T1。
根據一些實施例，舉例而言，可透過覆晶接合技術(flip-chip bonding)，例如使用接合元件136，將半導體晶粒120的凸塊下金屬134接合至重佈線結構106之上的導電部件116。在一些實施例中，進行熱回流(thermal reflow)步驟。在一些實施例中，接合元件136對應且連接半導體晶粒120的凸塊下金屬134以及導電部件116。根據一些實施例，如此，積體電路124電性耦接至重佈線結構106的導電部件108、110和112。
在一些實施例中，接合元件136是焊點(solder joint)、微凸塊(microbump)、焊料凸塊(solder bump)、焊球(solder ball)、球柵陣列(ball grid array，BGA)球、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、其他適合的接合元件、及/或前述的組合。在一些實施例中，接合元件136是含錫的焊料凸塊或焊球。含錫焊料凸塊或焊球可以包含銅、銀、金、鋁、鉛、一或多其他適合材料、或前述之組合。在一些實施例中，接合元件136不含鉛。
根據一些實施例，設置牆結構138於重佈線結構106的頂面106A之上，如第1D圖所示。根據一些實施例，牆結構138設置於重佈線結構106的扇出區1060(第1B-1圖)之內。根據一些實施例，牆結構138透過接合元件144接合至導電部件118。
根據一些實施例，牆結構138包含橫向圍繞半導體晶粒120的複數個區段140、以及形成於區段140上的凸塊下金屬(UBM)142。在一些實施例中，牆結構138是分段的，並且配置為應力屏障(stress barrier)部件，其可減少且/或減輕施加到隨後形成的底部填充材料上的應力，從而降低模製化合物和底部填充材料裂開的風險。
在一些實施例中，牆結構138的區段140由半導體材料(例如，矽) 製成。在一些實施例中，每一個區段140是沒有裝置或電路設置於其內的單顆矽晶粒。在一些實施例中，牆結構138的區段140由具有高硬度以及低熱膨脹係數的陶瓷材料製成。舉例而言，陶瓷材料可以是Al2O3、Zr2O3、SiO2、TiO2、MgO、CaO、其他適合陶瓷材料、及/或前述之組合。在一些實施例中，牆結構138的區段140具有範圍在約100微米至約700微米的厚度T2。
根據一些實施例，例如透過使用接合元件144，將牆結構138的凸塊下金屬142接合至重佈線結構106的導電部件118。在一些實施例中，進行熱回流(thermal reflow)步驟。在一些實施例中，接合元件144對應且連接牆結構138的凸塊下金屬142和導電部件118。在一些實施例中，牆結構138未電性耦接至重佈線結構106的導電部件。
在一些實施例中，接合元件144是焊點、微凸塊、焊料凸塊、焊球、球柵陣列(BGA)球、受控塌陷晶片連接(C4)凸塊、其他適合的接合元件、及/或前述的組合。在一些實施例中，接合元件144是含錫的焊料凸塊或焊球。含錫焊料凸塊或焊球可以包含銅、銀、金、鋁、鉛、一或多其他適合材料、或前述之組合。在一些實施例中，接合元件144不含鉛。
第1D圖是根據一些實施例顯示接合元件136和144、半導體晶粒120、以及牆結構138的平面示意圖。根據一些實施例，牆結構138包含四個區段1401、1402、1403和1404，他們彼此隔開並且與半導體晶粒120隔開，如第1D-1圖所示。
根據一些實施例，區段1401、1402、1403和1404橫向圍繞半導體晶粒120。根據一些實施例，在平面圖中，區段1401、1402、1403和1404橫向排列成一個非連續環形，並且半導體晶粒120設置於此非連續環形的內部。在一些實施 例中，非連續環形具有長方形輪廓，長方形輪廓的每一個側邊由一個區段140構成。根據一些實施例，在平面圖中，區段1401、1402、1403和1404沿著半導體晶粒120的外部輪廓橫向排列。
在一些實施例中，半導體晶粒120具有長方形輪廓。在一些實施例中，半導體晶粒120的尺寸(例如，長度或寬度)範圍在約10釐米(mm)至約30釐米。在一些實施例中，半導體晶粒120的每一個側邊對應或面對一個區段140。
在一些實施例中，設置區段140的長度方向大致上平行於半導體晶粒120的相對應側邊的延伸方向。在一些實施例中，每一個區段1401、1402、1403和1404具有範圍在約1釐米至約20釐米的長度L。如果長度L大於20釐米，牆結構138可能無法有效地減輕施加於後續形成的底部填充材料的應力，從而增加後續形成的底部填充材料裂開的風險。
在一些實施例中，每一個區段1401、1402、1403和1404的長度L大於半導體晶粒120的相對應側邊的尺寸(例如，長度或寬度)。在其他一些實施例中，區段140的長度L小於半導體晶粒120的尺寸。
在一些實施例中，每一個區段1401、1402、1403和1404具有範圍在約1釐米至約5釐米的寬度W。在一些實施例中，寬度W對長度L的比值範圍在約0.05至約1，例如約0.05至約0.25、約0.25至約1，或約0.25至約0.5。如果寬度W大於5釐米，牆結構138可能無法有效地減輕施加於後續形成的底部填充材料的應力，從而增加後續形成的底部填充材料裂開的風險。
在一些實施例中，每一個區段1401、1402、1403和1404的寬度W小於半導體晶粒120的尺寸(例如，長度或寬度)。舉例而言，半導體晶粒120的寬度對的區段140的寬度的比值大於約2，例如大於約3，或大於約4。
在一些實施例中，每一個區段1401、1402、1403和1404與半導體晶粒120隔開第一距離D1，第一距離D1的範圍在約40微米至約200微米。在一些實施例中，區段1401、1402、1403和1404的寬度W對第一距離D1的比值範圍在約5至約125。
如果第一距離D1大於200微米，牆結構138可能無法有效地降低或減緩施加於後續形成的底部填充材料的應力，從而增加後續形成的底部填充材料裂開的風險。如果第一距離D1小於40微米，這可能會增加設置牆結構138的製程困難度，舉例而言，牆結構138可能會碰觸半導體晶粒120。
在一些實施例中，每一個區段1401、1402、1403和1404彼此隔開第二距離D2，第二距離D2的範圍在約40微米至約200微米。在一些實施例中，區段1401、1402、1403和1404的寬度W對第二距離D2的比值範圍在約5至約125。
如果第二距離D2大於200微米，牆結構138可能無法有效地降低或減緩施加於後續形成的底部填充材料的應力，從而增加後續形成的底部填充材料裂開的風險。如果第二距離D2小於40微米，這可能會增加設置牆結構138的製程困難度，舉例而言，相鄰的區段140可能會彼此碰觸。
根據一些實施例，形成底部填充(underfill)材料146於重佈線結構106的頂面106A之上，從而包覆(encapsulating)半導體晶粒120、牆結構138、接合元件136和144、以及導電部件116和118，如第1E圖所示。根據一些實施例，底部填充材料146填充半導體晶粒120與牆結構138之間的空間。在一些實施例中，底部填充材料146覆蓋區段140遠離半導體晶粒120的側壁的下部，同時暴露出區段140遠離半導體晶粒120的側壁的上部。
在一些實施例中，底部填充材料146是電絕緣粘合劑，其用於保 護接合元件136和144以及導電部件116和118，並且/或固定半導體晶粒120和牆結構138。在一些實施例中，底部填充材料146由環氧樹脂(epoxy)、樹脂(resin)、環氧樹脂模製化合物(epoxy molding compound)、其他適合的底部填充材料、及/或前述之組合。
根據一些實施例，形成模製化合物(molding compound)148於重佈線結構106的頂面106A，從而包覆底部填充材料146與牆結構138，如第1F圖所示。在一些實施例中，模製化合物148是單層膜或是複合堆疊。在一些實施例中，模製化合物148包含各種材料，例如模製底部填充材料、環氧樹脂、樹脂、或類似材料。在一些實施例中，模製化合物148具有高熱傳導性、低吸濕率低、以及高抗彎強度。
根據一些實施例，接著平坦化模製化合物148和底部填充材料146，直到半導體晶粒120和牆結構138暴露出來，如第1F圖所示。平坦化製程可包含機械研磨製程、化學機械研磨製程、乾式拋光製程、一或多其他適用製程、或前述之組合。
在平坦化製程之後，半導體基底122的背側表面122B、區段140的上表面、底部填充材料146的上表面、以及模製合物148的上表面大致上共平面。在一些實施例中，模製化合物148覆蓋區段140遠離半導體晶粒120的側壁的上部。
在一些實施例中，在平坦化製程之後，半導體晶粒120具有範圍在約150微米至約700微米的厚度T1’。在一些實施例中，在平坦化製程之後，牆結構138的區段140具有在約100微米至約700微米的厚度T2’。在一些實施例中，厚度T1’大致上等於或大於厚度T2’。
根據一些實施例，透過膠帶150將承載基板152貼合至第1F圖所示的結構，從而覆蓋半導體基底122、區段140、底部填充材料146、以及模製化合物148，如第1G圖所示。根據一些實施例，承載基板152配置以保護半導體基底122以及牆結構138在後續製程的過程中免於受到損傷。
在一些實施例中，承載基板152是陶瓷基板、玻璃基板、聚合物基板、半導體基板、或其他適合基板。在一些實施例中，膠帶150是釋放層，其包含或是由光熱轉換(LTHC)材料製成。在一些實施例中，膠帶150由與膠帶104不同的材料形成。
根據一些實施例，上下翻轉第1G圖的結構，如第1H圖所示。根據一些實施例，接著透過將膠帶104與承載基板102和重佈線結構106分離，從重佈線結構106取下承載基板102。根據一些實施例，如此，重佈線結構106(的絕緣層1141)的底面106B暴露出來。
根據一些實施例，對重佈線結構106的絕緣層1141進行平坦化製程直到導電部件108自絕緣層1141暴露出來，如第1I圖所示。平坦化製程可包含機械研磨製程、化學機械研磨製程、乾式拋光製程、一或多其他適用製程、或前述之組合。在平坦化製程之後，重佈線結構106的底面標示為106B’。
根據一些實施例，進行切割步驟切穿第1I圖的結構成為彼此分開的多個封裝結構154，如第1J圖所示。第1J圖顯示其中一個所得到的封裝結構154的剖面示意圖。
根據一些實施例，接著透過將膠帶150與承載基板152和封裝結構154分離，從封裝結構154取下承載基板152。根據一些實施例，設置封裝結構154於基板156之上，並透過接合元件160接合至基板156，如第1K圖所示。在一些實 施例中，重佈線結構106的底面106B’接合至基板156的上表面。
在一些實施例中，基板156是印刷電路板(PCB)。在其他一些實施例中，基板156是可以之後接合至其他基板的中介層基板(interposer substrate)。在一些實施例中，基板156上製造有預定的功能電路。舉例而言，功能電路可包含導電墊、導線、導電跡線、導孔、及/或主動電路主件，例如電晶體(transistor)、二極體、及其他類似電路。在一些實施例，基板156包含自基板156上表面暴露出來及或突出的導電墊158。
在一些實施例中，接合元件160是焊點、受控塌陷晶片連接(C4)凸塊、焊料凸塊、焊球、球柵陣列(BGA)球、其他適合的接合元件、及/或前述的組合。在一些實施例中，接合元件160是含錫的焊料凸塊或焊球。含錫焊料凸塊或焊球可以包含銅、銀、金、鋁、鉛、一或多其他適合材料、或前述之組合。在一些實施例中，接合元件160不含鉛。
根據一些實施例，重佈線結構106的導電部件108透過使用接合元件160接合至基板156的導電墊158。在一些實施例中，進行熱回流(thermal reflow)步驟。在一些實施例中，接合元件160對應且連接重佈線結構106的導電部件108和基板156的導電墊158。根據一些實施例，如此，半導體晶粒120的積體電路124電性耦接至基板156。根據一些實施例，牆結構138與基板156的功能電路電性絕緣。
根據一些實施例，形成底部填充材料162於基板156的上表面之上，並且包覆封裝結構154和接合元件160，如第1L圖所示。根據一些實施例，底部填充材料162填充封裝結構154和基板156之間的空間。根據一些實施例，底部填充材料162覆蓋模製化合物148的側壁以及重佈線結構106的側壁。
在一些實施例中，底部填充材料162是電絕緣粘合劑，其用於保護接合元件160以及封裝結構154，並且/或固定封裝結構154。在一些實施例中，底部填充材料162由環氧樹脂(epoxy)、樹脂(resin)、環氧樹脂模製化合物(epoxy molding compound)、其他適合的底部填充材料、及/或前述之組合。
基板156和半導體晶粒120之間可能存在很大的熱膨脹係數(CTE)差異。在可靠性測試、封裝結構的操作、及/或熱處理期間，接合元件136可能會在半導體晶粒120的轉角和側邊處引起較大的張應力(tensile stress)，並施加到底部填充材料146上。較大的張應力可能導致從半導體晶粒120的轉角和側邊處，形成裂縫於底部填充材料146內。裂縫可能傳播到模製化合物148中。
根據本發明實施例，封裝結構包含牆結構138，牆結構138包含多個區段140。這些區段140彼此隔開且與半導體晶粒120隔開，並且橫向圍繞半導體晶粒120。牆結構138可以降低或減緩由接合元件136引起而施加於底部填充材料146上的張應力，從而降低模製化合物148和底部填充材料146裂開的風險。如此，可以提升封裝結構的性能和可靠性。
第2圖是根據本發明一些實施例顯示第1L圖的剖面示意圖的修改。根據一些實施例，第2圖的封裝結構與第1L圖的封裝結構相似，除了牆結構138的區段140被模製化合物148和底部填充材料146覆蓋。
在一些實施例中，牆結構138的區段140的厚度T2小於半導體晶粒120的厚度T1。根據一些實施例，在前面第1F圖所述的平坦化製程之後，半導體基底122的背側表面122B暴露出來，並且區段140的上表面被模製化合物148和底部填充材料146覆蓋，如第2圖所示。
在一些實施例中，區段140的厚度T2對半導體晶粒120的厚度T1’ 的比值大於約0.5且小於約1。如果厚度T2對T1’的比值小於0.5，牆結構138可能無法有效地降低或減緩施加於底部填充材料146的張應力。
第3圖是根據本發明一些實施例顯示第1L圖的剖面示意圖的修改。根據一些實施例，第3圖的封裝結構與第1L圖的封裝結構相似，除了區段140連接至絕緣層1144中的導電部件112。
根據一些實施例，導電部件118與導電部件116形成於絕緣層1144中的導電部件112上，且與其接觸。根據一些實施例，透過使用接合元件144，牆結構138的凸塊下金屬142接合至導電部件118。在一些實施例中，牆結構138透過接合元件144和導電部件118連接至絕緣層1144中的導電部件112。
在一些實施例中，接觸導電部件118的導電部件112並未電性連接至絕緣層1143中的導電部件110。根據一些實施例，如此，牆結構138與基板156電性絕緣。
第4圖是根據本發明一些實施例顯示第1L圖的剖面示意圖的修改。根據一些實施例，第4圖的封裝結構與第1L圖的封裝結構相似，除了牆結構138的區段140透過接合元件402接合至重佈線結構106。
根據一些實施例，牆結構138透過接合元件402接合至及/或貼合至重佈線結構106(的絕緣層1144)的頂面106A。在一些實施例中，接合元件402是膠帶。接合元件402是環氧樹脂(epoxy)、樹脂(resin)、環氧樹脂模製化合物(epoxy molding compound)、其他適合的底部填充材料、及/或前述之組合。
第5圖是根據本發明一些實施例顯示第1L圖的剖面示意圖的修改。根據一些實施例，第5圖的封裝結構與第1L圖的封裝結構相似，除了第5圖的封裝結構包含兩個半導體晶粒120。
根據一些實施例，設置兩個半導體晶粒1201和1202於重佈線結構106的頂面106A，如第5圖所示。根據一些實施例，半導體晶粒1201和1202相似於第1C圖所述的半導體晶粒120。
根據一些實施例，半導體晶粒1201和1202設置於重佈線結構106的扇入區1061(第1B-1圖)內。根據一些實施例，半導體晶粒1201和1202透過接合元件136接合至導電部件116。根據一些實施例，半導體晶粒1201的積體電路124和半導體晶粒1202的積體電路124電性耦接至基板156。
第5-1圖是根據本發明一些實施例顯示接合元件136和144、半導體晶粒1201和1202、以及牆結構138的平面示意圖。根據一些實施例，半導體晶粒1201和1202並排布置，如第5-1圖所示。根據一些實施例，牆結構138的區段1401、1402、1403和1404彼此隔開，並且與半導體晶粒1201和1202隔開。
根據一些實施例，區段1401、1402、1403和1404橫向圍繞半導體晶粒1201和1202。根據一些實施例，在平面圖中，區段1401、1402、1403和1404橫向排列成一個非連續環形，並且半導體晶粒1201和1202設置於此非連續環形的內部。根據一些實施例，在平面圖中，區段1401、1402、1403和1404沿著半導體晶粒1201和1202的組合結構的外部輪廓橫向排列。
在一些實施例中，每一個區段1401、1402、1403和1404與相鄰半導體晶粒1201及/或1202隔開第一距離D1，第一距離D1的範圍在約40微米至約200微米。在一些實施例中，每一個區段1401、1402、1403和1404的寬度W對第一距離D1的比值範圍在約5至約125。
根據本發明實施例，牆結構138的區段140彼此隔開且與半導體晶粒1201和1202隔開，並且橫向圍繞半導體晶粒1201和1202。牆結構138可以降低或 減緩在半導體晶粒120的轉角和側邊處，由接合元件136引起而施加於底部填充材料146上的張應力，從而降低模製化合物148和底部填充材料146裂開的風險。如此，可以提升封裝結構的性能和可靠性。
第6-1、6-2、6-3、6-4、6-5、6-6和6-7圖是根據本發明一些實施例顯示半導體晶粒120與牆結構138的配置的平面示意圖。
第6-1圖顯示與第5-1圖相似的配置，除了牆結構138包含多於四個區段140。根據一些實施例，在平面圖中，區段140橫向排列成一個非連續環形，並且半導體晶粒1201和1202設置於此非連續環形的內部。在一些實施例中，非連續環形是長方形輪廓，長方形輪廓的每一個側邊由多於一個區段140構成。在一些實施例中，半導體晶粒1201和1202的一些側邊對應且面向多於一個區段140。在一些實施例中，區段140的長度L小於半導體晶粒120對應側邊的尺寸(例如，長度或寬度)。
在一些實施例中，每一個區段140彼此隔開第二距離D2，第二距離D2的範圍在約40微米至約200微米。在一些實施例中，每一個區段140與相鄰半導體晶粒1201或1202隔開第一距離D1，第一距離D1的範圍在約40微米至約200微米。
第6-2圖顯示與第6-1圖相似的配置，除了封裝結構包含並排布置的四個半導體晶粒1201、1202、1203和1204。根據一些實施例，牆結構138的區段140與半導體晶粒1201、1202、1203和1204隔開。根據一些實施例，區段140橫向圍繞半導體晶粒1201、1202、1203和1204。根據一些實施例，在平面圖中，區段140沿著半導體晶粒1201、1202、1203和1204的組合結構的外部輪廓橫向排列。在一些實施例中，每一個區段140與相鄰的半導體晶粒1201、1202、1203及/或1204隔 開第一距離D1，第一距離D1的範圍在約40微米至約200微米。
第6-3圖顯示與第6-1圖相似的配置，除了牆結構138的區段140在平面示意圖中具有正方形輪廓。
第6-4圖顯示與第6-1圖相似的配置，除了牆結構138相鄰半導體晶粒1201和1202的轉角處設置的一些區段(標示140L)在平面示意圖中具有L形輪廓。
第6-5圖顯示與半導體晶粒和牆結構的配置。在一些實施例中，區段1401沿著半導體晶粒1202的側壁B2設置，而區段1402沿著半導體晶粒1202的側壁B3設置。在一些實施例中，區段1401的軸向大致上垂直於區段1402的軸向。在一些實施例中，區段1401的側壁A1對準半導體晶粒1202的側壁B1。在一些實施例中，區段1402的側壁A3對準半導體晶粒1202的側壁B2。如此，區段1401與半導體晶粒1202之間的第一距離D1大致上等於區段1401與區段1402之間的第二距離D2。在一些實例中，區段1402的側壁A5對準半導體晶粒1202的側壁B4。此外，在一些實施例中，區段1401的側壁A2對準區段1402的側壁A4。
第6-6圖顯示與半導體晶粒和牆結構的配置。在一些實施例中，區段1402與半導體晶粒1201之間的第一距離D1可以小於區段1401與區段1402之間的第二距離D2。
第6-7圖顯示與半導體晶粒和牆結構的配置。在一些實施例中，區段1401的側壁A1位於區段1402的側壁A2和側壁A3的延伸線(虛線標示)之間。
根據本發明的實施例，透過調整區段140的形狀、尺寸和配置，可增加設置牆結構138的製程彈性。
第7圖是根據本發明一些實施例顯示第1L圖的剖面示意圖的修 改。根據一些實施例，第7圖的封裝結構相似於第1L圖的封裝結構，除了第7圖的封裝結構更包含封裝體702。
在一些實施例中，封裝體702包含重佈線結構710、設置於重佈線結構710之上的半導體晶粒704、以及包覆半導體晶粒704的模製化合物712。在一些實施例中，半導體晶粒704的導電墊706透過接合元件708(例如，焊點、焊料凸塊、焊球、及/或前述之組合)接合至且電性耦接至重佈線結構710。
第7圖所示的封裝體702的封裝組件僅是說明目的，並且封裝體702可以具有任何適用的封裝組件。在一些實施例中，封裝體702是晶片級封裝(chip-scale package，CSP)、基板上晶圓上晶片(chip on wafer on substrate，CoWoS)封裝、系統整合單晶片(system on integrated chip，SoIC)封裝、及/或三維積體電路(3DIC)。在一些實施例中，封裝體702包含高頻寬記憶體(high bandwidth memory，HBM)裝置。
根據一些實施例，在前面第1C圖所述的步驟中，封裝體702與半導體晶粒120設置於重佈線結構106的頂面106A。根據一些實施例，封裝體702的重佈線結構710透過接合元件136和導電部件116接合至且電性耦接至重佈線結構106的導電部件112。
根據一些實施例，進行前面第1D至1L圖所述的步驟，從而製得第7圖所示的封裝結構。根據一些實施例，封裝體702電性耦接至基板156。
第7-1圖是根據一些實施例顯示接合元件136和144、半導體晶粒120、封裝體702、以及牆結構138的平面示意圖。根據一些實施例，半導體晶粒120和封裝體702並排布置，如第7-1圖所示。根據一些實施例，牆結構138的區段1401、1402、1403和1404彼此隔開且，與半導體晶粒120及封裝體702隔開。
根據一些實施例，區段1401、1402、1403和1404橫向圍繞半導體晶粒120和封裝體702。根據一些實施例，在平面圖中，區段1401、1402、1403和1404橫向排列成一個非連續環形，並且半導體晶粒120和封裝體702設置於此非連續環形的內部。根據一些實施例，在平面圖中，區段1401、1402、1403和1404沿著半導體晶粒120與封裝體702的組合結構的外部輪廓橫向排列。
在一些實施例中，區段1401、1402、1403和1404與相鄰半導體晶粒1201及/或封裝體702隔開第一距離D1，第一距離D1的範圍在約40微米至約200微米。在一些實施例中，區段1401、1402、1403和1404的寬度W對第一距離D1的比值範圍在約5至約125。
根據本發明實施例，牆結構138的區段140彼此隔開、與半導體晶粒120隔開、且與封裝體702隔開，並且圍繞半導體晶粒120和封裝體702。牆結構138可以降低或減緩從半導體晶粒120和封裝體702的轉角和側邊處，由接合元件136引起的張應力，從而降低模製化合物148和底部填充材料146裂開的風險。如此，可以提升封裝結構的性能和可靠性。
第8圖是根據本發明一些實施例顯示第7圖的剖面示意圖的修改。根據一些實施例，第8圖的封裝結構相似於第7圖的封裝結構，除了牆結構138的區段140被模製化合物148和底部填充材料146覆蓋。
第9-1、9-2、9-3、9-4和9-5圖是根據本發明一些實施例顯示半導體晶粒120、封裝體702與牆結構138的配置的平面示意圖。
第9-1圖顯示與第7-1圖相似的配置，除了封裝結構包含兩個封裝體7021和7022，且牆結構138包含多於四個區段140。根據一些實施例，在平面圖中，區段140橫向排列成一個非連續環形，並且半導體晶粒1201和封裝體7021和 7022設置於此非連續環形的內部。在一些實施例中，非連續環形是長方形輪廓，長方形輪廓的每一個側邊由多於一個區段140構成。
在一些實施例中，每一個區段140彼此隔開第二距離D2，第二距離D2的範圍在約40微米至約200微米。在一些實施例中，每一個區段140與相鄰半導體晶粒120及/或封裝體7021及/或7022隔開第一距離D1，第一距離D1的範圍在約40微米至約200微米。
第9-2圖顯示與第9-1圖相似的配置，除了封裝結構包含四個封裝體7021-7024。
第9-3圖顯示與第9-1圖相似的配置，除了封裝結構包含六個封裝體7021-7026。
第9-4圖顯示與第9-1圖相似的配置，除了封裝結構包含兩個半導體晶粒120和八個封裝體7021-7028。
第9-圖顯示與第9-1圖相似的配置，除了牆結構138相鄰半導體晶粒120和封裝體702的轉角設置的一些區段(標示140L)在平面示意圖中具有L形輪廓。
根據本發明的實施例，透過調整區段140的形狀、尺寸和配置，可增加設置牆結構138的製程彈性。
如前所述，本發明實施例提供封裝結構，封裝結構包含牆結構138。牆結構138包含彼此隔開的複數個區段140，複數個區段140與半導體晶粒120隔開並且橫向圍繞半導體晶粒120。牆結構138可以降低或減緩由接合元件136引起而施加於底部填充材料146上的張應力，從而降低模製化合物148和底部填充材料146裂開的風險。如此，可以提升封裝結構的性能和可靠性。
提供封裝結構的實施例。封裝結構可包含接合至重佈線結構的第一半導體晶粒、以及包含複數個區段的牆結構，這些區段彼此隔開且橫向圍繞第一半導體晶粒。封裝結構可包含介於第一半導體晶粒與牆結構之間的底部填充材料。因此，可以降低或減緩施加於底部填充材料上的應力，這可提升封裝結構的性能和可靠性。
在一些實施例中，提供封裝結構。封裝結構包含重佈線結構、以及位於重佈線結構之上的第一半導體晶粒。封裝結構還包含橫向圍繞第一半導體晶粒的牆結構，牆結構包含彼此隔開的複數個區段。封裝結構還包含介於牆結構與第一半導體晶粒之間的底部填充材料。封裝結構還包含包覆底部填充材料的模製化合物。在一些實施例中，每一個區段由單一材料製成，且單一材料是矽或陶瓷。在一些實施例中，封裝結構還包含插入這些區段與重佈線結構之間的複數個焊球。在一些實施例中，封裝結構還包含位於重佈線結構之下的基板，且第一半導體晶粒透過重佈線結構電性耦接至基板，且牆結構與基板電性絕緣。在一些實施例中，每一個區段比第一半導體晶粒窄。在一些實施例中，這些區段的側表面具有被底部填充材料覆蓋的下部、以及被模製化合物覆蓋的上部。在一些實施例中，這些區段的頂面被底部填充材料以及模製化合物覆蓋。在一些實施例中，這些區段包含一第一區段，第一區段與第一半導體晶粒隔開第一距離，且第一區段的寬度對第一距離的比值範圍在約5至約125。在一些實施例中，這些區段包含第一區段以及第二區段，第二區段與第一區段彼此隔開第二距離，且第一區段的寬度對第二距離的比值範圍在約5至約125。在一些實施例中，封裝結構還包含位於重佈線結構之上的第二半導體晶粒，且牆結構更圍繞第二半導體晶粒。
在一些實施例中，提供封裝結構。封裝結構包含重佈線結構根據一實施例，封裝結構的形狀方法包含、位於重佈線結構之上的複數個第一接合元件、以及位於重佈線結構之上的複數個第二接合元件。第二接合元件在第一接合元件周圍排列。封裝結構還包含第一接合元件上方的半導體晶粒。封裝結構還包含牆結構，牆結構包含第二接合元件上方的複數個區段。一個區段具有的範圍在約1mm至約5mm的寬度，且一個區段與半導體晶粒隔開範圍在約40μm至約200μm的距離。封裝結構還包含包覆牆結構的模製化合物。在一些實施例中，重佈線結構包含絕緣層、以及位於絕緣層中的多個導電部件，且第二接合結構連接至重佈線結構的這些導電部件。在一些實施例中，第一接合元件是焊球，且第二接合元件是膠帶。在一些實施例中，在平面圖中，這些區段具有長方形、正方形、或L形輪廓。在一些實施例中，這個區段的寬度對其長度的比值範圍在約0.25至約1。在一些實施例中，封裝結構還包含位於這些第一接合元件正上方的封裝體，牆結構橫向圍繞半導體晶粒和封裝體。在一些實施例中，半導體晶粒的側邊對應兩個區段。
在一些實施例中，提供封裝結構的形成方法。此方法包含接合半導體晶粒至重佈線結構的第一表面。此方法還包含接合牆結構至重佈線結構的第一表面，牆結構包含彼此隔開的複數個區段，這些區段在半導體晶粒周圍排列。此方法還包含形成模製化合物包覆牆結構。此方法還包含接合重佈線結構的第二表面至基板，半導體晶粒透過重佈線結構電性耦接至基板，且牆結構與基板電性絕緣。在一些實施例中，此方法還包含形成底部填充材料於半導體晶粒與牆結構之間，且模製化合物更包覆底部填充材料。在一些實施例中，此方法還包含平坦化模製化合物直到半導體晶粒的上表面暴露出來，且在平坦化模 製化合物之後，這些區段的上表面被模製化合物覆蓋。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
120:半導體晶粒
136:接合元件
138:牆結構
1401:區段
1402:區段
1403:區段
1404:區段
144:接合元件
D1:第一距離
D2:第二距離
L:長度
W:寬度

Claims (10)

  1. 一種封裝結構，包括：一重佈線結構；一第一半導體晶粒，位於該重佈線結構之上；一牆結構，橫向圍繞該第一半導體晶粒，其中該牆結構包括：彼此隔開的複數個區段，其中透過複數個接合元件將該牆結構接合至該重佈線結構；一底部填充材料，介於該牆結構與該第一半導體晶粒之間；以及一模製化合物，包覆該牆結構以及該底部填充材料。
  2. 如請求項1的封裝結構，其中該等區段的每一個由單一材料製成，且該單一材料是矽或陶瓷。
  3. 如請求項1的封裝結構，更包括：一基板，位於該重佈線結構之下，其中該第一半導體晶粒透過該重佈線結構電性耦接至該基板，且該牆結構與該基板電性絕緣。
  4. 如請求項1或2的封裝結構，其中該等區段的多個側表面具有被該底部填充材料覆蓋的多個下部、以及被該模製化合物覆蓋的多個上部。
  5. 如請求項1或2的封裝結構，其中該等區段包含一第一區段，該第一區段與該第一半導體晶粒隔開一第一距離，且該第一區段的寬度對該第一距離的比值範圍在約5至約125；或者其中該等區段包含一第一區段以及一第二區段，該第二區段與該第一區段彼此隔開一第二距離，且該第一區段的寬度對該第二距離的比值範圍在約5至約125。
  6. 如請求項1或2的封裝結構，更包括：一第二半導體晶粒，位於該重佈線結構之上，其中該牆結構更圍繞該第二半 導體晶粒。
  7. 一種封裝結構，包括：一重佈線結構；複數個第一接合元件，位於該重佈線結構之上；一半導體晶粒，位於該等第一接合元件上方；複數個第二接合元件，位於該重佈線結構之上，其中該等第二接合元件在該等第一接合元件周圍排列；一牆結構，包括：位於該等第二接合元件上方的複數個區段，其中透過該等第二接合元件將該牆結構接合至該重佈線結構，其中該等區段中之一者具有範圍在約1mm至約5mm的寬度，且該等區段中之該者與該半導體晶粒隔開範圍在約40μm至約200μm的距離；以及一模製化合物，包覆該牆結構。
  8. 如請求項7的封裝結構，其中該重佈線結構包括：一絕緣層、以及位於該絕緣層中的多個導電部件，且該等第二接合元件連接至該重佈線結構的該等導電部件。
  9. 如請求項7或8的封裝結構，其中該等第一接合元件是焊球，且該等第二接合元件是膠帶。
  10. 一種封裝結構的形成方法，包括：接合一半導體晶粒至一重佈線結構的一第一表面；透過複數個接合元件將一牆結構接合至該重佈線結構的該第一表面，其中該牆結構包括彼此隔開的複數個區段，該等區段在該半導體晶粒周圍排列；形成一模製化合物包覆該牆結構；以及 接合該重佈線結構的一第二表面至一基板，其中該半導體晶粒透過該重佈線結構電性耦接至該基板，且該牆結構與該基板電性絕緣。
TW111111780A 2021-06-17 2022-03-29 封裝結構及其形成方法 TWI821960B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/350,293 US11705406B2 (en) 2021-06-17 2021-06-17 Package structure and method for forming the same
US17/350,293 2021-06-17

Publications (2)

Publication Number Publication Date
TW202315028A TW202315028A (zh) 2023-04-01
TWI821960B true TWI821960B (zh) 2023-11-11

Family

ID=83698394

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111111780A TWI821960B (zh) 2021-06-17 2022-03-29 封裝結構及其形成方法

Country Status (3)

Country Link
US (2) US11705406B2 (zh)
CN (1) CN115249682A (zh)
TW (1) TWI821960B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180301418A1 (en) * 2017-04-13 2018-10-18 Powertech Technology Inc. Package structure and manufacturing method thereof
US20190229070A1 (en) * 2018-01-19 2019-07-25 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20190348343A1 (en) * 2018-05-11 2019-11-14 Samsung Electronics Co., Ltd. Semiconductor package system
US20200006252A1 (en) * 2018-07-02 2020-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy Dies for Reducing Warpage in Packages
US20210111088A1 (en) * 2016-12-29 2021-04-15 Intel Corporation Package with underfill containment barrier

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US20120159118A1 (en) * 2010-12-16 2012-06-21 Wong Shaw Fong Lower IC Package Structure for Coupling with an Upper IC Package to Form a Package-On-Package (PoP) Assembly and PoP Assembly Including Such a Lower IC Package Structure
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8633598B1 (en) * 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US20130284796A1 (en) * 2012-04-25 2013-10-31 Cisco Technology, Inc. System in package module assembly
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) * 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US20180348434A1 (en) * 2017-05-31 2018-12-06 Intel Corporation Photonic die package with edge lens
US10276551B2 (en) * 2017-07-03 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package and method of forming semiconductor device package
US10629454B2 (en) * 2017-11-08 2020-04-21 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US11508707B2 (en) * 2019-05-15 2022-11-22 Mediatek Inc. Semiconductor package with dummy MIM capacitor die
KR20210156446A (ko) * 2020-06-18 2021-12-27 삼성전자주식회사 반도체 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210111088A1 (en) * 2016-12-29 2021-04-15 Intel Corporation Package with underfill containment barrier
US20180301418A1 (en) * 2017-04-13 2018-10-18 Powertech Technology Inc. Package structure and manufacturing method thereof
US20190229070A1 (en) * 2018-01-19 2019-07-25 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20190348343A1 (en) * 2018-05-11 2019-11-14 Samsung Electronics Co., Ltd. Semiconductor package system
US20200006252A1 (en) * 2018-07-02 2020-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy Dies for Reducing Warpage in Packages

Also Published As

Publication number Publication date
US20230326879A1 (en) 2023-10-12
US11705406B2 (en) 2023-07-18
US20220406729A1 (en) 2022-12-22
CN115249682A (zh) 2022-10-28
TW202315028A (zh) 2023-04-01

Similar Documents

Publication Publication Date Title
US11069656B2 (en) Three-layer package-on-package structure and method forming same
TWI597810B (zh) 封裝
TWI741538B (zh) 半導體元件及其形成方法
KR102485712B1 (ko) 반도체 패키지 및 방법
KR102170575B1 (ko) 휨 감소를 위한 인포 패키지 지지
US11984372B2 (en) Integrated circuit package and method
US20240105642A1 (en) Package structure and method of fabricating the same
TWI771870B (zh) 半導體封裝及其形成方法
TWI807618B (zh) 封裝結構及其製造方法
TW202310093A (zh) 形成半導體裝置的方法
US20230378046A1 (en) Metallization structure
US20230378012A1 (en) Integrated Circuit Packages and Methods of Forming the Same
TW202038396A (zh) 積體電路封裝體及其製造方法
TWI776646B (zh) 積體電路封裝體及其形成方法
TWI775443B (zh) 半導體封裝及其形成方法
TWI821960B (zh) 封裝結構及其形成方法
TW202310306A (zh) 半導體封裝及其製造方法
CN115440693A (zh) 形成半导体装置的方法和半导体封装
TW202217988A (zh) 半導體裝置及製造方法
TWI837635B (zh) 封裝結構
TWI840689B (zh) 金屬化結構及封裝結構
KR102473590B1 (ko) 반도체 디바이스 및 방법
TWI838073B (zh) 積體電路封裝及其形成方法
TWI837588B (zh) 封裝結構
US20230061269A1 (en) Package structures and method for forming the same