CN115249682A - 封装结构及其形成方法 - Google Patents

封装结构及其形成方法 Download PDF

Info

Publication number
CN115249682A
CN115249682A CN202210577859.3A CN202210577859A CN115249682A CN 115249682 A CN115249682 A CN 115249682A CN 202210577859 A CN202210577859 A CN 202210577859A CN 115249682 A CN115249682 A CN 115249682A
Authority
CN
China
Prior art keywords
semiconductor die
package
segments
wall
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210577859.3A
Other languages
English (en)
Inventor
赖柏辰
汪金华
游明志
廖莉菱
李宗彦
林柏尧
郑心圃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115249682A publication Critical patent/CN115249682A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Auxiliary Devices For And Details Of Packaging Control (AREA)
  • Packaging For Recording Disks (AREA)

Abstract

本公开提出一种提供封装结构及其形成方法。封装结构包含重布线结构以及位于重布线结构之上的第一半导体裸片。封装结构还包含横向围绕第一半导体裸片的墙结构，墙结构包含彼此隔开的多个区段。封装结构还包含介于墙结构与第一半导体裸片之间的底部填充材料。封装结构还包含包覆底部填充材料的模制化合物。

Description

封装结构及其形成方法
技术领域
本发明实施例涉及一种封装结构及其形成方法，尤其涉及具有墙结构的 封装结构及其形成方法。
背景技术
半导体集成电路(integrated circuit，IC)产业经历了快速增长。半导体制 造工艺的持续进步使半导体装置具有更精细的特征及/或更高程度的整合。功 能密度(即，每个芯片(chip)面积的互连装置数量)已普遍增加，而特征尺寸 (即，可以使用制造工艺创建的最小组件)已经减小。这种尺寸微缩的过程通 常通过提高生产效率和降低相关成本来提供好处。
芯片封装不仅为半导体装置提供保护免受环境污染，而且为封装在其中 的半导体装置提供连接接口。已开发出利用较小面积或较低高度的小型封装 结构来封装半导体装置。
已经开发了新的封装技术以进一步提高半导体裸片(die)的密度和功能。 这些用于半导体裸片的新型封装技术面临制造挑战。
发明内容
本发明实施例提供封装结构，封装结构包含重布线结构以及位于重布线 结构之上的第一半导体裸片。封装结构还包含横向围绕第一半导体裸片的墙 结构，墙结构包含彼此隔开的多个区段。封装结构还包含介于墙结构与第一 半导体裸片之间的底部填充材料。封装结构还包含包覆底部填充材料的模制 化合物。
本发明实施例提供封装结构，封装结构包含重布线结构根据一实施例， 封装结构的形状方法包含、位于重布线结构之上的多个第一接合元件以及位 于重布线结构之上的多个第二接合元件。第二接合元件在第一接合元件周围 排列。封装结构还包含第一接合元件上方的半导体裸片。封装结构还包含墙 结构，墙结构包含第二接合元件上方的多个区段。一个区段具有的范围在约1mm至约5mm的宽度，且一个区段与半导体裸片隔开范围在约40μm至约 200μm的距离。封装结构还包含包覆墙结构的模制化合物。
本发明实施例提供封装结构的形状方法，此方法包含接合半导体裸片至 重布线结构的第一表面。此方法还包含接合墙结构至重布线结构的第一表 面，墙结构包含彼此隔开的多个区段，这些区段在半导体裸片周围排列。此 方法还包含形成模制化合物包覆墙结构。此方法还包含接合重布线结构的第 二表面至基板，半导体裸片通过重布线结构电性耦接至基板，且墙结构与基 板电性绝缘。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本发明实施例的内 容。需强调的是，根据产业上的标准惯例，许多部件(feature)仅用于说明目 的，并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能 被任意地增加或减少。
图1A至图1L是根据本发明一些实施例显示形成封装结构在各个中间 阶段的剖面示意图。
图1B-1是根据本发明一些实施例显示导电部件的平面示意图。
图1D-1是根据本发明一些实施例显示接合元件、半导体裸片以及墙结 构的平面示意图。
图2是根据本发明一些实施例显示图1L的剖面示意图的修改。
图3是根据本发明一些实施例显示图1L的剖面示意图的修改。
图4是根据本发明一些实施例显示图1L的剖面示意图的修改。
图5是根据本发明一些实施例显示图1L的剖面示意图的修改。
图5-1是根据本发明一些实施例显示接合元件、半导体裸片以及墙结构 的平面示意图。
图6-1、图6-2、图6-3、图6-4、图6-5、图6-6和图6-7是根据本发明 一些实施例显示半导体裸片与墙结构的配置的平面示意图。
图7是根据本发明一些实施例显示图1L的剖面示意图的修改。
图7-1是根据本发明一些实施例显示接合元件的平面示意图。
图8是根据本发明一些实施例显示图7的剖面示意图的修改。
图9-1、图9-2、图9-3、图9-4和图9-5是根据本发明一些实施例显示 半导体裸片、封装体与墙结构的配置的平面示意图。
附图标记如下：
102:承载基板
104:胶带
106:重布线结构
106A:顶面
106B:底面
108:导电部件
110:导电部件
112:导电部件
1141:绝缘层
1142:绝缘层
1143:绝缘层
1144:绝缘层
116:导电部件
118:导电部件
120:半导体裸片
1201:半导体裸片
1202:半导体裸片
1203:半导体裸片
1204:半导体裸片
122:半导体基底
122B:背侧表面
122F:前侧表面
124:集成电路
126:内连线结构
128:金属间介电层
130:导电垫
132:钝化层
134:凸块下金属
136:接合元件
138:墙结构
140:区段
1401:区段
1402:区段
1403:区段
1404:区段
140L:区段
142:凸块下金属
144:接合元件
146:底部填充材料
148:模制化合物
150:胶带
152:承载基板
154:封装结构
156:基板
158:导电垫
160:接合元件
162:底部填充材料
402:接合元件
702:封装体
7021:封装体
7022:封装体
7023:封装体
7024:封装体
7025:封装体
7026:封装体
7027:封装体
7028:封装体
704:半导体裸片
706:导电垫
708:接合元件
710:重布线结构
712:模制化合物
A1:侧壁
A2:侧壁
A3:侧壁
A4:侧壁
A5:侧壁
B1:侧壁
B2:侧壁
B3:侧壁
B4:侧壁
D1:第一距离
D2:第二距离
L:长度
T1:厚度
T1’:厚度
T2:厚度
T2’:厚度
W:宽度
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实现本发明实施例的不 同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这 些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一 部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施 例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部 件不直接接触的实施例。此外，本文的各种示例中可重复参考标号及/或字母。 这些重复的目的是在于简洁明确，并非要求所讨论这些实施例及/或配置之间的关系。
此外，此处可能使用空间上的相关用语，例如“在…之下”、“在…下方”、 “下方的”、“在…上方”、“上方的”和其他类似的用语可用于此，以便描述 如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用 语除了包含附图示出的方位外，也包含使用或操作中的装置的不同方位。当 装置被转至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描 述可同样依旋转后的方位来解读。
在叙述中“大致上(substantially)”的用语，例如“大致上平坦”或“大 致上共平面”等，为本发明所属技术领域中技术人员所能理解。在一些实施 例中，形容词基本上可以被移除。在适用的情况下，用语“大致上”还可以 包含具有“完整地(entirely)”、“完全地(completely)”、“全部地(all)”等的实 施例。在适用的情况下，用语“大致上”还可以涉及90％或更高，例如95％ 或更高，特别是99％或更高，包含100％。此外，例如“大致上平行”或“大致上垂直”之类的用语的解释，不排除与特定排列的微小偏差，并且可 以包含例如高达10°的偏差。“大致上”一词不排除“完全”，例如“大致上 不含”Y的组成可以完全不含Y。
例如“约(about)”与特定距离或尺寸连用的用语的解释，不排除与特定 距离或尺寸的微小偏差，并且可以包含例如高达10％的偏差。“约(about)” 与数值x连用的用语可表示x±5或10％。
本文描述了本发明的一些实施例。可以在这些实施例中描述的阶段之 前、期间且/或之后提供额外的步骤(operation)。对于不同的实施例，可以替 换或删减所描述的一些阶段。可以将额外的部件(feature)添加到半导体装置 结构中。对于不同的实施例，可以替换或删减以下描述的一些部件。尽管讨 论了一些实施例以特定顺序执行的操作，但是这些操作也可以以其他符合逻 辑的顺序来执行。
本发明实施例可以涉及3D封装或3D-IC装置。也可以包括其他部件和 工艺。举例而言，可以包括测试结构以帮助对3D封装或3D-IC装置进行验 证测试。测试结构可以包含例如测试垫，测试垫形成于可允许3D封装或 3D-IC测试、探针及/或探针卡的使用等等的重布线层中或基板上。可以对中 间结构以及最终结构进行验证测试。此外，本文公开的结构和方法可以与 包含已知合格裸片(known good die)中间验证的测试方法一起使用，以提高产 量并降低成本。
提供封装结构的实施例。封装结构可包含接合至重布线结构的半导体裸 片以及墙结构(wall structure)，墙结构包含多个彼此隔开且横向围绕半导体裸 片的区段。封装结构还包含介于半导体裸片与墙结构之间的底部填充材料 (underfill material)。接合元件会引起应力，并且施加于底部填充材料上，墙 结构可以降低或减缓此应力，从而降低模制化合物(molding compound)和底 部填充材料裂开的风险。如此，改善了封装结构的性能与可靠性。
图1A至图1L是根据本发明一些实施例显示形成封装结构在各个中间 阶段的剖面示意图。根据一些实施例，接收或提供承载基板102，如图1A 所示。在一些实施例中，承载基板102是陶瓷基板、玻璃基板、聚合物基板、 半导体基板、或其他适合基板。
根据一些实施例，设置胶带104于承载基板102之上，如图1A所示。 在一些实施例中，胶带104对能量束照射敏感。在一些实施例中，胶带104 是释放层，其包含或是由光热转换(light-to-heat conversion，LTHC)材料制成。 举例而言，在后续工艺中可使用激光束照射胶带104。照射可使形成于胶带 104之上的封装结构与承载基板102分离。
根据一些实施例，形成重布线(redistribution)结构106于胶带104之上， 如图1A所示。重布线结构106配置以配线(routing)，这使得封装结构形成具 有扇出(fan-out)特征。重布线结构106也可称为中介层(interposer)。根据一些 实施例，重布线结构106具有面向承载基板102的底面106B以及远离承载 基板102的顶面106A。
在一些实施例中，重布线结构106包含多个绝缘层(例如，绝缘层1141、 1142、1143和1144)以及形成于绝缘层中多个导电部件(例如，导电部件108、 110和112)。尽管图1A显示四个绝缘层1141-1144，但绝缘层的数量不限于 此，重布线结构106可包含较少或较多的绝缘层。
在一些实施例中，导电部件108是凸块下金属(under bump metallurgy， UBM)。在一些实施例中，导电部件108被绝缘层1141围绕。在一些实施例 中，导电部件108将会从重布线结构106的底面暴露出来或是突出，并且导 电部件108用于支撑或接收一或多个接合元件。
在一些实施例中，导电部件108包含或是由金属材料制成，例如钛、铜、 镍、钽、钒、铬、金、钨、前述的合金、前述的多层、或前述的组合。在一 些实施例中，导电材料108由非焊料金属材料制成。
在一些实施例中，导电部件110包含导电垫(pad)、导线(line)及/或导电 迹线(trace)，并且配置以提供水平电路配线。在一些实施例中，导线部件112 是导孔(via)，并且配置以提供垂直电路配线。在一些实施例中，导电部件110 被绝缘层1142-1144围绕，并且电性耦接至导电部件108以及导电部件112。
在一些实施例中，被绝缘层1144-围绕的导电部件112自重布线结构 106(的绝缘层1144)的顶面106A暴露出来及/或突出，并且用于支撑或是接收 一或多个接合元件。
在一些实施例中，绝缘层114可以由一或多聚合物材料制成。聚合物材 料可包括聚苯并
Figure BDA0003661109170000081
唑(polybenzoxazole，PBO)、苯环丁烯(benzocyclobutene， BCB)、聚酰亚胺(polyimide，PI)、环氧基树脂(epoxy-based resin)、一或多其 他适合的聚合物材料、或前述的组合。在一些实施例中，聚合物材料是光敏 感的。因此可使用光刻工艺以形成具有期望图案的开口于绝缘层1141-1144中。
在一些实施例中，导电部件110和112由金属材料制成，例如铜、铝、 金、钯、钴、钛、镍、银、石墨烯、一或多其他适合的导电材料、前述的合 金、或前述的组合。在一些实施例中，导电部件110和112由非焊料金属材 料制成。在一些实施例中，导电部件110和112包含多个子层(sub-layer)。 举例而言，每一个导电部件110和112包含多个子层，这些子层包含Ti/Cu、 Ti/Ni/Cu、Ti/Cu/Ti、Al/Ti/Ni/Ag、其他适合子层、或前述的组合。
形成重布线结构106可涉及多道沉积工艺、多道图案化工艺及/或多道平 坦化工艺。可使用沉积工艺形成绝缘层及/或导电层。沉积工艺可以包含旋转 涂布(spin-oncoating)工艺、电镀(electroplating)工艺、无电(electroless)工艺、 化学气相沉积(chemical vapor deposition，CVD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、 一或多其他适用工艺、或前述的组合。
可使用图案化工艺将形成的绝缘层及/或形成的导电层图案化。图案化工 艺包含光刻工艺、能量束钻孔工艺(例如，激光束钻孔工艺、离子束钻孔工 艺、或电子束钻孔工艺)、蚀刻工艺、机械钻孔工艺、一或多其他适用工艺、 或前述的组合。
可使用平坦化工艺以提供形成的绝缘层及/或形成的导电层具有平坦的 顶面，以利于后续工艺。平坦化工艺可包含机械研磨工艺(mechanical grinding process)、化学机械研磨(chemical mechanical polishing，CMP)工艺、干式抛 光工艺、一或多其他适用工艺、或前述的组合。
根据一些实施例，形成导电部件116和118于重布线结构106的顶面 106A之上，如图1B所示。在一些实施例中，导电部件116形成于导电部件 112之上且与其接触，并且导电部件118形成不与导电部件112接触。在其 他一些实施例中，导电部件118形成于导电部件112之上且与其接触。
在一些实施例中，导电部件116和118是凸块下金属(UBM)。在一些实 施例中，导电部件116和118用于支撑或接收一或多个接合元件(例如，焊球)。 在一些实施例中，导电部件116和118包含或是由金属材料制成，例如钛、 铜、镍、钽、钒、铬、金、钨、前述的合金、前述的多层、或前述的组合。 在一些实施例中，导电部件116和118由非焊料金属材料制成。
图1B-1是根据本发明一些实施例显示导电部件116和118的平面示意 图。在一些实施例中，导电部件118设置于重布线结构106的扇出(fan-out) 区1060之内，而导电部件116设置于重布线结构106的扇内(fin-in)区1061 之内，如图1B-1所示。根据一些实施例，导电部件118横向排列以围绕导 电部件116。
根据一些实施例，设置半导体裸片120于重布线结构106的顶面106A 之上，如图1C所示。根据一些实施例，半导体裸片120设置于重布线结构 106的扇内区1061(图1B-1)之内。根据一些实施例，半导体裸片120通过接 合元件136以及导电部件116接合至导电部件112。
半导体裸片120可包含应用处理器、电源管理集成电路、逻辑装置、存 储器装置(例如，静态随机存取存储器(SRAM)、射频(RF)装置、输入/输出(I/O) 装置、芯片系统(system-on-chip，SoC)装置，一个或多个其他适合的电路、 或前述的组合。
在一些实施例中，半导体裸片120包含半导体基底122，半导体基底122 具有背侧(backside)表面122B和前侧(frontside)表面122F。在一些实施例中， 半导体裸片120也包含形成于半导体基底122的前侧表面122F中或上的集 成电路124。在一些实施例中，半导体裸片120也包含被金属间介电层 (IMD)128围绕并且电性耦接至集成电路124的内连线(interconnect)结构126。 在一些实施例中，半导体裸片120也包含形成于内连线结构126之上且电性 耦接至内连线结构126的导电垫130。在一些实施例中，半导体裸片120也 包含部分覆盖导电垫130的钝化层132以及穿过钝化层132且形成于导电垫 130上的凸块下金属(UBM)134。在一些实施例中，半导体裸片120具有范围 在约150微米(μm)至约700微米的厚度T1。
根据一些实施例，举例而言，可通过倒装芯片接合技术(flip-chip bonding)，例如使用接合元件136，将半导体裸片120的凸块下金属134接 合至重布线结构106之上的导电部件116。在一些实施例中，进行热回流 (thermal reflow)步骤。在一些实施例中，接合元件136对应且连接半导体裸 片120的凸块下金属134以及导电部件116。根据一些实施例，如此，集成 电路124电性耦接至重布线结构106的导电部件108、110和112。
在一些实施例中，接合元件136是焊点(solder joint)、微凸块(microbump)、 焊料凸块(solder bump)、焊球(solder ball)、球栅阵列(ball grid array，BGA)球、 受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、其他适合的 接合元件及/或前述的组合。在一些实施例中，接合元件136是含锡的焊料凸 块或焊球。含锡焊料凸块或焊球可以包含铜、银、金、铝、铅、一或多其他 适合材料、或前述的组合。在一些实施例中，接合元件136不含铅。
根据一些实施例，设置墙结构138于重布线结构106的顶面106A之上， 如图1D所示。根据一些实施例，墙结构138设置于重布线结构106的扇出 区1060(图1B-1)之内。根据一些实施例，墙结构138通过接合元件144接合 至导电部件118。
根据一些实施例，墙结构138包含横向围绕半导体裸片120的多个区段 140以及形成于区段140上的凸块下金属(UBM)142。在一些实施例中，墙结 构138是分段的，并且配置为应力屏障(stress barrier)部件，其可减少且/或减 轻施加到随后形成的底部填充材料上的应力，从而降低模制化合物和底部填 充材料裂开的风险。
在一些实施例中，墙结构138的区段140由半导体材料(例如，硅)制成。 在一些实施例中，每一个区段140是没有装置或电路设置于其内的单颗硅裸 片。在一些实施例中，墙结构138的区段140由具有高硬度以及低热膨胀系 数的陶瓷材料制成。举例而言，陶瓷材料可以是Al2O3、Zr2O3、SiO2、TiO2、 MgO、CaO、其他适合陶瓷材料及/或前述的组合。在一些实施例中，墙结构 138的区段140具有范围在约100微米至约700微米的厚度T2。
根据一些实施例，例如通过使用接合元件144，将墙结构138的凸块下 金属142接合至重布线结构106的导电部件118。在一些实施例中，进行热 回流(thermal reflow)步骤。在一些实施例中，接合元件144对应且连接墙结 构138的凸块下金属142和导电部件118。在一些实施例中，墙结构138未 电性耦接至重布线结构106的导电部件。
在一些实施例中，接合元件144是焊点、微凸块、焊料凸块、焊球、球 栅阵列(BGA)球、受控塌陷芯片连接(C4)凸块、其他适合的接合元件及/或前 述的组合。在一些实施例中，接合元件144是含锡的焊料凸块或焊球。含锡 焊料凸块或焊球可以包含铜、银、金、铝、铅、一或多其他适合材料、或前 述的组合。在一些实施例中，接合元件144不含铅。
图1D是根据一些实施例显示接合元件136和144、半导体裸片120以 及墙结构138的平面示意图。根据一些实施例，墙结构138包含四个区段 1401、1402、1403和1404，他们彼此隔开并且与半导体裸片120隔开，如图 1D-1所示。
根据一些实施例，区段1401、1402、1403和1404横向围绕半导体裸片 120。根据一些实施例，在平面图中，区段1401、1402、1403和1404横向排 列成一个非连续环形，并且半导体裸片120设置于此非连续环形的内部。在 一些实施例中，非连续环形具有长方形轮廓，长方形轮廓的每一个侧边由一 个区段140构成。根据一些实施例，在平面图中，区段1401、1402、1403和 1404沿着半导体裸片120的外部轮廓横向排列。
在一些实施例中，半导体裸片120具有长方形轮廓。在一些实施例中， 半导体裸片120的尺寸(例如，长度或宽度)范围在约10厘米(mm)至约30厘 米。在一些实施例中，半导体裸片120的每一个侧边对应或面对一个区段 140。
在一些实施例中，设置区段140的长度方向大致上平行于半导体裸片 120的相对应侧边的延伸方向。在一些实施例中，每一个区段1401、1402、 1403和1404具有范围在约1厘米至约20厘米的长度L。如果长度L大于20 厘米，墙结构138可能无法有效地减轻施加于后续形成的底部填充材料的应 力，从而增加后续形成的底部填充材料裂开的风险。
在一些实施例中，每一个区段1401、1402、1403和1404的长度L大于半 导体裸片120的相对应侧边的尺寸(例如，长度或宽度)。在其他一些实施例 中，区段140的长度L小于半导体裸片120的尺寸。
在一些实施例中，每一个区段1401、1402、1403和1404具有范围在约1 厘米至约5厘米的宽度W。在一些实施例中，宽度W对长度L的比值范围 在约0.05至约1，例如约0.05至约0.25、约0.25至约1，或约0.25至约0.5。 如果宽度W大于5厘米，墙结构138可能无法有效地减轻施加于后续形成 的底部填充材料的应力，从而增加后续形成的底部填充材料裂开的风险。
在一些实施例中，每一个区段1401、1402、1403和1404的宽度W小于 半导体裸片120的尺寸(例如，长度或宽度)。举例而言，半导体裸片120的 宽度对的区段140的宽度的比值大于约2，例如大于约3，或大于约4。
在一些实施例中，每一个区段1401、1402、1403和1404与半导体裸片 120隔开第一距离D1，第一距离D1的范围在约40微米至约200微米。在 一些实施例中，区段1401、1402、1403和1404-的宽度W对第一距离D1的 比值范围在约5至约125。
如果第一距离D1大于200微米，墙结构138可能无法有效地降低或减 缓施加于后续形成的底部填充材料的应力，从而增加后续形成的底部填充材 料裂开的风险。如果第一距离D1小于40微米，这可能会增加设置墙结构 138的工艺困难度，举例而言，墙结构138可能会碰触半导体裸片120。
在一些实施例中，每一个区段1401、1402、1403和1404彼此隔开第二距 离D2，第二距离D2的范围在约40微米至约200微米。在一些实施例中， 区段1401、1402、1403和1404-的宽度W对第二距离D2的比值范围在约5 至约125。
如果第二距离D2大于200微米，墙结构138可能无法有效地降低或减 缓施加于后续形成的底部填充材料的应力，从而增加后续形成的底部填充材 料裂开的风险。如果第二距离D2小于40微米，这可能会增加设置墙结构 138的工艺困难度，举例而言，相邻的区段140可能会彼此碰触。
根据一些实施例，形成底部填充(underfill)材料146于重布线结构106的 顶面106A之上，从而包覆(encapsulating)半导体裸片120、墙结构138、接 合元件136和144以及导电部件116和118，如图1E所示。根据一些实施例， 底部填充材料146填充半导体裸片120与墙结构138之间的空间。在一些实 施例中，底部填充材料146覆盖区段140远离半导体裸片120的侧壁的下部， 同时暴露出区段140远离半导体裸片120的侧壁的上部。
在一些实施例中，底部填充材料146是电绝缘粘合剂，其用于保护接合 元件136和144以及导电部件116和118，并且/或固定半导体裸片120和墙 结构138。在一些实施例中，底部填充材料146由环氧树脂(epoxy)、树脂 (resin)、环氧树脂模制化合物(epoxymolding compound)、其他适合的底部填 充材料及/或前述的组合。
根据一些实施例，形成模制化合物(molding compound)148于重布线结构 106的顶面106A，从而包覆底部填充材料146与墙结构138，如图1F所示。 在一些实施例中，模制化合物148是单层膜或是复合堆叠。在一些实施例中， 模制化合物148包含各种材料，例如模制底部填充材料、环氧树脂、树脂、 或类似材料。在一些实施例中，模制化合物148具有高热传导性、低吸湿率 低以及高抗弯强度。
根据一些实施例，接着平坦化模制化合物148和底部填充材料146，直 到半导体裸片120和墙结构138暴露出来，如图1F所示。平坦化工艺可包 含机械研磨工艺、化学机械研磨工艺、干式抛光工艺、一或多其他适用工艺、 或前述的组合。
在平坦化工艺之后，半导体基底122的背侧表面122B、区段140的上 表面、底部填充材料146的上表面以及模制合物148的上表面大致上共平面。 在一些实施例中，模制化合物148覆盖区段140远离半导体裸片120的侧壁 的上部。
在一些实施例中，在平坦化工艺之后，半导体裸片120具有范围在约150 微米至约700微米的厚度T1’。在一些实施例中，在平坦化工艺之后，墙结 构138的区段140具有在约100微米至约700微米的厚度T2’。在一些实施 例中，厚度T1’大致上等于或大于厚度T2’。
根据一些实施例，通过胶带150将承载基板152贴合至图1F所示的结 构，从而覆盖半导体基底122、区段140、底部填充材料146以及模制化合 物148，如图1G所示。根据一些实施例，承载基板152配置以保护半导体 基底122以及墙结构138在后续工艺的过程中免于受到损伤。
在一些实施例中，承载基板152是陶瓷基板、玻璃基板、聚合物基板、 半导体基板、或其他适合基板。在一些实施例中，胶带150是释放层，其包 含或是由光热转换(LTHC)材料制成。在一些实施例中，胶带150由与胶带 104不同的材料形成。
根据一些实施例，上下翻转图1G的结构，如图1H所示。根据一些实 施例，接着通过将胶带104与承载基板102和重布线结构106分离，从重布 线结构106取下承载基板102。根据一些实施例，如此，重布线结构106(的 绝缘层1141)的底面106B暴露出来。
根据一些实施例，对重布线结构106的绝缘层1141进行平坦化工艺直到 导电部件108自绝缘层1141暴露出来，如图1I所示。平坦化工艺可包含机 械研磨工艺、化学机械研磨工艺、干式抛光工艺、一或多其他适用工艺、或 前述的组合。在平坦化工艺之后，重布线结构106的底面标示为106B’。
根据一些实施例，进行切割步骤切穿图1I的结构成为彼此分开的多个 封装结构154，如图1J所示。图1J显示其中一个所得到的封装结构154的 剖面示意图。
根据一些实施例，接着通过将胶带150与承载基板152和封装结构154 分离，从封装结构154取下承载基板152。根据一些实施例，设置封装结构 154于基板156之上，并通过接合元件160接合至基板156，如图1K所示。 在一些实施例中，重布线结构106的底面106B’接合至基板156的上表面。
在一些实施例中，基板156是印刷电路板(PCB)。在其他一些实施例中， 基板156是可以之后接合至其他基板的中介层基板(interposer substrate)。在 一些实施例中，基板156上制造有预定的功能电路。举例而言，功能电路可 包含导电垫、导线、导电迹线、导孔及/或有源电路主件，例如晶体管 (transistor)、二极管及其他类似电路。在一些实施例，基板156包含自基板 156上表面暴露出来及或突出的导电垫158。
在一些实施例中，接合元件160是焊点、受控塌陷芯片连接(C4)凸块、 焊料凸块、焊球、球栅阵列(BGA)球、其他适合的接合元件及/或前述的组合。 在一些实施例中，接合元件160是含锡的焊料凸块或焊球。含锡焊料凸块或 焊球可以包含铜、银、金、铝、铅、一或多其他适合材料、或前述的组合。 在一些实施例中，接合元件160不含铅。
根据一些实施例，重布线结构106的导电部件108通过使用接合元件160 接合至基板156的导电垫158。在一些实施例中，进行热回流(thermal reflow) 步骤。在一些实施例中，接合元件160对应且连接重布线结构106的导电部 件108和基板156的导电垫158。根据一些实施例，如此，半导体裸片120 的集成电路124电性耦接至基板156。根据一些实施例，墙结构138与基板 156的功能电路电性绝缘。
根据一些实施例，形成底部填充材料162于基板156的上表面之上，并 且包覆封装结构154和接合元件160，如图1L所示。根据一些实施例，底 部填充材料162填充封装结构154和基板156之间的空间。根据一些实施例， 底部填充材料162覆盖模制化合物148的侧壁以及重布线结构106的侧壁。
在一些实施例中，底部填充材料162是电绝缘粘合剂，其用于保护接合 元件160以及封装结构154，并且/或固定封装结构154。在一些实施例中， 底部填充材料162由环氧树脂(epoxy)、树脂(resin)、环氧树脂模制化合物 (epoxy molding compound)、其他适合的底部填充材料及/或前述的组合。
基板156和半导体裸片120之间可能存在很大的热膨胀系数(CTE)差异。 在可靠性测试、封装结构的操作及/或热处理期间，接合元件136可能会在半 导体裸片120的转角和侧边处引起较大的张应力(tensile stress)，并施加到底 部填充材料146上。较大的张应力可能导致从半导体裸片120的转角和侧边 处，形成裂缝于底部填充材料146内。裂缝可能传播到模制化合物148中。
根据本发明实施例，封装结构包含墙结构138，墙结构138包含多个区 段140。这些区段140彼此隔开且与半导体裸片120隔开，并且横向围绕半 导体裸片120。墙结构138可以降低或减缓由接合元件136引起而施加于底 部填充材料146上的张应力，从而降低模制化合物148和底部填充材料146 裂开的风险。如此，可以提升封装结构的性能和可靠性。
图2是根据本发明一些实施例显示图1L的剖面示意图的修改。根据一 些实施例，图2的封装结构与图1L的封装结构相似，除了墙结构138的区 段140被模制化合物148和底部填充材料146覆盖。
在一些实施例中，墙结构138的区段140的厚度T2小于半导体裸片120 的厚度T1。根据一些实施例，在前面图1F所述的平坦化工艺之后，半导体 基底122的背侧表面122B暴露出来，并且区段140的上表面被模制化合物 148和底部填充材料146覆盖，如图2所示。
在一些实施例中，区段140的厚度T2对半导体裸片120的厚度T1’的 比值大于约0.5且小于约1。如果厚度T2对T1’的比值小于0.5，墙结构138 可能无法有效地降低或减缓施加于底部填充材料146的张应力。
图3是根据本发明一些实施例显示图1L的剖面示意图的修改。根据一 些实施例，图3的封装结构与图1L的封装结构相似，除了区段140连接至 绝缘层1144中的导电部件112。
根据一些实施例，导电部件118与导电部件116形成于绝缘层1144中的 导电部件112上，且与其接触。根据一些实施例，通过使用接合元件144， 墙结构138的凸块下金属142接合至导电部件118。在一些实施例中，墙结 构138通过接合元件144和导电部件118连接至绝缘层1144中的导电部件 112。
在一些实施例中，接触导电部件118的导电部件112并未电性连接至绝 缘层1143中的导电部件110。根据一些实施例，如此，墙结构138与基板156 电性绝缘。
图4是根据本发明一些实施例显示图1L的剖面示意图的修改。根据一 些实施例，图4的封装结构与图1L的封装结构相似，除了墙结构138的区 段140通过接合元件402接合至重布线结构106。
根据一些实施例，墙结构138通过接合元件402接合至及/或贴合至重布 线结构106(的绝缘层1144)的顶面106A。在一些实施例中，接合元件402是 胶带。接合元件402是环氧树脂(epoxy)、树脂(resin)、环氧树脂模制化合物 (epoxy molding compound)、其他适合的底部填充材料及/或前述的组合。
图5是根据本发明一些实施例显示图1L的剖面示意图的修改。根据一 些实施例，图5的封装结构与图1L的封装结构相似，除了图5的封装结构 包含两个半导体裸片120。
根据一些实施例，设置两个半导体裸片1201和1202于重布线结构106 的顶面106A，如图5所示。根据一些实施例，半导体裸片1201和1202相似 于图1C所述的半导体裸片120。
根据一些实施例，半导体裸片1201和1202设置于重布线结构106的扇 入区1061(图1B-1)内。根据一些实施例，半导体裸片1201和1202通过接合 元件136-接合至导电部件116。根据一些实施例，半导体裸片1201的集成电 路124和半导体裸片1202的集成电路1242电性耦接至基板156。
图5-1是根据本发明一些实施例显示接合元件136和144、半导体裸片 1201和1202以及墙结构138的平面示意图。根据一些实施例，半导体裸片 1201和1202并排布置，如图5-1所示。根据一些实施例，墙结构138的区段 1401、1402、1403和1404彼此隔开，并且与半导体裸片1201和1202隔开。
根据一些实施例，区段1401、1402、1403和1404横向围绕半导体裸片 1201和1202。根据一些实施例，在平面图中，区段1401、1402、1403和1404横向排列成一个非连续环形，并且半导体裸片1201和1202设置于此非连续 环形的内部。根据一些实施例，在平面图中，区段1401、1402、1403和1404沿着半导体裸片1201和1202的组合结构的外部轮廓横向排列。
在一些实施例中，每一个区段1401、1402、1403和1404与相邻半导体裸 片1201及/或1202隔开第一距离D1，第一距离D1的范围在约40微米至约 200微米。在一些实施例中，每一个区段1401、1402、1403和1404-的宽度W 对第一距离D1的比值范围在约5至约125。
根据本发明实施例，墙结构138的区段140彼此隔开且与半导体裸片 1201和1202隔开，并且横向围绕半导体裸片1201和1202。墙结构138可以 降低或减缓在半导体裸片120的转角和侧边处，由接合元件136引起而施加 于底部填充材料146上的张应力，从而降低模制化合物148和底部填充材料 146裂开的风险。如此，可以提升封装结构的性能和可靠性。
图6-1、图6-2、图6-3、图6-4、图6-5、图6-6和图6-7是根据本发明 一些实施例显示半导体裸片120与墙结构138的配置的平面示意图。
图6-1显示与图5-1相似的配置，除了墙结构138包含多于四个区段140。 根据一些实施例，在平面图中，区段140横向排列成一个非连续环形，并且 半导体裸片1201和1202设置于此非连续环形的内部。在一些实施例中，非 连续环形是长方形轮廓，长方形轮廓的每一个侧边由多于一个区段140构成。 在一些实施例中，半导体裸片1201和1202的一些侧边对应且面向多于一个 区段140。在一些实施例中，区段140的长度L小于半导体裸片120对应侧边的尺寸(例如，长度或宽度)。
在一些实施例中，每一个区段140彼此隔开第二距离D2，第二距离D2 的范围在约40微米至约200微米。在一些实施例中，每一个区段140与相 邻半导体裸片1201或1202隔开第一距离D1，第一距离D1的范围在约40微 米至约200微米。
图6-2显示与图6-1相似的配置，除了封装结构包含并排布置的四个半 导体裸片1201、1202、1203和1204。根据一些实施例，墙结构138的区段140 与半导体裸片1201、1202、1203和1204-隔开。根据一些实施例，区段140横 向围绕半导体裸片1201、1202、1203和1204-。根据一些实施例，在平面图中， 区段140沿着半导体裸片1201、1202、1203和1204的组合结构的外部轮廓横 向排列。在一些实施例中，每一个区段140与相邻的半导体裸片1201、1202、1203及/或1204-隔开第一距离D1，第一距离D1的范围在约40微米至约200 微米。
图6-3显示与图6-1相似的配置，除了墙结构138的区段140在平面示 意图中具有正方形轮廓。
图6-4显示与图6-1相似的配置，除了墙结构138相邻半导体裸片1201和1202的转角处设置的一些区段(标示140L)在平面示意图中具有L形轮廓。
图6-5显示与半导体裸片和墙结构的配置。在一些实施例中，区段1401沿着半导体裸片1202的侧壁B2设置，而区段1402沿着半导体裸片1202的 侧壁B3设置。在一些实施例中，区段1401的轴向大致上垂直于区段1402的轴向。在一些实施例中，区段1401的侧壁A1对准半导体裸片1202的侧壁 B1。在一些实施例中，区段1402的侧壁A3对准半导体裸片1202的侧壁B2。 如此，区段1401与半导体裸片1202之间的第一距离D1大致上等于区段1401与区段1402之间的第二距离D2。在一些实例中，区段1402的侧壁A5对准 半导体裸片1202的侧壁B4。此外，在一些实施例中，区段1401的侧壁A2 对准区段1402的侧壁A4。
图6-6显示与半导体裸片和墙结构的配置。在一些实施例中，区段1402与半导体裸片1201之间的第一距离D1可以小于区段1401与区段1402之间 的第二距离D2。
图6-7显示与半导体裸片和墙结构的配置。在一些实施例中，区段1401的侧壁A1位于区段1402的侧壁A2和侧壁A3的延伸线(虚线标示)之间
根据本发明的实施例，通过调整区段140的形状、尺寸和配置，可增加 设置墙结构138的工艺弹性。
图7是根据本发明一些实施例显示图1L的剖面示意图的修改。根据一 些实施例，图7的封装结构相似于图1L的封装结构，除了图7的封装结构 还包含封装体702。
在一些实施例中，封装体702包含重布线结构710、设置于重布线结构 710之上的半导体裸片704以及包覆半导体裸片704的模制化合物712。在 一些实施例中，半导体裸片704的导电垫706通过接合元件708(例如，焊点、 焊料凸块、焊球及/或前述的组合)接合至且电性耦接至重布线结构710。
图7所示的封装体702的封装组件仅是说明目的，并且封装体702可以 具有任何适用的封装组件。在一些实施例中，封装体702是芯片级封装 (chip-scale package，CSP)、基板上晶片上芯片(chip on wafer on substrate， CoWoS)封装、系统整合单芯片(systemon integrated chip，SoIC)封装及/或三 维集成电路(3CIC)。在一些实施例中，封装体702包含高频宽存储器(high bandwidth memory，HBM)装置。
根据一些实施例，在前面图1C所述的步骤中，封装体702与半导体裸 片120设置于重布线结构106的顶面106A。根据一些实施例，封装体702 的重布线结构710通过接合元件136和导电垫116接合至且电性耦接至重布 线结构106的导电部件112。
根据一些实施例，进行前面图1D至图1L所述的步骤，从而制得图7 所示的封装结构。根据一些实施例，封装结构702电性耦接至基板156。
图7-1是根据一些实施例显示接合元件136和144、半导体裸片120、 封装体702以及墙结构138的平面示意图。根据一些实施例，半导体裸片120 和封装体702并排布置，如图7-1所示。根据一些实施例，墙结构138的区 段1401、1402、1403和1404彼此隔开且，与半导体裸片120及封装体702隔 开。
根据一些实施例，区段1401、1402、1403和1404横向围绕半导体裸片 120和封装体702。根据一些实施例，在平面图中，区段1401、1402、1403和1404横向排列成一个非连续环形，并且半导体裸片120和封装体702设置 于此非连续环形的内部。根据一些实施例，在平面图中，区段1401、1402、 1403和1404沿着半导体裸片120与封装体702的组合结构的外部轮廓横向排 列。
在一些实施例中，区段1401、1402、1403和1404与相邻半导体裸片1201及/或封装体702隔开第一距离D1，第一距离D1的范围在约40微米至约200 微米。在一些实施例中，区段1401、1402、1403和1404-的宽度W对第一距 离D1的比值范围在约5至约125。
根据本发明实施例，墙结构138的区段140彼此隔开、与半导体裸片120 隔开、且与封装体702隔开，并且围绕半导体裸片120和封装体702。墙结 构138可以降低或减缓从半导体裸片120和封装体702的转角和侧边处，由 接合元件136引起的张应力，从而降低模制化合物148和底部填充材料146 裂开的风险。如此，可以提升封装结构的性能和可靠性。
图8是根据本发明一些实施例显示图7的剖面示意图的修改。根据一些 实施例，图8的封装结构相似于图7的封装结构，除了墙结构138的区段140 被模制化合物148和底部填充材料146覆盖。
图9-1、图9-2、图9-3、图9-4和图9-5是根据本发明一些实施例显示 半导体裸片120、封装体702与墙结构138的配置的平面示意图。
图9-1显示与图7-1相似的配置，除了封装结构包含两个封装体7021和 7022，且墙结构138包含多于四个区段140。根据一些实施例，在平面图中， 区段140横向排列成一个非连续环形，并且半导体裸片1201和封装体7021和7022设置于此非连续环形的内部。在一些实施例中，非连续环形是长方形 轮廓，长方形轮廓的每一个侧边由多于一个区段140构成。
在一些实施例中，每一个区段140彼此隔开第二距离D2，第二距离D2 的范围在约40微米至约200微米。在一些实施例中，每一个区段140与相 邻半导体裸片120及/或封装体7021及/或7022隔开第一距离D1，第一距离 D1的范围在约40微米至约200微米。
图9-2显示与图9-1相似的配置，除了封装结构包含四个封装体7021-7024。
图9-3显示与图9-1相似的配置，除了封装结构包含六个封装体 7021-7026。
图9-4显示与图9-1相似的配置，除了封装结构包含两个半导体裸片120 和八个封装体7021-7028。
图9-5显示与图9-1相似的配置，除了墙结构138相邻半导体裸片120 和封装体702的转角设置的一些区段(标示140L)在平面示意图中具有L形 轮廓。
根据本发明的实施例，通过调整区段140的形状、尺寸和配置，可增加 设置墙结构138的工艺弹性。
如前所述，本发明实施例提供封装结构，封装结构包含墙结构138。墙 结构138包含彼此隔开的多个区段140，多个区段140与半导体裸片120隔 开并且横向围绕半导体裸片120。墙结构138可以降低或减缓由接合元件136 引起而施加于底部填充材料146上的张应力，从而降低模制化合物148和底 部填充材料146裂开的风险。如此，可以提升封装结构的性能和可靠性。
提供封装结构的实施例。封装结构可包含接合至重布线结构的第一半导 体裸片以及包含多个区段的墙结构，这些区段彼此隔开且横向围绕第一半导 体裸片。封装结构可包含介于第一半导体裸片与墙结构之间的底部填充材 料。因此，可以降低或减缓施加于底部填充材料上的应力，这可提升封装结 构的性能和可靠性。
在一些实施例中，提供封装结构。封装结构包含重布线结构以及位于重 布线结构之上的第一半导体裸片。封装结构还包含横向围绕第一半导体裸片 的墙结构，墙结构包含彼此隔开的多个区段。封装结构还包含介于墙结构与 第一半导体裸片之间的底部填充材料。封装结构还包含包覆底部填充材料的 模制化合物。在一些实施例中，每一个区段由单一材料制成，且单一材料是 硅或陶瓷。在一些实施例中，封装结构还包含插入这些区段与重布线结构之 间的多个焊球。在一些实施例中，封装结构还包含位于重布线结构之下的基板，且第一半导体裸片通过重布线结构电性耦接至基板，且墙结构与基板电 性绝缘。在一些实施例中，每一个区段比第一半导体裸片窄。在一些实施例 中，这些区段的侧表面具有被底部填充材料覆盖的下部以及被模制化合物覆 盖的上部。在一些实施例中，这些区段的顶面被底部填充材料以及模制化合 物覆盖。在一些实施例中，这些区段包含一第一区段，第一区段与第一半导 体裸片隔开第一距离，且第一区段的宽度对第一距离的比值范围在约5至约 125。在一些实施例中，这些区段包含第一区段以及第二区段，第二区段与 第一区段彼此隔开第二距离，且第一区段的宽度对第二距离的比值范围在约 5至约125。在一些实施例中，封装结构还包含位于重布线结构之上的第二 半导体裸片，且墙结构更围绕第二半导体裸片。
在一些实施例中，提供封装结构。封装结构包含重布线结构根据一实施 例，封装结构的形状方法包含、位于重布线结构之上的多个第一接合元件以 及位于重布线结构之上的多个第二接合元件。第二接合元件在第一接合元件 周围排列。封装结构还包含第一接合元件上方的半导体裸片。封装结构还包 含墙结构，墙结构包含第二接合元件上方的多个区段。一个区段具有的范围 在约1mm至约5mm的宽度，且一个区段与半导体裸片隔开范围在约40μm 至约200μm的距离。封装结构还包含包覆墙结构的模制化合物。在一些实 施例中，重布线结构包含绝缘层以及位于绝缘层中的多个导电部件，且第二 接合结构连接至重布线结构的这些导电部件。在一些实施例中，第一接合元 件是焊球，且第二接合元件是胶带。在一些实施例中，在平面图中，这些区 段具有长方形、正方形、或L形轮廓。在一些实施例中，这个区段的宽度对 其长度的比值范围在约0.25至约1。在一些实施例中，封装结构还包含位于 这些第一接合元件正上方的封装体，墙结构横向围绕半导体裸片和封装体。 在一些实施例中，半导体裸片的侧边对应两个区段。
在一些实施例中，提供封装结构的形成方法。此方法包含接合半导体裸 片至重布线结构的第一表面。此方法还包含接合墙结构至重布线结构的第一 表面，墙结构包含彼此隔开的多个区段，这些区段在半导体裸片周围排列。 此方法还包含形成模制化合物包覆墙结构。此方法还包含接合重布线结构的 第二表面至基板，半导体裸片通过重布线结构电性耦接至基板，且墙结构与 基板电性绝缘。在一些实施例中，此方法还包含形成底部填充材料于半导体 裸片与墙结构之间，且模制化合物更包覆底部填充材料。在一些实施例中， 此方法还包含平坦化模制化合物直到半导体裸片的上表面暴露出来，且在平 坦化模制化合物之后，这些区段的上表面被模制化合物覆盖。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可 以更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理 解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以 达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技 术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能 在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此， 本发明的保护范围当视随附的权利要求所界定为准。

Claims (10)

1.一种封装结构，包括：
一重布线结构；
一第一半导体裸片，位于该重布线结构之上；
一墙结构，横向围绕该第一半导体裸片，其中该墙结构包括：彼此隔开的多个区段；
一底部填充材料，介于该墙结构与该第一半导体裸片之间；以及
一模制化合物，包覆该墙结构以及该底部填充材料。
2.如权利要求1所述的封装结构，其中多个所述区段的每一个由单一材料制成，且该单一材料是硅或陶瓷。
3.如权利要求1所述的封装结构，还包括：
一基板，位于该重布线结构之下，其中该第一半导体裸片通过该重布线结构电性耦接至该基板，且该墙结构与该基板电性绝缘。
4.如权利要求1所述的封装结构，其中多个所述区段的多个侧表面具有被该底部填充材料覆盖的多个下部以及被该模制化合物覆盖的多个上部。
5.如权利要求1所述的封装结构，其中多个所述区段包含一第一区段，该第一区段与该第一半导体裸片隔开一第一距离，且该第一区段的宽度对该第一距离的比值范围在5至125。
6.如权利要求1所述的封装结构，还包括：
一第二半导体裸片，位于该重布线结构之上，其中该墙结构更围绕该第二半导体裸片。
7.一种封装结构，包括：
一重布线结构；
多个第一接合元件，位于该重布线结构之上；
一半导体裸片，位于多个所述第一接合元件上方；
多个第二接合元件，位于该重布线结构之上，其中多个所述第二接合元件在多个所述第一接合元件周围排列；
一墙结构，包括：位于多个所述第二接合元件上方的多个区段，其中多个所述区段中的一者具有范围在1mm至5mm的宽度，且多个所述区段中的该者与该半导体裸片隔开范围在40μm至200μm的距离；以及
一模制化合物，包覆该墙结构。
8.如权利要求7所述的封装结构，其中该重布线结构包括：一绝缘层以及位于该绝缘层中的多个导电部件，且多个所述第二接合结构连接至该重布线结构的多个所述导电部件。
9.如权利要求7所述的封装结构，其中多个所述第一接合元件是焊球，且多个所述第二接合元件是胶带。
10.一种封装结构的形成方法，包括：
接合一半导体裸片至一重布线结构的一第一表面；
接合一墙结构至该重布线结构的该第一表面，其中该墙结构包括彼此隔开的多个区段，多个所述区段在该半导体裸片周围排列；
形成一模制化合物包覆该墙结构；以及
接合该重布线结构的一第二表面至一基板，其中该半导体裸片通过该重布线结构电性耦接至该基板，且该墙结构与该基板电性绝缘。
CN202210577859.3A 2021-06-17 2022-05-25 封装结构及其形成方法 Pending CN115249682A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/350,293 US11705406B2 (en) 2021-06-17 2021-06-17 Package structure and method for forming the same
US17/350,293 2021-06-17

Publications (1)

Publication Number Publication Date
CN115249682A true CN115249682A (zh) 2022-10-28

Family

ID=83698394

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210577859.3A Pending CN115249682A (zh) 2021-06-17 2022-05-25 封装结构及其形成方法

Country Status (3)

Country Link
US (2) US11705406B2 (zh)
CN (1) CN115249682A (zh)
TW (1) TWI821960B (zh)

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US20120159118A1 (en) * 2010-12-16 2012-06-21 Wong Shaw Fong Lower IC Package Structure for Coupling with an Upper IC Package to Form a Package-On-Package (PoP) Assembly and PoP Assembly Including Such a Lower IC Package Structure
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8633598B1 (en) * 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US20130284796A1 (en) * 2012-04-25 2013-10-31 Cisco Technology, Inc. System in package module assembly
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) * 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US11158558B2 (en) * 2016-12-29 2021-10-26 Intel Corporation Package with underfill containment barrier
US10177011B2 (en) * 2017-04-13 2019-01-08 Powertech Technology Inc. Chip packaging method by using a temporary carrier for flattening a multi-layer structure
US20180348434A1 (en) * 2017-05-31 2018-12-06 Intel Corporation Photonic die package with edge lens
US10276551B2 (en) * 2017-07-03 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package and method of forming semiconductor device package
US10629454B2 (en) * 2017-11-08 2020-04-21 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
KR20190088810A (ko) * 2018-01-19 2019-07-29 삼성전자주식회사 팬-아웃 반도체 패키지
CN110473839A (zh) * 2018-05-11 2019-11-19 三星电子株式会社 半导体封装系统
US11004803B2 (en) * 2018-07-02 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy dies for reducing warpage in packages
US11508707B2 (en) * 2019-05-15 2022-11-22 Mediatek Inc. Semiconductor package with dummy MIM capacitor die
KR20210156446A (ko) * 2020-06-18 2021-12-27 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
US20230326879A1 (en) 2023-10-12
TW202315028A (zh) 2023-04-01
TWI821960B (zh) 2023-11-11
US20220406729A1 (en) 2022-12-22
US11705406B2 (en) 2023-07-18

Similar Documents

Publication Publication Date Title
US10964667B2 (en) Stacked integrated circuit structure and method of forming
TWI628762B (zh) 半導體封裝及其製作方法
CN111971792B (zh) 具有偏移3d结构的多芯片封装
TWI528505B (zh) 半導體結構及其製造方法
KR20170034758A (ko) 집적 팬아웃 패키지 및 그 제조 방법
CN112530912A (zh) 封装
US20210193542A1 (en) Package structure and method of manufacturing the same
CN113113381A (zh) 封装结构及其形成方法
CN113053757A (zh) 封装件及其形成方法
WO2024066466A1 (zh) 集成电路封装结构及制备方法
US11948892B2 (en) Formation method of chip package with fan-out feature
TWI742749B (zh) 封裝結構及其形成方法
TWI821960B (zh) 封裝結構及其形成方法
TWI837635B (zh) 封裝結構
TWI757864B (zh) 封裝結構及其形成方法
US11948876B2 (en) Package structure with through vias
TWI837588B (zh) 封裝結構
TWI796114B (zh) 半導體晶粒封裝及其形成方法
US11855004B2 (en) Package structure
KR102473590B1 (ko) 반도체 디바이스 및 방법
US11404394B2 (en) Chip package structure with integrated device integrated beneath the semiconductor chip
CN115241137A (zh) 封装结构
CN115565961A (zh) 封装结构及其形成方法
CN115440693A (zh) 形成半导体装置的方法和半导体封装
CN116741730A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination