JP2007180076A - 多層プリント配線板 - Google Patents

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Abstract

【課題】実装されたＩＣチップのプロセッサコア部のトランジスタへの電源供給の遅延を抑制して、誤作動が生じ難い多層プリント配線板を提供すること。
【解決手段】スルーホール導体を有するコア基板上に、導体回路と絶縁性樹脂層とが交互に積層されてなるビルドアップ配線層が形成され、そのビルドアップ配線層の表層にＩＣ等の半導体素子を搭載するための実装部を有する多層プリント配線板において、ＩＣ等の半導体素子を実装する領域の直下の領域に配設されるスルーホール導体のピッチを、他の領域に配設されるスルーホール導体のピッチよりも小さくした。
【選択図】図１

Description

本発明は、ＩＣ等の半導体素子を実装する多層プリント配線板に係り、特に高周波領域での誤動作を抑制することができる半導体素子実装基板に関する。
従来の半導体素子実装基板としては、スルーホール導体が形成されたコア基板上に絶縁層と導体回路とが交互に積層して作られているビルドアップ基板がある（特許文献１参照）。
特開２００２−３７４０６６
従来技術にかかる上記半導体素子実装用の多層プリント配線板においては、比較的にサイズが大きく、かつ電極数が多い３ＧＨｚ以上の高速駆動するＩＣチップを基板上に実装すると、実装後のＩＣチップが誤動作しやすいという問題点がある。
そこで、本発明は、実装されたＩＣチップの誤作動が生じ難い半導体素子実装用の多層プリント配線板を提供することを目的とする。
すなわち、本発明は、
スルーホール導体を有するコア基板上に、導体回路と絶縁性樹脂層とが交互に積層されてなるビルドアップ配線層が形成され、そのビルドアップ配線層の表層にＩＣチップ等の半導体素子（以下、単に「ＩＣ」という）を搭載するための実装部を有してなる多層プリント配線板において、
前記ＩＣを実装する領域の直下の領域に配設されるスルーホール導体のピッチを、他の領域に配設されるスルーホール導体のピッチよりも小さくした多層プリント配線板である。
本発明において、実装されるＩＣは、主としてプロセッサコア部分とメモリ部分とを有して構成され、プロセッサコア部直下の領域に配設されるスルーホール導体のピッチを、プロセッサコア部以外の領域に配設されるスルーホール導体のピッチよりも小さく（狭ピッチ）することができる。
なお、本発明において、「スルーホール導体」とは、コア基板またはプリント配線板の全層を貫通する貫通孔の内壁面に導体層を形成してなるタイプのものだけでなく、その貫通孔内に金属めっき等を完全に充填してなるタイプのものを含み、コア基板またはプリント配線板の表面および裏面に形成された導体層を電気的に接続する導体層として定義される。
本発明において、ＩＣを構成するプロセッサコア部直下に配設するＩＣ搭載用のパッドの数をＢｃ、プロセッサコア部直下の領域に配設するスルーホール導体の数をＴｃとし、ＩＣの電極に接続される全てのパッド数をＢｐ、全てのスルーホール導体の数をＴｐとするとき、
Ｂｃ／Ｔｃ＜Ｂｐ−Ｂｃ／Ｔｐ−Ｔｃ
の関係式で表されるように、ＩＣ搭載用パッドとスルーホール導体とを配置することができる。
また、本発明において、ＩＣのプロセッサコア部直下の領域に配設されるスルーホール導体のピッチをＰｃ、ＩＣを実装する領域の直下であるが、プロセッサコア部直下以外の領域に配設されるスルーホール導体のピッチをＰｍ、ＩＣを実装する領域以外に配設されるスルーホール導体のピッチをＰｓとするとき、
Ｐｃ＜Ｐｍ≦Ｐｓ
のような関係式で表されるようなスルーホール導体の配置密度とすることができる、即ち、スルーホール導体の配置密度が、ＩＣのプロセッサコア部直下の領域から、プロセッサコア部直下以外の領域に向かって次第に小さくなるように、スルーホール導体を配設することができる。
また、本発明において、プロセッサコア部直下の領域に配設されるスルーホール導体のピッチＰｃは、１２５〜２５０μｍとすることができる、またＩＣの直下であるが、プロセッサコア部直下以外の領域に配設されるスルーホール導体のピッチＰｍは、１５０〜６００μｍピッチとすることができる、さらに、ＩＣの直下以外の領域に配設されるスルーホール導体のピッチＰｓは、２００〜６００μｍとすることができる。
また、本発明においては、ＩＣを構成するプロセッサコア部直下の領域に配設されるスルーホール導体のピッチＰｃと、プロセッサコア部直下に配設されるパッドのピッチが一致するように、スルーホール導体およびパッドを配設することができる。
さらに、本発明においては、前記コア基板は、コア材上に導体回路と絶縁性樹脂層とが交互に積層されてなる多層コア基板であり、前記多層コア基板の内部に設けた導体回路の厚みをＴとし、多層コア基板の表面に設けた導体回路の厚みをｔとするとき、Ｔ≧１．５ｔとすることができる。
本発明の多層プリント配線板によれば、ＩＣ直下の領域に配設されるスルーホール導体のピッチを、ＩＣ直下以外の領域に配設されるスルーホール導体のピッチよりも小さくする、即ち、挟ピッチとすることによって、電源用のスルーホール導体とグランド用スルーホール導体との間のピッチが挟ピッチとなるため、相互インダクタンスを小さくすることができる。その結果、ＩＣのプロセッサコア部への電源供給の遅延が抑制され、ＩＣの誤動作が起こり難くなる。
また、ＩＣの誤動作に大きく影響するのがプロセッサコアであるので、プロセッサコア部直下に配設されるスルーホール導体のピッチを、プロセッサコア部以外に配設されるスルーホール導体のピッチよりも挟ピッチとするは、ＩＣの誤動作を防止するのに有効である。
以下、本発明にかかる多層プリント配線板の具体的な実施形態について、添付図面を参照して説明する。
本発明にかかる半導体素子実装用の多層プリント配線板の一実施形態は、図１に示されるように、コア基板を貫通して複数のスルーホール導体が形成され、そのコア基板上に導体回路と絶縁性樹脂層とが交互に積層されてなるビルドアップ配線層が形成され、そのビルドアップ配線層の表層にＩＣを搭載するための実装部を有する多層プリント配線板であって、半導体素子を実装する領域の直下に配設されたスルーホール導体のピッチを、半導体素子を実装する領域以外の他の領域、即ち、半導体素子実装領域の外側の周辺領域に位置するスルーホール導体のピッチよりも挟ピッチとしたことを特徴とする。
このように、ＩＣ実装領域の直下に配設されたスルーホール導体を他の領域に配設されたスルーホール導体よりも挟ピッチとすることによって、ＩＣの電源電極に接続される電源用スルーホール導体と、ＩＣのグランド電極に接続されるグランド用スルーホール導体との間のピッチが狭くなるので、相互インダクタンスが小さくなる。その結果、ＩＣのプロセッサコア部への電源供給の遅延が抑制され、ＩＣの誤動作が起こり難くなる。この時、電源用スルーホール導体およびグランド用スルーホール導体は、格子状にまたは千鳥状に配置され、電源用スルーホール導体とグランド用スルーホール導体とは隣接して配置されることが望ましい。
本発明の実施形態では、基板上に実装されるＩＣは、主としてプロセッサコア部分とメモリ部分とを有して構成され、プロセッサコア部直下の領域に配設されるスルーホール導体のピッチを、メモリ部分等のプロセッサコア部以外の領域に配設されるスルーホール導体のピッチよりも小さく（狭ピッチ）することが望ましい。
ＩＣの誤動作に大きく影響するのがプロセッサコアであるので、プロセッサコア部直下のみを挟ピッチとすれば、プロセッサコア部に電源を遅延なく供給でき、誤動作を抑えることが可能となる。また、ＩＣを実装するプリント配線板のサイズは、一般的にＩＣのサイズに比して１．２〜７倍程度である。このようなプリント配線板においては、プロセッサコア部以外の領域のスルーホールピッチをプロセッサコア直下のスルーホールピッチよりも大きくすると、プリント配線板のほぼ全面に亘ってスルーホールを配置できるので、プリント配線板の強度を大きくすることができる。このため、プリント配線板の反りなどが小さくなるので、ＩＣの実装歩留まりや、ＩＣ実装後の接続信頼性が向上する。
また、本発明の実施形態では、ＩＣを構成するプロセッサコア部直下に配設するパッドの数をＢｃ、プロセッサコア部直下の領域に配設するスルーホール導体の数をＴｃとし、全てのパッド数をＢｐ、全てのスルーホール導体の数をＴｐとするとき、
Ｂｃ／Ｔｃ＜Ｂｐ−Ｂｃ／Ｔｐ−Ｔｃ
の関係式で表されるように、パッドとスルーホール導体とを配置することが望ましい。
パッド数とスルーホール数との関係を、Ｂｃ／Ｔｃ＜Ｂｐ−Ｂｃ／Ｔｐ−Ｔｃとしているので、プロセッサコア直下のスルーホールピッチを挟ピッチに保ったまま、パッド数に対するスルーホール数を少なくすることができる。そのため、電源用導体層を貫通するグランド用スルーホール導体（ＩＣのグランド電極に接続されているスルーホール導体）や、電源用導体層におけるグランド用スルーホール導体から延出する導体回路を少なくできるので、電源用導体層の面積あるいは体積を大きくすることができる。その結果、電源用導体層の抵抗が小さくなるので、ＩＣチップへの電源供給を遅延なく行うことが可能となる。
また、本発明の実施形態では、ＩＣのプロセッサコア部直下の領域に配設されるスルーホール導体のピッチをＰｃ、ＩＣを実装する領域の直下であるが、プロセッサコア部直下以外の領域に配設されるスルーホール導体のピッチＰｍ、ＩＣを実装する領域以外に配設されるスルーホール導体のピッチＰｓとするとき、
Ｐｃ＜Ｐｍ≦Ｐｓ
のような関係式で表されるようなスルーホール導体の配置密度とすることができる、即ち、スルーホール導体の配置密度が、ＩＣのプロセッサコア部直下の領域から、プロセッサコア部直下以外の領域に向かって次第に小さくなるように、スルーホール導体を配設することが望ましい。
例えば、プロセッサコア部直下の領域に配設されるスルーホール導体のピッチＰｃを、１２５〜２５０μｍとし、またＩＣの直下であるが、プロセッサコア部直下以外の領域に配設されるスルーホール導体のピッチＰｍを、１５０〜６００μｍピッチとし、さらに、ＩＣの直下以外の領域に配設されるスルーホール導体のピッチＰｓを、２００〜６００μｍとすることができる。
電源を必要とするＩＣのプロセッサコア直下は挟ピッチなので、ＩＣへ電源をスムーズに供給できる。そして、それ以外の領域では比較的広いピッチなので、プリント配線板の強度を大きくすることができるからである。
また、本発明の実施形態では、ＩＣを構成するプロセッサコア部直下の領域に配設されるスルーホール導体のピッチＰｃと、プロセッサコア部直下に配設されるパッドのピッチＢｃが一致するように、スルーホール導体およびパッドを配設することが望ましい。
配線長を短くできるので、ＩＣへの電源供給の遅延をさらに抑えることができるからである。
さらに、本発明の実施形態では、前記コア基板を、コア材上に導体回路と絶縁性樹脂層とが交互に積層されてなる多層コア基板から形成し、前記多層コア基板の内部に設けた導体回路の厚みをＴとし、多層コア基板の表面に設けた導体回路の厚みをｔとするとき、Ｔ≧１．５ｔとすることが望ましい。
多層コア基板の内部に設けた導体回路を電源用導体層やグランド用導体層として用いる場合、導体回路の厚みが厚いので、低抵抗となり、電源供給がスムーズになるからである。
本発明の実施形態では、コア基材に用いられる絶縁性樹脂基材としては、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれる硬質基材が用いることが望ましく、ガラス布エポキシ樹脂基材がより望ましい。
前記絶縁性樹脂基材の厚さは、３０〜８００μｍ程度とすることが望ましい。その理由は、３０μｍ未満の厚さでは、剛性が十分でなく、８００μｍを超えると、配線長が長くなり、電源供給に不利となるからである。
かかる絶縁性樹脂基材の両面に形成される導体回路は、後述するように、スルーホール導体用の貫通孔へのめっき充填の後に、絶縁性樹脂基材の両面に貼付された金属箔およびその上に形成されためっき層をエッチング処理することによって形成さることが望ましい。
前記絶縁性樹脂基材の両面に形成される導体回路の厚さは、１０〜４０μｍ程度とする。その理由は、１０μｍ未満では、電源用導体層やグランド用導体層として用いる場合に、高抵抗となるからであり、一方、
４０μｍを超えると、基板上に形成されるビルドアップ配線層の平坦性が劣るからである。
前記絶縁性樹脂基材および金属箔にて構成される基板は、特に、エポキシ樹脂をガラスクロスに含浸させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板を用いることができる。このような基板は、銅箔がエッチングされた後の取扱中に、配線パターンやビア位置がずれることがなく、位置精度に優れている。
本発明の実施形態では、スルーホール導体は、貫通孔をドリル加工またはレーザ加工によって形成した後、それらの貫通孔に金属めっきを充填することによって形成されることが望ましい。
なお、レーザ加工における照射レーザ光の吸収効率を高めるために、予め絶縁性樹脂基板上の金属箔に公知の黒化処理を施しておくことが望ましい。
前記絶縁性樹脂基材にレーザを用いてスルーホール導体用貫通孔を形成させるには、レーザ照射により金属箔と絶縁性樹脂基材を同時に穿孔するダイレクトレーザ法と、金属箔の貫通孔に該当する金属箔部分をエッチングにより除去した後、レーザ照射により絶縁性樹脂基材に穿孔するコンフォーマル法があるが、本発明ではそのどちらを用いてもよい。
上記レーザ加工は、パルス発振型炭酸ガスレーザ加工装置によって行われることが望ましく、その加工条件は、たとえば、パルス幅が３〜１５μｓ、ショット数が２〜３０の範囲内とすることができる。
なお、レーザ照射によって形成された貫通孔の側面に残留する樹脂残滓を除去するために、デスミア処理を行う。このデスミア処理は、酸あるいは酸化剤（例えば、クロム酸、過マンガン酸）の薬液処理等の湿式処理や、酸素プラズマ放電処理、コロナ放電処理、紫外線レーザ処理またはエキシマレーザ処理等の乾式処理によって行う。
これらのデスミア処理方法からいずれの方法を選択するかは、絶縁基材の種類、厚み、スルーホール導体用貫通孔の開口径、レーザ照射条件などに応じて、残留が予想されるスミア量を考慮して選ばれる。
本発明の実施形態では、前記貫通孔にめっき充填してスルーホール導体を形成するには、まず、貫通孔内壁に通常の無電解めっき処理によって無電解めっき膜を形成した後、通常の電解めっき処理を施して、貫通孔の内壁面にめっき金属層を形成するか、あるいは貫通孔内を完全にめっき充填することができる。
上記無電解めっきまたは電解めっきとしては、たとえば、銅、すず、銀、各種はんだ、銅／すず、銅／銀等の金属めっきが好ましく、とくに、無電解銅めっきまたは電解銅めっきが好適である。
上記貫通孔の内壁面にめっき金属層を形成することによってスルーホール導体を形成する場合には、貫通孔内に樹脂組成物等を充填した後、乾燥させ、必要に応じて、樹脂組成物に被覆された基板表面を、導体回路表面およびスルーホール導体のランド表面が露出するように研磨、平坦化した後、加熱硬化処理を行って、充填用樹脂組成物を硬化させて樹脂充填材層とする。
本発明の実施形態では、コア基板としての絶縁性樹脂基材の両面に形成される導体回路は、スルーホール導体の形成と同時に形成された導体層をエッチング処理することによって形成されることが望ましい。
この導体回路形成工程は、先ず、前記導体層の表面に感光性ドライフィルムレジストを貼付した後、所定の回路パターンに沿って露光、現像処理してエッチングレジストを形成し、エッチングレジスト非形成部分の導体層をエッチングして、電極パッドを含んだ導体回路パターンとする。
前記処理工程において、エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液を用いることができる。
また前記導体層をエッチングして導体回路を形成する前処理として、ファインパターンを形成しやすくするため、あらかじめ、導体層の表面全面をエッチングして厚さを1〜１０μｍ、より好ましくは２〜８μｍ程度まで薄くすることができる。
このようなプリント配線板をコア基板とし、そのコア基板上に、常法によって導体層と樹脂絶縁層とを交互に形成してなるビルドアップ配線層を形成してなる多層プリント配線板を形成し、多層プリント配線板の最も外側の導体層の一部を、所定のピッチでバンプ接続用パッドに形成すると共に、それらのパッド上にはんだバンプを形成することが望ましい。
以下、本発明にかかる多層プリント配線板について、実施例を参照にして、さらに詳細に説明する。
（実施例１）
Ａ．貫通孔充填用樹脂組成物の調製
ビスフェノールＦ型エポキシモノマー（油化シェル社製、分子量：３１０、ＹＬ９８３Ｕ）１００重量部、表面にシランカップリング剤がコーティングされた平均粒径が１．６μｍで、最大粒子の直径が１５μｍ以下のＳｉＯ２
球状粒子（アドテック社製、ＣＲＳ １１０１−ＣＥ）１７０重量部およびレベリング剤（サンノプコ社製 ペレノールＳ４）１．５重量部を容器にとり、攪拌混合することにより、その粘度が２３±１℃で４４〜４９Ｐａ・ｓの樹脂充填材を調製した。なお、硬化剤として、イミダゾール硬化剤（四国化成社製、２Ｅ４ＭＺ−ＣＮ）６．５重量部を用いた。スルーホール導体を形成する貫通孔を充填するための樹脂としては、他のエポキシ樹脂（例えば、ビスフェノールＡ型、ノボラック型など）、ポリイミド樹脂、フェノール樹脂などの熱硬化性樹脂を用いてもよい。
Ｂ．多層プリント配線板の製造
多層コア基板の作成
（１） 厚さ０．６mmのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板１４の両面に、１０〜２５０μｍの銅箔１６がラミネートされてなる両面銅張積層板１０を出発材料として用いた（図２（ａ））。この実施例１では、３０μｍの銅箔を使用した。
（２） 続いて、サブトラクティブ法により、基板１０の表面側の銅箔１６をエッチング処理して、抜き２２内にダミーランドを有しない下層の導体回路１６Ｅを形成すると共に、基板１０の裏面側の銅箔１６をエッチング処理して、抜き２２内にダミーランドを有しない下層の導体回路１６Ｐを形成した（図２（ｂ）参照）。なお、前記抜き（開口）２２は、スルーホール導体が形成される位置に対応して形成される。
通常、ダミーランドは、スルーホール導体の口径に対して１５０〜２５０μｍ程度大きな口径を有して形成されるので、ダミーランドを有しない導体回路とすることで、ダミーランドを有する通常の構造に比べて、スルーホール導体間および電源用スルーホール導体とグランド用導体層間、グランド用スルーホール導体と電源用導体層間の間隔を狭くすることができる。ここで、ダミーランドとは、図５に示すように、多層コア基板の内層において、スルーホール導体から延出して、抜き２２内に配設されたスルーホール周りの導体回路のことである。
このようにダミーランドを設けないことで、相互インダクタンスを減少させたり、導体抵抗を低くすることが可能になる。さらに、電源層、グランド層を構成する導体層の体積を増加させることも可能である。
（３） その後、その基板をＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4
（６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、下層のグランド用導体層１６Ｅ、下層の電源用導体層１６Ｐの表面に粗化面を形成する。
なお、表層の導体層に信号用導体回路を形成してもよい。
（４） 上記基板の両面に２００μｍ厚のプリプレグ１８と１８μｍ厚の銅箔２０の順で積層し、その後、加熱、加圧プレスして４層の多層コア基板３０を作成した（図２（ｃ）、（ｄ）参照）。
（５） この多層コア基板３０をドリル削孔し、スルーホール導体形成用貫通孔２２を穿設する（図２（ｅ）参照）。
ここで、実装するＩＣのプロッセサコア部直下の領域に設ける貫通孔３５は、１００μｍφのドリルを用いて、それらのピッチがＩＣの電極ピッチ（パッドピッチ）と同等な１２５μｍとなるように形成される。
また、ＩＣ直下でプロセッサコア部以外の領域に設ける貫通孔３５は、１００μｍφのドリルを用いて、それらのピッチが１５０〜４００μｍとなるように形成される。
また、ＩＣ直下以外の領域に設ける貫通孔３５は、２５０μｍφのドリルを用いて、それらのピッチが３００〜６００μｍとなるように形成される。なお、ＩＣ直下以外の領域のプリント配線板全体に亘るように形成する。
さらに、ＩＣのプロセッサコア部直下以外に設けるスルーホール導体の個数は、プロセッサコア部直下以外に位置するパッドの個数に対して、１０〜５０％の割合で形成することが出来るが、本実施例では３０％とした。
（６） 次いで、前記（５）にてスルーホール導体を形成するための貫通孔３５を穿設した多層コア基板３０に対して、無電解銅めっき、電解銅めっきを施して、多層コア基板を貫通する口径がそれぞれ１００μｍ、１００μｍ、２５０μｍであるスルーホール導体３６を形成する（図３（ａ）参照）。
なお、これらのスルーホール導体３６は、信号用スルーホール導体（図示を省略）や、電源用スルーホール導体３６Ｐ１（１００μｍ）およびグランド用スルーホール導体３６Ｅ１（１００μｍ）、電源用スルーホール導体３６Ｐ２（１００μｍ）およびグランド用スルーホール導体３６Ｅ２（１００μｍ）、電源用スルーホール導体３６Ｐ３（２５０μｍ）およびグランド用スルーホール導体３６Ｅ３（２５０μｍ）から構成される。
ここで、電源用スルーホール導体とグランド用スルーホール導体とを隣接して格子状または千鳥状に配置することが望ましい。プロセッサコア直下のみの電源用スルーホール導体とグランド用スルーホール導体とを隣接して格子状または千鳥状に配置してもよい。なお、符号３６Ｐ１および３６Ｅ１で示されるのが、プロセッサコア直下の領域に設けたスルーホール導体である。
（７） 前記（６）にて、スルーホール導体３６が形成された多層コア基板３０を、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3ＰＯ4
（６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、スルーホール導体３６の内壁に粗化面（図示を省略）を形成する。
（８） ついで、上記Ａ．で作成した貫通孔充填用樹脂組成物４０を、各スルーホール導体３６内に、スキージを用いて充填した後、１００℃、２０分の条件で乾燥を行った。
その基板３０の表面を、研磨して平坦化し、１００℃で１時間、１５０℃で１時間の加熱を行うことにより、貫通孔充填用樹脂組成物４０を硬化させて樹脂充填材層を形成した。その後、基板表面（貫通孔充填用樹脂表面も含む）に、無電解めっきおよび電解めっきを施して、多層コア基板の表面および裏面に導体層４６、４６を形成した（図３（ｂ）参照）。
この実施形態では、多層コア基板の表面および裏面に形成される導体層の厚さ（銅厚）は、７．５〜７０μｍとした。このように、多層コア基板３０の表面および裏面に形成される導体層４６の厚さ（銅厚）は、多層コア基板３０の内部に設けた導体層１６の厚さ（銅厚）に比べて薄くするのが好適である。本実施例では２０μｍとした。
これにより、多層コア基板３０の外側に設ける導体層４６は、多層コア基板の内部に設ける導体層１６に比べて微細な回路を形成することが可能になり、スルーホールランドの小径化および導体回路間の隙間やスルーホールランドと導体回路との間の隙間を小さくできる。従って、多層コア基板３０の表面および裏面側に設けるスルーホールランドや導体回路は、スルーホール導体の挟ピッチ化を阻害することがない。
（９） その後、公知のサブトラクティブ法により、多層コア基板の表面および裏面の導体層をパターニングし、表面に電源用導体層４６Ｐ、裏面にグランド用導体層４６Ｅを形成した（図３（ｃ）参照）。
（１０） 上記基板を水洗、酸性脱脂した後、ソフトエッチングし、次いで、エッチング液を基板の両面にスプレイで吹きつけて、信号用導体回路（図示を省略）、電源用導体回路４６Ｐおよびグランド用導体回路４６Ｅの表面と、各スルーホール導体３６のランド表面を覆う導体層をエッチングすることにより、導体回路の表面に粗化面（図示を省略）を形成した。
エッチング液としては、イミダゾール銅（ＩＩ）錯体１０重量部、グリコール酸７．３重量部、塩化カリウム５重量部からなるエッチング液（メック社製、メックエッチボンド）を使用した。
導体回路およびスルーホール導体のランド表面を覆う導体層（ふためっき層）３６Ｌの表面に粗化層を形成すると、その導体は、層間樹脂絶縁層との密着性に優れるので、導体回路およびスルーホール導体のランドを被覆する導体の側面と樹脂絶縁層との界面を起点とするクラックの発生を抑制できる。また一方で、スルーホール導体のランドを覆う導体層は、電気的に接続されるバイアホールとの密着性が改善される。
（１１） 次に、基板の両面に、基板より少し大きめの層間絶縁層用樹脂フィルム（味の素社製：ＡＢＦシリーズ）を基板上に載置し、圧力０．４５ＭＰａ、温度８０℃、圧着時間１０秒の条件で仮圧着して裁断した後、さらに、以下の方法により真空ラミネーター装置を用いて貼り付けた。
すなわち、層間絶縁層用樹脂フィルムを基板上に、真空度６７Ｐａ、圧力０．４７ＭＰａ、温度８５℃、圧着時間６０秒の条件で本圧着し、その後、１７０℃で４０分間熱硬化させた（図３（ｄ）参照）。
（１２） 次に、層間絶縁層用樹脂フィルム上に、厚さ１．２ｍｍの貫通孔が形成されたマスクを介して、波長１０．４μｍの炭酸ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅８．１μ秒、マスクの貫通孔の径１．０ｍｍ、１〜３ショットの条件で層間絶縁層用樹脂フィルムに、直径６０〜１００μｍの間でのバイアホール用開口５０ａを形成し、層間絶縁層用樹脂フィルムを硬化させて層間絶縁層５０とする（図３（ｅ）参照）。
この実施例では、直径６０μｍと７５μｍの開口５０ａを形成した。
（１３） バイアホール用開口５０ａを形成した基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、層間絶縁層５０の表面に存在する粒子を除去することにより、バイアホール用開口５０ａの内壁を含む層間絶縁層５０の表面に粗化面（図示を省略）を形成した。
（１４） 次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。
さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。すなわち、上記基板を塩化パラジウム（ＰｂＣｌ２
）と塩化第一スズ（ＳｎＣｌ２ ）とを含む触媒液中に浸漬し、パラジウム金属を析出させることにより触媒を付与した。
（１５） 次に、以下の組成の無電解銅めっき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．３〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５０ａの内壁を含む層間絶縁層５０の表面に無電解銅めっき膜が形成された基板を得た。
〔無電解銅めっき水溶液〕
ＥＤＴＡ ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．０３２ ｍｏｌ／ｌ
ＨＣＨＯ ０．１ ｇ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α′−ビピリジル １００ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
〔無電解めっき条件〕
液温度： ３４℃
時間： ４５分
（１６） 無電解銅めっき膜が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、１１０ｍＪ／ｃｍ2 で露光し、０．８％炭酸ナトリウム水溶液で現像処理することにより、厚さ２５μｍのめっきレジスト（図示を省略）設けた。
（１７） ついで、基板を５０℃の水で洗浄して脱脂し、２５℃の水で水洗後、さらに硫酸で洗浄してから、以下の条件で電解めっきを施し、めっきレジスト非形成部に、厚さ１５μｍの電解銅めっき膜を形成した。
〔電解銅めっき液〕
硫酸 ２００ ｇ／ｌ
硫酸銅 ８０ ｇ／ｌ
添加剤 １９．５ ｍｌ／ｌ
（アトテックジャパン社製、カパラシドＧＬ）
〔電解めっき条件〕
電流密度 １ Ａ／ｄｍ2
時間 ７０ 分
温度 ２２±２ ℃
（１８） 前記めっきレジストを５％ＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素水との混合液でエッチング処理して溶解除去し、上層の導体回路５８およびバイアホール６０を形成した（図３（ｇ））。この上層の導体回路５８の厚みは１５μｍとしたが、５〜２５μｍの範囲内であることが好ましい。
（１９） さらに、前記（１１）〜（１８）の工程と同様の処理によって、さらに上層の層間樹脂絶縁層７０、上層の導体回路７２およびバイアホール７４を形成した（図４（ａ））。
（２０）ソルダーレジスト組成物の調整
次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量：４０００）４５．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１６．０重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである２官能アクリルモノマー（日本化薬社製、商品名：Ｒ６０４）４．５重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調製し、この混合組成物に対して光重合開始剤としてベンゾフェノン（関東化学社製）１．８重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部、を加えることにより、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物を得た。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｍｉｎ-1の場合はローターＮｏ．４、６ｍｉｎ-1の場合はローターＮｏ．３によった。
（２１） 次に、多層配線基板の両面に、上記ソルダーレジスト組成物を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層に密着させて１０００ｍＪ／ｃｍ２
の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口を形成した。
そして、さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、その厚さが１５〜２５μｍのソルダーレジストパターン層７６を形成した。上記ソルダーレジスト組成物としては、市販のソルダーレジスト組成物を使用することもできる。
（２２） 次に、ソルダーレジスト層７６を形成した基板を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部に厚さ５μｍのニッケルめっき層を形成した。さらに、その基板をシアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解金めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層上に、厚さ０．０３μｍの金めっき層を形成した。ニッケル−金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
（２３） この後、基板のＩＣチップを載置する面のソルダーレジスト層７６の開口部に、スズ−鉛を含有するはんだペーストを印刷し、さらに他方の面のソルダーレジスト層７６の開口にスズ−アンチモンを含有するはんだペーストを印刷した後、２００℃でリフローすることによりはんだバンプ（はんだ体）を形成し、はんだバンプ７８Ｕ、７８Ｄを有する多層プリント配線板を製造した（図４（ｂ））。
そして、この多層プリント配線板には、はんだバンプ７８Ｕを介してプリント配線板に形成されたＩＣ搭載用のパッドとＩＣ８０の電極が接続され、さらに、はんだバンプ７８Ｄを介してドータボード８２に実装される（図４（ｃ））。
以上説明したように、本実施例ではＩＣ８０のプロッセサコア部８０ａ直下のスルーホール導体が、その他の領域のスルーホール導体と比べ狭ピッチに形成されているので、プロセッサコア部８０ａへの電源供給に対しインダクタンスが減少する。また、プロセッサコア部８０ａ直下以外の領域のスルーホール導体は、パッドと１：１に対応した位置に形成されていないので、電源層の面積を広くできるので、電源層の抵抗を小さくすることができる。
（実施例２）
実施例１の（５）の工程において、スルーホール導体を形成するピッチを変更した。プロセッサコア部直下においては、全パッド直下にスルーホール導体を形成することは行わず（プロセッサコア部直下のパッド数に対して５０〜１００％の範囲内で可能）、１個置きにスルーホール導体を形成したため、２５０μｍピッチとなった。プロセッサコア部直下以外は、プロセッサコア部直下以外のパッド数に対し、１０％のスルーホール導体を３００〜６００μｍピッチで形成した。それ以外は実施例１と同様にして多層プリント配線板を作製した。
（実施例３）
実施例１の（５）の工程において、スルーホール導体を形成する貫通孔数を変更した。プロセッサコア部直下は、実施例１と同様である。プロセッサコア部直下以外は、プロセッサコア部直下以外のパッド数に対し、５０％のスルーホール導体を形成した。プロセッサコア部直下以外のＩＣチップ直下は１５０〜４００μｍピッチで、ＩＣ直下以外は３００〜６００μｍピッチでスルーホール導体を形成した。それ以外は実施例１と同様にして多層プリント配線板を作製した。
（実施例４）
実施例１の（１）の工程において、銅箔１６に６０μｍの銅箔を使用した以外は、実施例１と同様に作製した。
（実施例５）
実施例１の（１）の工程において、銅箔１６に１５０μｍの銅箔を使用した以外は、実施例１と同様にして多層プリント配線板を作製した。
（実施例６）
実施例１において、プロセッサコア部直下以外のスルーホール導体の数を変更した以外は、実施例１と同様にして多層プリント配線板を作製した。この実施例では、実施例２の如く、プロセッサコア直下以外のスルーホール導体の数は、プロセッサコア直下以外のパッド数に対して１０％であるように形成した。
（実施例７）
プロセッサコア部直下以外の領域に設けたスルーホール導体数を、１０％から３０％に変更した以外は、実施例２と同様にして多層プリント配線板を作製した。
（実施例８）
実施例１の（１）の工程において、銅箔１６に２０μｍの銅箔を使用した以外は、実施例１と同様にして多層プリント配線板を作製した。
（実施例９）
実施例１の（１）の工程において、銅箔１６に３００μｍの銅箔を使用した以外は、実施例１と同様に作製した。
（参考例１）
実施例１の（５）の工程において、スルーホール導体を形成するドリル及びピッチを変更した。全スルーホール導体を０．１ｍｍΦのドリルを用い、全パッド直下に１２５μｍピッチでスルーホール導体を形成した以外は、実施例１と同様にして多層プリント配線板を作製した。
（参考例２）
参考例１において、スルーホール導体を形成するピッチを変更した。プロセッサコア部直下は全パッド直下にスルーホール導体を形成せず、１個置きに形成したため、２５０μｍピッチでスルーホール導体を形成した。ＩＣ直下でプロセッサコア部直下以外が全バンプ直下に１２５μｍピッチでスルーホール導体を形成した。
（評価試験１）
実施例１〜９及び参考例１〜２で作製したそれぞれのプリント配線板に、表１に示すような駆動周波数およびＦＳＢ（フロントサイド・バス）を有する３種類のＩＣ（以下、「ＩＣチップＮｏ．１〜Ｎｏ．３」という）のいずれかを搭載し、同時スイッチングを繰り返して、例えば、パルス・パターン・ジェネレータ/エラー・ディテクタ（例えば、アドバンテスト社製：商品名「Ｄ３１８６／３２８６」）を用いて誤動作の有無を確認する。その結果を表２に示す。誤動作が観察されなかった場合を○、誤動作が観察された場合を×と評価する。
Figure 2007180076
Figure 2007180076
（評価試験２）
実施例１〜７で作製したそれぞれのプリント配線板に、表１に示すＮｏ．３のＩＣを搭載し、同時スイッチングを繰り返して、ＩＣのトランジスタの電圧降下量を測定する。なお、ＩＣのトランジスタの電圧は直接測定が困難なので、プリント配線板に測定可能な回路を形成して行なう。
この結果から、さらに駆動周波数が早くなった時、各実施例において、電圧降下量（％）（電圧降下量／駆動電圧×１００）がどのようになるかをシミュレーションする。この結果を表２に示す。電圧降下量は、大きいほど不具合が発生しやすいが、電圧降下量（％）が１０％を超えると誤動作が発生するおそれがある。
表３の結果から、プロセッサコア部直下のスルーホール導体が狭ピッチであり、それ以外の領域のスルーホール導体がプロセッサコア部直下のスルーホール導体よりピッチが広く形成されているプリント配線板は、電圧降下量が小さい。さらに、多層コアの内層の導体厚みが６０〜１５０μｍである（実施例４、５）と電圧降下量が小さいことが分かる。
Figure 2007180076
以上説明したように、本発明は、実装されたＩＣチップの誤作動が生じ難い半導体素子実装基板に有利に適用される。
本発明にかかる多層プリント配線板におけるスルーホール導体の配列を説明するための概略図である。 （ａ）〜（ｅ）は、本発明の実施例１にかかる多層プリント配線板を製造する工程の一部を示す図である。 （ａ）〜（ｆ）は、本発明の実施例１にかかる多層プリント配線板を製造する工程の一部を示す図である。 （ａ）〜（ｃ）は、本発明の実施例１にかかる多層プリント配線板を製造する工程の一部を示す図である。 スルーホール導体形成時の抜きとダミーランドとを説明するための図である。
符号の説明
１０ 両面銅張積層板
１４ 樹脂絶縁層
１６ 銅箔
１６Ｅ グランド用下層導体層
１６Ｐ 電源用下層導体層
１８ プリプレグ
２０ 銅箔
２２ 抜き孔
３０ コア基板
３５ 貫通孔
３６Ｅ１〜３６Ｅ３ グランド用スルーホール導体
３６Ｐ１〜３６Ｐ３ 電源用スルーホール導体
４０ 貫通孔充填用樹脂組成物
４６Ｅ グランド用導体層
４６Ｐ 電源用導体層
５０ 層間樹脂絶縁層
５０ａ バイアホール形成用開口
５８ 導体回路
６０ バイアホール
７０ 層間樹脂絶縁層
７２ 導体回路
７４ バイアホール
７６ ソルダーレジスト層
７８Ｕ、７８Ｄ はんだバンプ
８０ ＩＣチップ
８２ ドータボード

Claims (9)

  1. スルーホール導体を有するコア基板上に、導体回路と絶縁性樹脂層とが交互に積層されてなるビルドアップ配線層が形成され、そのビルドアップ配線層の表層にＩＣ等の半導体素子を搭載するための実装部を有する多層プリント配線板において、
    前記半導体素子を実装する領域の直下に位置するスルーホール導体のピッチを、他の領域に位置するスルーホール導体のピッチよりも小さくしたことを特徴とする多層プリント配線板。
  2. 前記半導体素子のプロセッサコア部直下に位置するスルーホール導体のピッチを、それ以外のスルーホール導体のピッチよりも小さくしたことを特徴とする請求項１に記載の多層プリント配線板。
  3. 前記半導体素子のプロセッサコア部直下に配設する半導体素子搭載用のパッドの数をＢｃ、プロセッサコア部直下の領域に配設するスルーホール導体の数をＴｃとし、
    全てのパッド数および全てのスルーホール導体の数をそれぞれＢｐおよびＴｐとするとき、
    Ｂｃ／Ｔｃ＜Ｂｐ−Ｂｃ／Ｔｐ−Ｔｃ
    の関係式で表されるように、パッドとスルーホール導体とが配設されることを特徴とする請求項１または２に記載の多層プリント配線板。
  4. 前記半導体素子のプロセッサコア部直下の領域に配設されたスルーホール導体のピッチをＰｃとし、半導体素子を実装する領域の直下であるが、プロセッサコア部直下以外の領域に設けたスルーホール導体のピッチをＰｍ、半導体素子を実装する領域以外に設けたスルーホール導体のピッチをＰｓとするとき、
    Ｐｃ＜Ｐｍ≦Ｐｓ
    のような関係式で表されるような配置密度とすることを特徴とする請求項１〜３に記載の多層プリント配線板。
  5. 前記半導体素子のプロセッサコア部直下の領域に配設されるスルーホール導体のピッチは、１２５〜２５０μｍであることを特徴とする請求項１〜４のいずれか１項に記載の多層プリント配線板。
  6. 前記半導体素子を実装する領域の直下であるが、プロセッサコア部直下以外の領域に設けるスルーホール導体のピッチは、１５０〜６００μｍピッチであることを特徴とする請求項１〜４のいずれか１項に記載の多層プリント配線板。
  7. 前記半導体素子を実装する領域の直下以外に設けるスルーホール導体のピッチは、２００〜６００μｍであることを特徴とする請求項１〜４のいずれか１項に記載の多層プリント配線板。
  8. 前記半導体子素子のプロセッサコア部直下の領域に設けたスルーホール導体のピッチと、プロセッサコア部直下に設けたパッドのピッチが一致していることを特徴とする請求項１〜７のいずれか１項に記載の多層プリント配線板。
  9. 前記コア基板は、コア材上に導体回路と絶縁性樹脂層とが交互に積層されてなる多層コア基板であり、前記多層コア基板の内部に設けた導体回路の厚みをＴとし、多層コア基板の表面に設けた導体回路の厚みをｔとするとき、Ｔ≧１．５ｔであることを特徴とする請求項１〜８のいずれか１項に記載の多層プリント配線板。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013030516A (ja) * 2011-07-26 2013-02-07 Kyocer Slc Technologies Corp 配線基板
JP2013115062A (ja) * 2011-11-24 2013-06-10 Kyocer Slc Technologies Corp 配線基板
JP2014187389A (ja) * 2014-06-11 2014-10-02 Kyocera Corp インターポーザー、それを用いた実装構造体及び電子機器
JP2014192432A (ja) * 2013-03-28 2014-10-06 Kyocer Slc Technologies Corp 配線基板
JP2018078273A (ja) * 2016-11-10 2018-05-17 南亞電路板股▲ふん▼有限公司 回路板およびその製造方法
JP6344671B1 (ja) * 2017-01-13 2018-06-20 大日本印刷株式会社 貫通電極基板及びその製造方法
US10777497B2 (en) 2018-01-25 2020-09-15 Fujitsu Limited Substrate, electronic device, and design support method of substrate

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827266B1 (ko) * 2004-04-28 2008-05-07 이비덴 가부시키가이샤 다층 프린트 배선판
JP4824397B2 (ja) * 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
JPWO2010134511A1 (ja) * 2009-05-20 2012-11-12 日本電気株式会社 半導体装置及び半導体装置の製造方法
US8624127B2 (en) 2010-02-26 2014-01-07 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5378590B2 (ja) 2010-02-26 2013-12-25 三菱電機株式会社 プリント配線板の製造方法およびプリント配線板
US9048233B2 (en) * 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
JP5775747B2 (ja) * 2011-06-03 2015-09-09 新光電気工業株式会社 配線基板及びその製造方法
US20130062210A1 (en) * 2011-09-13 2013-03-14 Hoya Corporation Manufacturing method of substrate and manufacturing method of wiring substrate
US10085336B2 (en) * 2012-05-10 2018-09-25 Hitachi Chemical Company, Ltd. Multilayer wiring board
CN102711394B (zh) * 2012-06-25 2016-02-24 广州美维电子有限公司 一种用于电路板的电镀互连加工工艺
WO2014050081A1 (ja) * 2012-09-25 2014-04-03 株式会社デンソー 電子装置
CN103153002B (zh) * 2013-02-21 2016-04-13 广州兴森快捷电路科技有限公司 具有三面包夹孔铜结构印制电路板的制造方法
CN104141904B (zh) * 2014-07-22 2017-12-05 上海博恩世通光电股份有限公司 一种插入式双面固晶全周发光led功率型灯丝模组
US9325536B2 (en) 2014-09-19 2016-04-26 Dell Products, Lp Enhanced receiver equalization
US9317649B2 (en) 2014-09-23 2016-04-19 Dell Products, Lp System and method of determining high speed resonance due to coupling from broadside layers
US9313056B1 (en) 2014-11-07 2016-04-12 Dell Products, Lp System aware transmitter adaptation for high speed serial interfaces
KR20190041215A (ko) * 2017-10-12 2019-04-22 주식회사 아모그린텍 인쇄회로기판 제조 방법 및 이에 의해 제조된 인쇄회로기판
US20200343271A1 (en) * 2019-04-29 2020-10-29 Innolux Corporation Electronic device
CN112640098A (zh) * 2020-01-14 2021-04-09 深圳市大疆创新科技有限公司 一种芯片封装结构及封装方法
US11956898B2 (en) * 2020-09-23 2024-04-09 Apple Inc. Three-dimensional (3D) copper in printed circuit boards

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11289025A (ja) * 1998-04-01 1999-10-19 Ngk Spark Plug Co Ltd ビルドアップ多層配線基板
JP2005033195A (ja) * 2003-06-20 2005-02-03 Ngk Spark Plug Co Ltd コンデンサ及びコンデンサの製造方法
JP2005311182A (ja) * 2004-04-23 2005-11-04 Shinko Electric Ind Co Ltd 基板及び半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5543661A (en) * 1994-05-31 1996-08-06 Sumitomo Metal Ceramics Inc. Semiconductor ceramic package with terminal vias
CN1318274A (zh) * 1998-09-17 2001-10-17 伊比登株式会社 多层叠合电路板
US6333857B1 (en) * 1998-12-25 2001-12-25 Ngk Spark Plug Co., Ltd. Printing wiring board, core substrate, and method for fabricating the core substrate
US6538213B1 (en) * 2000-02-18 2003-03-25 International Business Machines Corporation High density design for organic chip carriers
US6534852B1 (en) * 2000-04-11 2003-03-18 Advanced Semiconductor Engineering, Inc. Ball grid array semiconductor package with improved strength and electric performance and method for making the same
JP2002374066A (ja) 2001-06-14 2002-12-26 Ibiden Co Ltd 多層プリント配線板の製造方法
US6566761B1 (en) * 2002-05-03 2003-05-20 Applied Micro Circuits Corporation Electronic device package with high speed signal interconnect between die pad and external substrate pad
JPWO2004091268A1 (ja) * 2003-04-07 2006-07-06 イビデン株式会社 多層プリント配線板
JP2005033176A (ja) * 2003-06-20 2005-02-03 Ngk Spark Plug Co Ltd コンデンサ及びコンデンサの製造方法
US6885541B2 (en) 2003-06-20 2005-04-26 Ngk Spark Plug Co., Ltd. Capacitor, and capacitor manufacturing process
KR100688103B1 (ko) * 2003-09-29 2007-03-02 이비덴 가부시키가이샤 프린트 배선판용 층간 절연층, 프린트 배선판 및 그 제조방법
EP1677585A4 (en) 2004-01-30 2010-05-19 Ibiden Co Ltd MULTILAYER PCB AND MANUFACTURING METHOD THEREFOR
KR100827266B1 (ko) 2004-04-28 2008-05-07 이비덴 가부시키가이샤 다층 프린트 배선판
JP4521223B2 (ja) * 2004-05-21 2010-08-11 イビデン株式会社 プリント配線板
JP4846572B2 (ja) 2004-05-27 2011-12-28 イビデン株式会社 多層プリント配線板
JP2006024698A (ja) * 2004-07-07 2006-01-26 Toshiba Corp 半導体装置及びその製造方法
JP3979405B2 (ja) * 2004-07-13 2007-09-19 セイコーエプソン株式会社 電気光学装置、実装構造体及び電子機器
DE102004047753B4 (de) * 2004-09-30 2009-01-02 Advanced Micro Devices, Inc., Sunnyvale Verbesserte Chip-Kontaktierungsanordnung für Chip-Träger für Flip-Chip-Anwendungen
TW201141328A (en) * 2005-06-13 2011-11-16 Ibiden Co Ltd Printed wiring board
JP4546415B2 (ja) * 2005-09-01 2010-09-15 日本特殊陶業株式会社 配線基板、セラミックキャパシタ
US7742314B2 (en) * 2005-09-01 2010-06-22 Ngk Spark Plug Co., Ltd. Wiring board and capacitor
JP4824397B2 (ja) * 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US7843302B2 (en) * 2006-05-08 2010-11-30 Ibiden Co., Ltd. Inductor and electric power supply using it
US7616470B2 (en) * 2006-06-16 2009-11-10 International Business Machines Corporation Method for achieving very high bandwidth between the levels of a cache hierarchy in 3-dimensional structures, and a 3-dimensional structure resulting therefrom
US8395054B2 (en) * 2009-03-12 2013-03-12 Ibiden Co., Ltd. Substrate for mounting semiconductor element and method for manufacturing substrate for mounting semiconductor element
US8829355B2 (en) * 2009-03-27 2014-09-09 Ibiden Co., Ltd. Multilayer printed wiring board

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11289025A (ja) * 1998-04-01 1999-10-19 Ngk Spark Plug Co Ltd ビルドアップ多層配線基板
JP2005033195A (ja) * 2003-06-20 2005-02-03 Ngk Spark Plug Co Ltd コンデンサ及びコンデンサの製造方法
JP2005311182A (ja) * 2004-04-23 2005-11-04 Shinko Electric Ind Co Ltd 基板及び半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013030516A (ja) * 2011-07-26 2013-02-07 Kyocer Slc Technologies Corp 配線基板
JP2013115062A (ja) * 2011-11-24 2013-06-10 Kyocer Slc Technologies Corp 配線基板
JP2014192432A (ja) * 2013-03-28 2014-10-06 Kyocer Slc Technologies Corp 配線基板
JP2014187389A (ja) * 2014-06-11 2014-10-02 Kyocera Corp インターポーザー、それを用いた実装構造体及び電子機器
JP2018078273A (ja) * 2016-11-10 2018-05-17 南亞電路板股▲ふん▼有限公司 回路板およびその製造方法
JP6344671B1 (ja) * 2017-01-13 2018-06-20 大日本印刷株式会社 貫通電極基板及びその製造方法
JP2018125510A (ja) * 2017-01-13 2018-08-09 大日本印刷株式会社 貫通電極基板及びその製造方法
US10777497B2 (en) 2018-01-25 2020-09-15 Fujitsu Limited Substrate, electronic device, and design support method of substrate

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