JP2013115062A - 配線基板 - Google Patents
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Abstract
【解決手段】上面側のビルドアップ配線層3における第2のビア群における隣接する複数個ずつが第2のパッド7GのピッチP1より狭いピッチP2で寄り集まった複数のビアグループ6Bを形成しているとともに、隣接するビアグループ6Bに接続されたビアランド3L同士の間に第1の電源プレーン3Pが介在し、ビアランド3L同士の間の第1の電源プレーン3Pを通して第1の半導体素子接続パッド7Pの各列から第1のスルーホール5Pへの導電路が形成されているとともに、下面側のビルドアップ配線層3におけるビアランド3Lは、複数一組のビア6に対応する分が一つに繋がっている。
【選択図】図5
Description
2 ビルドアップ絶縁層
3 ビルドアップ配線層
3L ビアランド
3C クリアランス
5 スルーホール
5G 接地用のスルーホール
5P 電源用のスルーホール
6 ビア
7 半導体素子接続パッド
7G 接地用の半導体素子接続パッド
7P 電源用の半導体素子接続パッド
8 外部接続パッド
8G 接地用の外部接続パッド
8P 電源用の外部接続パッド
Claims (1)
- 第1の電位に接続される複数の第1のスルーホールおよび第2の電位に接続される複数の第2のスルーホールを有するコア基板と、該コア基板の上下面に複数層ずつ積層されたビルドアップ絶縁層と、上面側の最表層の前記ビルドアップ絶縁層の表面に格子状の配列で1個ずつまたは複数個ずつが交互に列をなすように多数配設されており前記第1のスルーホールに電気的に接続された第1の半導体素子接続パッドおよび前記第2のスルーホールに電気的に接続された第2の半導体素子接続パッドと、上面側の前記ビルドアップ絶縁層間に配設されており、前記第1の半導体素子接続パッドの各列に対応する位置に接続された第1のビア群を介して前記第1の半導体素子接続パッドに電気的に接続された第1の電源プレーンおよび前記第2の半導体素子接続パッドの各列に対応する位置に接続された第2のビア群を介して前記第2の半導体素子接続パッドに電気的に接続されているとともにクリアランスを介して前記第1の電源プレーンにより取り囲まれたビアランド群と、下面側の最表層の前記ビルドアップ絶縁層の表面に前記第1のスルーホールに対応して配置されるとともに該第1のスルーホールに電気的に接続された第1の外部接続パッドおよび前記第2のスルーホールに対応して配置されるとともに該第2のスルーホールに電気的に接続された第2の外部接続パッドと、下面側の前記ビルドアップ絶縁層間に配設されており、前記第1または第2の外部接続パッドの一方に対応する位置に接続された複数一組の第3のビアを介して前記第1または第2の外部接続パッドの一方に電気的に接続された第2の電源プレーンおよび前記第1または第2の外部接続パッドの他方に対応する位置に接続された複数一組の第4のビアを介して前記第1または第2の外部接続パッドの他方に接続されているとともにクリアランスを介して前記第2の電源プレーンにより取り囲まれた第2のビアランドとを有する配線基板であって、前記第2のビア群における隣接する複数個ずつが前記第2の半導体素子接続パッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第1の電源プレーンが介在し、該ビアランド同士の間の前記第1の電源プレーンを通して前記第1のパッド群の各列から前記第1のスルーホールへの導電路が形成されており、かつ前記第2のビアランドは、前記一組の前記第4のビアに対応する分が一つに繋がっていることを特徴とする配線基板。
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