JPH088355A - 半導体装置 - Google Patents

半導体装置

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JPH088355A
JPH088355A JP6138770A JP13877094A JPH088355A JP H088355 A JPH088355 A JP H088355A JP 6138770 A JP6138770 A JP 6138770A JP 13877094 A JP13877094 A JP 13877094A JP H088355 A JPH088355 A JP H088355A
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signal
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substrate
ground
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Gakuo Yamanishi
学雄 山西
Takehisa Tsujimura
剛久 辻村
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】本発明は多数の外部接続端子を有する半導体装
置に関し、半導体装置の電気特性及び信頼性の向上を図
ることを目的とする。 【構成】基板11に搭載された半導体チップ12と、この半
導体チップ12に形成された電極パッド12a の内、電源パ
ッドと電気的に接続される電源用接続端子13と、グラン
ドパッドと電気的に接続されるグランド用接続端子14
と、信号パッドと電気的に接続される信号用リード15と
により構成される複数の外部接続端子とを具備する半導
体装置において、上記基板11における電源用接続端子13
及びグランド用接続端子14が配設される配設面を、基板
11における信号用リード15が配設される配設面と異なる
面に配設する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
多数の外部接続端子を有する半導体装置に関する。
【０００２】近年、半導体装置の高速化及び高集積化が
進んでおり、これに伴うパッケージの小型化により、外
部接続端子（リード，ピン等）の狭ピッチ化が求められ
ている。また、上記の小型化に加えて半導体装置には電
気特性の向上が強く望まれている。
【０００３】
【従来の技術】図Ａは従来の半導体装置１の一例を示す
外観図であり、また図Ｂは半導体装置１の断面図であ
る。同図に示す例では、ＱＦＰ(Quad Flat Package) タ
イプのパッケージ構造の半導体装置１を示している。
【０００４】各図に示されるように、半導体装置１は大
略すると半導体チップ２，リード３，樹脂パッケージ４
等により構成されている。半導体チップ２はステージ５
の上部に搭載されており、この半導体チップ２の上部に
形成された電極パッド２ａとリード３のインナーリード
部３ａとはワイヤ６により接続されている。
【０００５】リード３は、半導体チップ２を囲繞するよ
う多数配設されており、そのインナーリード部３ａは上
記のようにワイヤ６を介して半導体チップ２と接続され
ると共に、アウターリード部３ｂは樹脂パッケージ４の
外部に延出し外部接続端子を形成する。このアウターリ
ード部３ｂは、半導体装置１を表面実装するためにガル
ウイング状に成形されている。また、樹脂パッケージ４
はその内部に上記の半導体チップ２，インナーリード部
３ａ，ワイヤ６等を樹脂封止しており、これらの構成要
素は樹脂パッケージ４により保護されている。
【０００６】前記したように、近年半導体チップ２の高
密度化が進んでおり、半導体チップ２に形成される電極
パッド２ａの数も増大している（２００パッド以上）。
また、リード３は電極パッド２ａの数に対応して配設さ
れるものであるため、電極パッド２ａの数が増大するこ
とによりリード３の数も増大する傾向にある。
【０００７】一方、電極パッド２ａは電気的特性上、３
種類に大きく分類される。具体的には、信号の授受を行
うパッド（信号パッドという）、電源を供給するための
パッド（電源パッドという）、接地を行うためのパッド
（グランドパッドという）の三種類である。よって、電
極パッド２ａに接続されるリード３も同様の分類を行う
ことができる（信号リード，電源リード，グランドリー
ドという）。
【０００８】従来構成の半導体装置１では、この信号リ
ード，電源リード，グランドリードの各リード３を、そ
の種類に拘わらず全て樹脂パッケージ４の外周四側面よ
り外方に向けて延出させる構成とされていた。
【０００９】
【発明が解決しようとする課題】しかるに従来構成の半
導体装置では、上記のように信号リード，電源リード，
グランドリードの各リードがその種類に拘わらず全て樹
脂パッケージの外周四側面より外方に向けて延出させる
構成とされていた。このため、信号リードが電源リード
と隣接して配設される部分が必然的に生じてしまう。
【００１０】このように、信号リードが電源リードと隣
接した部位においては電源のノイズが信号リードに干渉
し、信号の授受が適正に行うことができなくなり、半導
体装置の信頼性が低下してしまう。
【００１１】特に、半導体チップの高密度化が進みリー
ド数が増大すると、樹脂パッケージの大きさは半導体装
置の小型化要求より大型化することはできないため、各
リード間ピッチは狭ピッチ化する。このため、上記の信
号リードに対する電源ノイズの影響は、リード数が増大
すると重大な問題となる。
【００１２】一方、電源リード及びグランドリードはそ
の電気的抵抗が小さいほうが望ましく、よって電源リー
ド及びグランドリードの面積はなるべく大きくしたい。
しかるに、上記のようにリード数の多い半導体装置で
は、各リード間ピッチの狭ピッチ化を図ると共にリード
自信の幅も狭くせざるおえない。よって、電源リード及
びグランドリードの面積を大きくすることはできず、電
源リード及びグランドリードの電気的特性を向上させる
ことはできないという問題点があった。
【００１３】本発明は上記の点に鑑みてなされたもので
あり、半導体装置の電気特性及び信頼性の向上を図るこ
とができる半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題は下記の各手段
を講じるこひとにより解決することができる。
【００１５】請求項１の発明では、基板搭載された半導
体チップと、この半導体チップに形成された電極パッド
の内、電源パッドと電気的に接続される電源用接続端子
と、グランドパッドと電気的に接続されるグランド用接
続端子と、信号パッドと電気的に接続される信号用接続
端子とにより構成される複数の外部接続端子とを具備す
る半導体装置において、上記基板における電源用接続端
子及びグランド用接続端子が配設される配設面を、上記
基板における信号用接続端子が配設される配設面と異な
る面に配設したことを特徴とするものである。
【００１６】また、請求項２の発明では、上記信号用接
続端子を基板の半導体チップが搭載された面に配設する
と共に、上記電源用接続端子及びグランド用接続端子を
基板の半導体チップが搭載された面に対する背面に配設
したことを特徴とするものである。
【００１７】また、請求項３の発明では、上記グランド
用接続端子が電源用接続端子を囲繞するよう配設したこ
とを特徴とするものである。
【００１８】また、請求項４の発明では、上記グランド
用接続端子及び電源用接続端子を、基板を貫通して形成
されたビアと、基板の半導体チップが搭載された面に対
する背面において上記ビアと電気的に接続されたバンプ
とにより構成したことを特徴とするものである。
【００１９】また、請求項５の発明では、上記電源用接
続端子及びグランド用接続端子を基板の半導体チップが
搭載された面に配設すると共に、上記信号用接続端子を
基板の半導体チップが搭載された面に対する背面に配設
したことを特徴とするものである。
【００２０】更に、請求項６の発明では、上記信号用接
続端子を、基板を貫通して形成されたビアと、基板の半
導体チップが搭載された面に対する背面において上記ビ
アと電気的に接続されたバンプとにより構成したことを
特徴とするものである。
【００２１】
【作用】上記した各手段は、下記のように作用する。
【００２２】請求項１の発明によれば、電源用接続端子
及びグランド用接続端子と信号用接続端子の配設位置を
分離し、基板における電源用接続端子及びグランド用接
続端子の配設面と、信号用接続端子が配設される配設面
とを異なる面（位置）に配設したことにより、電源用接
続端子及びグランド用接続端子と信号用接続端子とを離
間させることが可能となる。
【００２３】このように電源用接続端子及びグランド用
接続端子と信号用接続端子とが離間配設されることによ
り、電源ノイズが信号用接続端子に及ぼす影響を低減す
ることができ、信号用接続端子を介して授受される信号
にノイズが混入することを防止することができる。
【００２４】また、電源用接続端子及びグランド用接続
端子と信号用接続端子とが基板の異なる面に配設される
ため、特に電源用接続端子及びグランド用接続端子の配
設面積を大きく取ることが可能となり、電源用接続端子
及びグランド用接続端子の電気的抵抗を低減することが
できる。よって、半導体装置の電気特性を向上させるこ
とができる。
【００２５】また、請求項２或いは請求項５の発明によ
れば、電源用接続端子及びグランド用接続端子と信号用
接続端子とが、基板の相対向する面に（即ち半導体チッ
プが搭載された面を上面とすると、上面と背面に）分離
して配設された構成となるため、基板上において電源用
接続端子及びグランド用接続端子と信号用接続端子とを
大きく離間させることができる。よって、電源ノイズが
信号用接続端子に及ぼす影響を効果的に低減することが
できる。
【００２６】また、請求項３の発明によれば、グランド
用接続端子が電源用接続端子を囲繞するよう配設される
ことにより、電源用接続端子はグランド用接続端子によ
りシールドされた構成となるため、電源用接続端子から
発生する電源ノイズがグランド用接続端子の外部に悪影
響を及ぼすことを防止することができる。
【００２７】また、請求項４或いは請求項６の発明によ
れば、基板の背面側に引き出される接続端子を、基板を
貫通して形成されたビアと、このビアと電気的に接続さ
れたバンプとにより構成したことにより、簡単な構成で
上記端子を基板の背面側に引き出すことができる。
【００２８】
【実施例】次に本発明の実施例について図面と共に説明
する。
【００２９】図１は本発明の第１実施例である半導体装
置１０の断面図であり、図２は半導体装置１０の底面図
である。
【００３０】各図に示される半導体装置１０は、大略す
ると基板１１，半導体チップ１２，電源用接続端子１
３，グランド用接続端子１４，及び信号用リード１５等
により構成されている。
【００３１】基板１１は多層形成されたセラミック基板
であり、その内部には電源プレーン１６及びグランドプ
レーン１７が形成されている。この電源プレーン１６及
びグランドプレーン１７は導電性金属（例えば銅）によ
り形成された電極層である。また、基板１１の上面１１
ａには多数の信号パターン１８が形成されている。
【００３２】また、基板１１の上部には半導体チップ１
２が固定されており、その上面には電極パッド１２ａが
形成されている。この半導体チップ１２は高密度化され
たものであり、よって多数の電極パッド１２ａ（例え
ば、２００以上）が配設されている。
【００３３】この電極パッド１２ａは、その性質上、電
源パッド，グランドパッド，信号パッドの３種類に分類
される。電源パッドは半導体チップ１２に対して電源供
給するためのパッドであり、グランドパッドは接地され
るパッドであり、更に信号パッドは半導体チップ１２が
所定の処理を行うための信号が授受されるパッドであ
る。
【００３４】上記の複数の電極パッド１２ａは、外部接
続端子を構成する電源用接続端子１３，グランド用接続
端子１４，及び信号用リード１５に接続される。具体的
には、電源パッドは電源用接続端子１３と接続され、グ
ランドパッドはグランド用接続端子１４と接続され、信
号パッドは信号用リード１５と接続される。
【００３５】また、各電極パッド１２ａと電源用接続端
子１３，グランド用接続端子１４，及び信号用リード１
５との電気的接続はワイヤ１９を用いて行われている。
このワイヤ１９は、ワイヤボンディング装置を用いて電
極パッド１２ａと各接続端子１３，１４，１５との間に
配設される。
【００３６】更に、基板１１の上部に配設された半導体
チップ１２の上部には、モールド樹脂２０が形成されて
いる。このモールド樹脂２０は、半導体チップ１２，ワ
イヤ１９，及び信号パターン１８を保護するために、基
板１１の上面１１ａを覆うように形成されている。
【００３７】続いて、電源用接続端子１３，グランド用
接続端子１４，及び信号用リード１５の具体的構成につ
いて説明する。
【００３８】電源用接続端子１３は、電源用ビア２１，
２２、電源用バンプ２３、及び前記した電源プレーン１
６等により構成されている。電源用ビア２１，２２は基
板１１に形成された孔に例えば銅粉を充填して導電性を
持たせた構成とされている。上部に位置する電源用ビア
２１は、その上端が基板１１の上面１１ａに形成された
電源パターン２４と接続されると共に、その下端は前記
した電源プレーン１６と電気的に接続している。
【００３９】また、下部に配設された電源用ビア２２は
上端が電源プレーン１６と電気的接続されると共に、下
端は基板１１の背面１１ｂに形成された電源用バンプ２
３と電気的に接続されている。この電源用バンプ２３
は、例えば半田ボールを電源用ビア２２の下端部に形成
された電極２２ａに設けた構成とされている。
【００４０】上記の電源パターン２４はワイヤ１９によ
り半導体チップ１２と接続されており、よって電源用接
続端子１３により半導体チップ１２に形成されている電
源パッドは基板１１の背面１１ｂに引き出された構成と
なる。また、上部に位置する電源用ビア２１の配設位置
は、半導体チップ１２に形成された電源パッドの位置に
対応した位置に配設されることとなるが、電源プレーン
１６を設けることにより下部に配設される電源用ビア２
２の配設位置は任意に設定することができる。本実施例
においては、電源用ビア２２は基板１１の略中央位置に
配設位置が選定されいる。
【００４１】また、グランド用接続端子１４は、グラン
ド用ビア２５，２６、グランド用バンプ２７、及び前記
したグランドプレーン１７等により構成されている。グ
ランド用ビア２５，２６は、前記した電源用ビア２１，
２２と同様に基板１１に形成された孔に例えば銅粉を充
填して導電性を持たせた構成とされている。
【００４２】上部に配設されるグランド用ビア２５の上
端部は、基板１１の上面１１ａに形成されたグランドパ
ターン２８と接続されており、またその下端はグランド
プレーン１７と電気的に接続されている。また、下部に
配設されるグランド用ビア２６は、所定位置がグランド
プレーン１７と電気的に接続されると共に、下端部は基
板１１の背面１１ｂまで引き出されている。この下端部
にはグランド用バンプ２７が配設されている。このグラ
ンド用バンプ２７は、前記した電源用バンプ２３と同様
に、例えば半田ボールをグランド用ビア２６の下端部に
形成された電極２６ａに設けた構成とされている。
【００４３】上記のグランドパターン２８はワイヤ１９
により半導体チップ１２と接続されており、よってグラ
ンド用接続端子１４により半導体チップ１２に形成され
ているグランドパッドは基板１１の背面１１ｂに引き出
された構成となる。また、上部に位置するグランド用ビ
ア２５の配設位置は、半導体チップ１２に形成されたグ
ランドパッドの位置に対応した位置に配設されることと
なるが、グランドプレーン１７を設けることにより下部
に配設されるグランド用ビア２６の配設位置は任意に設
定することができる。本実施例においては、図２に示さ
れるようにグランド用ビア２６の配設位置は電源用ビア
２２を取り囲むように配設位置が選定されいる。
【００４４】また、信号用リード１５は例えば42alloy
(鉄−ニッケル合金）等のリード材料により形成されて
おり基板１１の上面に配設されている。即ち、信号用リ
ード１５は、前記した電源用接続端子１３及びグランド
用接続端子１４が引き出される基板１１の背面１１ｂと
異なる面である基板１１の上面１１ａに配設された構成
とされている。この信号用リード１５は、そのインナー
リード部分が基板１１の上面１１ａに形成されている信
号パターン１８と電気的に接続されると共に、アウター
リード部分は基板１１より外方に延出した構成とされて
いる。また、信号用リード１５のアウターリード部分
は、半導体装置１０を表面実装可能な構成とするために
ガルウイング状に成形されている。
【００４５】尚、図１は半導体装置１０を実装基板２９
に実装した状態を示している。実装基板２９の上面に
は、電源用パッド，グランド用パッド，信号用パッドが
形成されており、前記した電源用接続端子１３，グラン
ド用接続端子１４，及び信号用リード１５は、対応する
所定の各パッドと接続される。
【００４６】ここで、上記構成とされた電源用接続端子
１３，グランド用接続端子１４，及び信号用リード１５
の配設構造につてい考察する。
【００４７】上記したように、電源用接続端子１３及び
グランド用接続端子１４は、各ビア２１，２２，２５，
２６を介して基板１１を貫通して背面１１ｂに引き出さ
れた構成とされている。これに対して、信号用リード１
５は電源用接続端子１３及びグランド用接続端子１４が
引き出された背面と対向する面である基板１１の上面１
１ａに配設されている。
【００４８】従って、本実施例に係る半導体装置１０で
は、基板１１内において電源用接続端子１３と信号用リ
ード１５とが離間して配設された構成となっている。こ
れにより、電源用接続端子１３で発生する電源ノイズが
信号用リード１５に影響し、信号用リード１５を流れる
信号に電源ノイズが混入（重畳）するのを防止すること
ができる。
【００４９】また、上記のように本実施例に係る半導体
装置１０では、電源用接続端子１３はグランド用接続端
子１４に囲繞された構成とされている。グランド用接続
端子１４は接地されているためシールド効果を有する。
従って、シールド効果を有するグランド用接続端子１４
により電源用接続端子１３は取り囲まれた構成であるた
め、電源用接続端子１３で発生する電源ノイズがグラン
ド用接続端子１４の配設位置より外部に漏洩することは
なく、これによっても信号用リード１５に電源ノイズが
混入（重畳）するのを防止することができる。
【００５０】更に、電源用接続端子１３及びグランド用
接続端子１４と、信号用リード１５とを分離して配設し
たことにより、基板１１の上面１１ａには信号用リード
１５のみが配設されることとなる。従って、基板１１の
上面１１ａに形成される信号パターン１８及び信号用リ
ード１５の配設スペースが広くなり、信号パターン１８
及び信号用リード１５の面積を広くした場合には、電気
抵抗を低減することができ、半導体装置１０の電気特性
を向上させることができる。また、信号パターン１８及
び信号用リード１５の面積を従来と同様とした場合に
は、基板１１の小型化を図ることが可能となり、半導体
装置１０の小型化を図ることができる。
【００５１】続いて、本発明の第２実施例について説明
する。図３は本発明の第２実施例である半導体装置３０
を示している。尚、これから説明する第２実施例に係る
半導体装置３０、及び第２実施例の説明後に順次説明す
る各実施例ににおいて、前記した第１実施例に係る半導
体装置１０と同一構成部分については同一符号を付して
その説明を省略する。
【００５２】第２実施例に係る半導体装置３０は、基板
１１の上面１１ａに電源用接続リード３１及びグランド
用接続リード３２を配設すると共に、信号用端子３３が
基板１１の背面１１ｂに引き出されるよう構成したこと
を特徴とするものである。
【００５３】電源用接続リード３１及びグランド用接続
リード３２は例えば42alloy(鉄−ニッケル合金）等のリ
ード材料により形成されており基板１１の上面に配設さ
れている。この電源用接続リード３１及びグランド用接
続リード３２は、そのアウターリード部分が基板１１よ
り外方に向け延出した構成とされており、表面実装可能
とするためにガルウイング状に成形されている。
【００５４】また、電源用接続リード３１は、基板１１
の上面１１ａに形成されている電源パターン３４と電気
的に接続されており、この電源パターン３４，ワイヤ１
９を介して半導体チップ１２の電源パッドと接続されて
いる。
【００５５】また、グランド用接続リード３２は、クラ
ンドパターン４３，グランド用ビア３５を介してグラン
ドプレーン１７と電気的に接続されており、このグラン
ドプレーン１７はクランド用ビア３６，ワイヤ１９を介
してグランドパッドと接続されている。
【００５６】一方、信号用端子３３は信号用ビア３７，
３８、信号用バンプ３９、及び信号プレーン４０，４１
等により構成されている。信号用ビア３７，３８は、基
板１１に形成された孔に例えば銅粉を充填して導電性を
持たせた構成とされている。
【００５７】上部に配設される信号用ビア３７の上端部
は、基板１１の上面１１ａに形成された信号パターン４
２と接続されており、またその下端は信号プレーン４０
或いは信号プレーン４１と電気的に接続されている（図
では、信号プレーン４１と接続された状態が示されてい
る）。また、下部に配設される信号用ビア３８は、上端
部が信号プレーン４０或いは信号プレーン４１と電気的
に接続されると共に、下端部は基板１１の背面１１ｂま
で引き出されている。この下端部には信号用バンプ３９
が配設されている。この信号用バンプ３９も例えば半田
ボールを信号用ビア３８の下端部に形成された電極に設
けた構成とされている。
【００５８】上記の信号パターン４２はワイヤ１９によ
り半導体チップ１２と接続されており、よって信号用端
子３３により半導体チップ１２に形成されている信号パ
ッドは基板１１の背面１１ｂに引き出された構成とな
る。また、上部に位置する信号用ビア３７の配設位置
は、半導体チップ１２に形成された信号パッドの位置に
対応した位置に配設されることとなるが、信号プレーン
４０，４１を設けることにより下部に配設される信号用
ビア３８の配設位置は任意に設定することができる。よ
って、種々の信号の授受が行われる信号用ビア３８の配
設位置を設定するに際し、この設定処理を容易に行うこ
とができる。
【００５９】上記構成とされた第２実施例に係る半導体
装置３０においても、電源用接続リード３１及びグラン
ド用接続リード３２と信号用端子３３とが基板１１の異
なる面に引き出されて配設される構成となるため、電源
用接続リード３１で発生する電源ノイズが信号用端子３
３に影響し、信号用端子３３内を流れる信号に電源ノイ
ズが混入（重畳）するのを防止することができる。
【００６０】また、第２実施例に係る半導体装置３０で
は、基板１１の上面１１ａに形成された電源パターン３
４と信号プレーン４０，４１の配設位置との間にグラン
ドプレーン１７が配設された構成とされている。グラン
ドプレーン１７は接地されているためシールド効果を有
する。従って、シールド効果を有するグランドプレーン
１７により電源パターン３４と信号プレーン４０，４１
とは電磁的に隔離されるため、電源パターン３４で発生
する電源ノイズが信号プレーン４０，４１に混入するこ
とはなく、これによっても電源ノイズが信号内に混入
（重畳）するのを防止することができる。
【００６１】更に、電源用接続リード３１及びグランド
用接続リード３２と信号用端子３３とが基板１１の異な
る面に引き出されて配設されることにより、第１実施例
と同様に電源用接続リード３１及びグランド用接続リー
ド３２の配設位置、信号用端子３３の配設位置に余裕が
でき、これに起因して半導体装置３０の電気特性の向上
及び小型化を図ることができる。
【００６２】図４は本発明の第３実施例である半導体装
置５０を示している。
【００６３】前記した第１実施例に係る半導体装置１０
では、電源用接続端子１３及びグランド用接続端子１４
を実装基板２９に形成されたパッドと電気的に接続する
ための手段として電源用バンプ２３及びグランド用バン
プ２７を用いた例を示した。
【００６４】これに対し、第３実施例に係る半導体装置
５０では、電源用バンプ２３及びグランド用バンプ２７
に代えて、電源用ピン５１及びグランド用ピン５２を設
けた構成とすることを特徴とするものである。このよう
に、電源用接続端子１３及びグランド用接続端子１４を
実装基板２９に形成されたパッドと電気的に接続する構
成は特にパンプ等のフェイスダウン構造に限定されるも
のではなく、種々の構造を適用することができる。ま
た、上記のように半導体装置５０を電源用ピン５１及び
グランド用ピン５２を用いた、いわゆるＰＧＡ(Pin Gri
d Array)タイプ構造としても、信号に対する電源ノイズ
の混入防止、電気特性の向上、及び小型化等の効果は第
１実施例及び第２実施例と同様に維持することができ
る。
【００６５】図５は本発明の第４実施例である半導体装
置５０を示している。
【００６６】前記した第２実施例に係る半導体装置３０
では、信号用端子３３を実装基板２９に形成されたパッ
ドと電気的に接続するための手段として信号用バンプ３
９を用いた例を示した。これに対し、第４実施例に係る
半導体装置６０では、信号用バンプ３９に代えて信号用
ピン６１を設けた構成とすることを特徴とするものであ
る。上記構成とされた第４実施例に係る半導体装置６０
でも、前記した各実施例に係る半導体装置１０，３０，
５０と同様に信号に対する電源ノイズの混入防止、電気
特性の向上、及び小型化等を図ることができる。
【００６７】図６は本発明の第５実施例である半導体装
置７０を示しており、また図７は本発明の第６実施例で
ある半導体装置８０を示している。
【００６８】前記した第１実施例に係る半導体装置１０
では信号用リード１５としてガルウイング形状のリード
を用い、また第２実施例に係る半導体装置３０では電源
用接続リード３１及びグランド用接続リード３２として
ガルウイング形状のリードを用いた。
【００６９】これに対し、第５実施例に係る半導体装置
７０では、ガルウイング形状の信号用リード１５に代え
て、いわゆるＪリード形状の信号用リード７１を設けた
ことを特徴とするものである。また、第６実施例に係る
半導体装置８０では、ガルウイング形状の電源用接続リ
ード３１及びグランド用接続リード３２に代えて、Ｊリ
ード形状の電源用接続リード８１及びグランド用接続リ
ード８２を設けたことを特徴とするものである。
【００７０】上記のように各リード７１，８１，８２を
Ｊリード形状とすることにより、半導体装置７０，８０
のパッケージ構造はＱＦＪ(Quad Flat J-Leaded Packag
e)構造と似たパッケージ構造とすることができる。即
ち、第５及び第６実施例に係る半導体装置７０，８０で
は、リード７１，８１，８２が基板１１より外方に向け
延出しない構成とすることができる。よって、第５及び
第６実施例に係る半導体装置７０，８０は、前記した第
１乃至第４実施例においてリード１５，３１，３２が基
板１１から延出していた分だけ半導体装置７０，８０の
小型化を図ることができる。尚、第５及び第６実施例に
係る半導体装置７０，８０においても、前記した第１及
び第２実施例の効果を維持できることは勿論である。
【００７１】図８は本発明の第７実施例である半導体装
置９０を示しており、また図９は本発明の第８実施例で
ある半導体装置１００を示している。
【００７２】第７実施例に係る半導体装置９０は、前記
した第４実施例に係る半導体装置６０において半導体チ
ップ１２を基板１１の背面１１ａに配設したことを特徴
とするものであり、第８実施例に係る半導体装置１００
は前記した第２実施例に係る半導体装置３０において半
導体チップ１２を基板１１の背面１１ａに配設したこと
を特徴とするものである。尚、各図において９１，１０
１はキャップであり、半導体チップ１２を外部に対して
封止するために設けられている。
【００７３】第７実施例及び第８実施例に係る半導体装
置９０，１００では、基板１１の上面１１ａに広い面積
を確保することができるため、この上面１１ａに電源パ
ターン９２，１０２及びグランドパターン９３，１０３
を配設することにより、各パターンの電気的抵抗を大き
く低減することができ、更に半導体装置９０，１００の
電気特性を向上させることができる。尚、第７及び第８
実施例に係る半導体装置９０，１００においても、前記
した第２及び第３実施例の効果を維持できることは勿論
である。
【００７４】
【発明の効果】上述の如く本発明によれば、下記の種々
の効果を奏する。
【００７５】請求項１の発明によれば、電源用接続端子
及びグランド用接続端子と信号用接続端子とを離間させ
ることが可能となることにより、電源ノイズが信号用接
続端子に及ぼす影響を低減することができ、信号用接続
端子を介して授受される信号にノイズが混入することを
防止することができる。
【００７６】また、電源用接続端子及びグランド用接続
端子の配設面積を大きく取ることが可能となり、電源用
接続端子及びグランド用接続端子の電気的抵抗を低減す
ることができ、よって半導体装置の電気特性を向上させ
ることができる。
【００７７】また、請求項２或いは請求項５の発明によ
れば、基板上において電源用接続端子及びグランド用接
続端子と信号用接続端子とを大きく離間させることがで
きるため、電源ノイズが信号用接続端子に及ぼす影響を
効果的に低減することができる。
【００７８】また、請求項３の発明によれば、電源用接
続端子はグランド用接続端子によりシールドされた構成
となるため、電源用接続端子から発生する電源ノイズが
グランド用接続端子の外部に悪影響を及ぼすことを防止
することができる。
【００７９】更に、請求項４或いは請求項６の発明によ
れば、基板の背面側に引き出される接続端子を、基板を
貫通して形成されたビアと、このビアと電気的に接続さ
れたバンプとにより構成したことにより、簡単な構成で
上記各端子を基板の背面側に引き出すことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である半導体装置を示す断
面図である。
【図２】本発明の第１実施例である半導体装置を示す底
面図である。
【図３】本発明の第２実施例である半導体装置を示す断
面図である。
【図４】本発明の第３実施例である半導体装置を示す断
面図である。
【図５】本発明の第４実施例である半導体装置を示す断
面図である。
【図６】本発明の第５実施例である半導体装置を示す断
面図である。
【図７】本発明の第６実施例である半導体装置を示す断
面図である。
【図８】本発明の第７実施例である半導体装置を示す断
面図である。
【図９】本発明の第８実施例である半導体装置を示す断
面図である。
【図１０】従来の半導体装置の一例を示す斜視図であ
る。
【図１１】従来の半導体装置の一例を示す断面図であ
る。
【符号の説明】
１０，３０，５０，６０，７０，８０，９０ 半導体装
置 １１ 基板 １１ａ 上面 １１ｂ 背面 １２ 半導体チップ １３ 電源用接続端子 １４ グランド用接続端子 １５，７１ 信号用リード １６ 電源プレーン １７ グランド用プレーン １８ 信号パターン ２０ モールド樹脂 ３１，２２ 電源用ビア ２３ 電源用バンプ ２４，９２，１０２ 電源パターン ２５，２６ グランド用ビア ２７ グランド用バンプ ２８，９３，１０３ グランドパターン ２９ 実装基板 ３１，８１ 電源用接続リード ３２，８２ グランド用接続リード ３３ 信号用端子 ３５，３６ グランド用ビア ３７，３８ 信号用ビア ３９ 信号用バンプ ４０，４１ 信号プレー ４２ 信号パターン ５１ 信号用ピン ５２ グランド用ピン ６１ 信号用ピン

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基板（１１）に搭載された半導体チップ
    （１２）と、 該半導体チップ（１２）に形成された電極パッド（１２
    ａ）の内、電源パッドと電気的に接続される電源用接続
    端子（１３，３１）と、グランドパッドと電気的に接続
    されるグランド用接続端子（１４，３２）と、信号パッ
    ドと電気的に接続される信号用接続端子（１５，３３）
    とにより構成される複数の外部接続端子とを具備する半
    導体装置において、 該基板（１１）における該電源用接続端子（１３，３
    １）及び該グランド用接続端子（１４，３２）が配設さ
    れる配設面を、該基板（１１）における該信号用接続端
    子（１５，３３）が配設される配設面と異なる面に配設
    したことを特徴とする半導体装置。
  2. 【請求項２】 該信号用接続端子（１５）を該基板（１
    １）の該半導体チップ（１２）が搭載された面に配設す
    ると共に、 該電源用接続端子（１３）及び該グランド用接続端子
    （１４）を該基板（１１）の該半導体チップ（１２）が
    搭載された面に対する背面に配設したことを特徴とする
    請求項１記載の半導体装置。
  3. 【請求項３】 該グランド用接続端子（１４，３２）が
    該電源用接続端子（１３，３１）を囲繞するよう配設し
    たことを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 該電源用接続端子（１３）及び該グラン
    ド用接続端子（１４）を、該基板（１１）を貫通して形
    成されたビア（２１，２２，２５，２６）と、該基板
    （１１）の該半導体チップ（１２）が搭載された面に対
    する背面において該ビア（２２，２６）と電気的に接続
    されたバンプ（２３，２７）とにより構成したことを特
    徴とする請求項２または３記載の半導体装置。
  5. 【請求項５】 該電源用接続端子（３１）及び該グラン
    ド用接続端子（３２）を該基板（１２）の該半導体チッ
    プ（１２）が搭載された面に配設すると共に、 該信号用接続端子（３３）を該基板（１１）の該半導体
    チップ（１２）が搭載された面に対する背面に配設した
    ことを特徴とする請求項１記載の半導体装置。
  6. 【請求項６】 該信号用接続端子（３３）を、該基板
    （１１）を貫通して形成されたビア（３７，３８）と、
    該基板（１１）の該半導体チップ（１２）が搭載された
    面に対する背面において該ビア（３８）と電気的に接続
    されたバンプ（３９）とにより構成したことを特徴とす
    る請求項５記載の半導体装置。
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Publication number Priority date Publication date Assignee Title
JP2004152810A (ja) * 2002-10-28 2004-05-27 Sharp Corp 半導体装置及び積層型半導体装置
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