JP5119484B2 - 実装基板およびそれを用いた半導体装置 - Google Patents

実装基板およびそれを用いた半導体装置 Download PDF

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Description

本発明は、実装基板およびそれを用いた半導体装置に関する。
半導体素子の高集積化に伴って、半導体素子を搭載する回路装置の多ピン化が急速に進んでいる。集積回路用パッケージの多ピン化対応策として従来の回路装置では、外部リードピッチを０．６５ｍｍから０．５ｍｍ程度に縮小することが行われてきた。一方で、半導体素子の高集積化、多機能化により、５００〜１０００ピン程度の半導体素子のパッケージが求められるようになってきている。
また、電子部品用基板の金属部分を保護したり、他の電子部品との接合を容易にしたりするために、金属部分の特定箇所にメッキを部分的に施すことが従来より行われている。このようなメッキの種類としては種々であるが、代表的なものとしては、湿式の電気メッキ及び無電界メッキを挙げることができる。無電界メッキよりも電気メッキの方が一般的に強固なメッキ膜を形成することが可能である。また、電気メッキを行うためには、被メッキ部材を通電させることが必要である。
図７を参照して、従来型の実装基板および回路装置に関して説明する。図７（Ａ）は回路装置１００の断面図であり、図７（Ｂ）はその裏面図である（特許文献１参照）。
図７（Ａ）を参照して、ガラスエポキシ等から成る実装基板１０１の上面に銅箔等から成る電極１０４が形成されている。また実装基板１０１の裏面には裏面電極１０５が形成され、ビアホール１０６により電極１０４と接続されている。また、電極１０４および裏面電極１０５はメッキ膜１０９により被覆されている。ここでは、ボンディングパッドである電極１０４のボンディング性が考慮されて電気メッキによりメッキ膜１０９が形成されている。
半導体素子である回路素子１０２は実装基板１０１上に固着され、金属細線１０３により電極１０４と接続される。また回路素子１０２を被覆するように封止樹脂１０７が形成されている。
図７（Ｂ）を参照して、実装基板１０１の裏面には、外周部と平行に２列に整列して、裏面電極１０５が設けられている。そして、電気メッキを行うために各裏面電極１０５にはメッキ線１０８が外部に接続している。また、内側に整列する裏面電極１０５からは、外側の裏面電極１０５の間から外側に導出するメッキ線１０８が接続している。これらメッキ線１０８を介して通電させることにより、裏面電極１０５および電極１０４の電気メッキが行われていた。
特開平１１−２３３６８８号公報
しかしながら、上記した回路装置１００では、外側に配列する裏面電極１０５の間からメッキ線１０８が導出されていた。従って、各裏面電極１０５間の間隔を、例えば０．５ｍｍ程度にした場合、裏面電極１０５間に１本のメッキ線１０８のみが延在可能である。このことから、裏面電極１０５を３列以上に配列させることができない問題があった。
本発明は上記した問題を鑑みて成されたものであり、本発明の主な目的は、電気メッキが施された多数個の外部電極を有する実装基板の製造方法および回路装置の製造方法を提供することにある。
本発明の実装基板は、樹脂を主材料とする実装基板であり、回路素子が実装される前記実装基板の表面に設けられた表面電極と、前記実装基板の裏面に設けられ、前記実装基板の中央付近から周辺部付近にかけて方形状に複数の列で配列されると共に、前記回路素子が実装される領域を囲む様に配置された裏面電極と、前記表面電極と前記裏面電極とを電気的に接続する貫通部と、前記複数の列で配列された裏面電極のうち、前記実装基板の内側で隣合う裏面電極同士の間に配置され、前記実装基板の裏面のみに配置された第１のメッキ線と、外側に位置する裏面電極から外側に延在するように、前記実装基板の裏面のみに配置された第２のメッキ線と、前記実装基板の裏面のみに配置された前記第１のメッキ線、前記第２のメッキ線および前記貫通部を介し、前記表面電極および前記裏面電極に設けられた電解メッキ膜とを有し、前記隣合う裏面電極を接続する前記第１のメッキ線は、前記隣合う裏面電極の間で分断されている事を特徴とした。
本発明の半導体装置は、前記実装基板の表側に固着され、前記表面電極と電気的に接続された半導体素子を有する特徴とする。
本発明の実装基板の製造方法および回路装置の製造方法によれば、電解メッキの工程に於いて、隣接する裏面電極１５同士をメッキ線１８で電気的に接続することにより、裏面電極１５の間に引き回されたメッキ線を排除して各裏面電極１５間の間隔を狭くすることができる。従って、各裏面電極１５の間隔が０．５以下であっても、回路素子１２を取り囲むように３列以上の配列を構成することが可能となり、半導体素子の多ピン化に追従した回路装置１０を提供することができる。また、電気メッキの工程が終了した後に、ダイシング等によりメッキ線１８は分断される。
本発明の実装基板の製造方法および回路装置の製造方法により製造される実装基板および回路装置の断面図（Ａ）、裏面図（Ｂ）である。 本発明の実装基板の製造方法および回路装置の製造方法を説明する断面図（Ａ）、裏面図（Ｂ）である。 実装基板の製造方法および回路装置の製造方法を説明する裏面図である。 本発明の実装基板の製造方法および回路装置の製造方法を説明する断面図（Ａ）、裏面図（Ｂ）である。 実装基板の製造方法および回路装置の製造方法を説明する裏面図である。 本発明の実装基板の製造方法および回路装置の製造方法を説明する断面図である。 従来の半導体装置を説明する断面図（Ａ）、裏面図（Ｂ）である。
先ず、図１を参照して本発明の実装基板の製造方法および回路装置の製造方法により製造される実装基板１１を有する回路装置１０の構造を説明する。図１（Ａ）は回路装置１０の断面図であり、図１（Ｂ）はその裏面図である。
図１（Ａ）を参照して、ガラスエポキシ等からなる実装基板１１の表面には、少なくともボンディングパッドを構成する表面電極１４が形成されている。更に、実装基板１１の裏面には裏面電極１５が形成され、外部との接続端子として機能する。また、表面電極１４と裏面電極１５とは、実装基板１１を貫通して設けられたビアホール１６により電気的に接続されている。表面電極１４および裏面電極１５は、銅等の金属より成る。
メッキ膜１９は、表面電極１４および裏面電極１５を被覆している。ここでは表面電極１４のボンディング性の向上の為に電気メッキによりメッキ膜１９が被着されている。また、メッキ膜１９の材料としては、例えば、Ａｕ、Ａｇ、Ｐｄ、ＮｉまたはＣｒを採用することができる。また、これらの混合物や積層物をメッキ膜１９の材料として採用することもできる。
回路素子１２は、回路装置の中央部付近にて、接着剤を介して実装基板１１に固着されている。回路素子１２としては、ここでは半導体素子が採用され、金属細線１３を介して表面電極１４と接続されている。ここで、回路素子１２としては他の受動素子および能動素子を全般的に、更にこれらの複数個を採用することができる。
封止樹脂１７は、熱可塑性樹脂または熱硬化性樹脂から成り、回路素子１２、金属細線１３を被覆している。
図１（Ｂ）を参照して、実装基板１１の裏面に形成される裏面電極の構造を説明する。実装基板１１は平面的には矩形に形成され、裏面電極１５は、実装基板１１の裏面に格子状に配列されている。具体的には、裏面電極１５は、中央部付近から周辺部付近に掛けて、方形状に４列が配列されている。そして、隣接する各裏面電極１５同士の間隔は、０．５ｍｍ以下にすることができる。
メッキ線１８は、裏面電極１５を電気メッキによりメッキ処理する工程に於いて、裏面電極１５同士を通電させる働きを有する。従って、電気メッキの工程が終了した後に、ダイシング等によりメッキ線１８は分断される。例えば、図１（Ｂ）に点線で示すダイシングラインでダイシングを行うことにより、メッキ線１８を分断することができる。
次に図２から図６を参照して本発明に斯かる実装基板の製造方法および回路装置の製造方法を説明する。
本発明の実装基板１１の製造方法は、実装基板１１にメッキ線１８で電気的に接続された複数個の電極を形成する工程と、メッキ線１８を介して電極に通電させることで、電気メッキにより電極にメッキ膜１９を被着する工程と、メッキ線１８を分断することにより個々の電極を電気的に分離する工程とを有する。本発明の回路装置１０の製造方法は、上記実装基板の製造方法に加えて、実装基板１１に回路素子１２を固着して電極と回路素子１２とを電気的に接続する工程と、回路素子１２が被覆されるように封止樹脂１７を形成する工程とを有する。このような各工程を以下にて説明する。
先ず、図２を参照して、実装基板１１にメッキ線１８で電気的に接続された複数個の電極を形成する。実装基板１１は、ガラスエポキシ等の樹脂を主材料とするものまたはセラミック等から成る。実装基板１１の表面には表面電極１４が形成され、この表面電極１４はボンディングパッドの働きを有する。また、ボンディングパッドから裏面電極１５の箇所まで延在する配線が構成されても良い。
裏面電極１５は実装基板１１の裏面に設けられ、外部端子の働きを有する。実装基板１１を貫通して設けられたビアホール１６により、個々の裏面電極１５は表面電極１４と電気的に接続されている。
図２（Ｂ）を参照して、裏面電極１５の詳細を説明する。裏面電極１５は、実装基板１１の裏面に格子状に配列されている。具体的には、裏面電極１５は、中央部付近から周辺部付近に掛けて、方形状に４列が配列されている。そして、隣接する各裏面電極１５同士の間隔は、０．５ｍｍ以下にすることができる。また、裏面電極１５はここでは、中央部に配置予定の回路素子を囲むように４重に配置されているが、この配置は任意に変更することができる。
メッキ線１８は、隣接する裏面電極１５を接続するように形成され、裏面電極１５と同一の材料から構成することができる。即ち、実装基板１１の裏面に導電箔を貼り付け、エッチング等の除去方法により選択的にこの導電箔を除去することで、裏面電極１５およびメッキ線１８を同時に形成することができる。ここでは、マトリックス状に配置された裏面電極１５を、縦方向および横方向に繋ぐようにメッキ線１８が配置され、全ての裏面電極１５がメッキ線１８により接続されている。従来例では、再外周に配置された外部電極の間から、内周に配置された外部電極のメッキ線が導出されていたので、外部電極の間隔の狭小化には限界があった。本願では、内周の裏面電極１５は、メッキ線１８を介して外周の裏面電極１５に接続している。従って、外周の裏面電極１５の間にメッキ線を通さずに、内周の電気的接続を確保することができる。このことから、裏面電極１５の間隔の狭小化を図ることができる。
また、メッキ線１８により接続された個々の裏面電極１５は、ビアホール１６により表面電極１４と接続されているので、全ての裏面電極１５および表面電極１４は、メッキ線１８により電気的に接続されている。
図３を参照して、図２の説明ではメッキ線１８により縦方向および横方向に裏面電極１５が接続されていたが、ここでは、裏面電極１５はメッキ線１８により横方向に接続されている。また、メッキ線１８により縦方向または斜め方向に部分的に接続されても良い。
次に、図４を参照して、次に、メッキ線１８を介して電極に通電させることで、電気メッキにより電極にメッキ膜１９を被着する。
メッキを行う手法としては電気メッキおよび無電界メッキがあるが、本発明では、ボンディングパッドとして用いられる表面電極１４のボンディング性が考慮されて電気メッキを用いてメッキ膜１９の被着を行う。メッキ膜１９の材料としては、メッキ膜１９の材料としては、例えば、Ａｕ、Ａｇ、Ｐｄ、ＮｉまたはＣｒを採用することができる。また、これらの混合物や積層物をメッキ膜１９の材料として採用することもできる。
具体的な電気メッキの手法としては、先ずメッキ液に上記した実装基板１１を浸す。メッキ液は上記した金属のイオンを含む溶液であり、その中に正負の電極を入れ、溶液中に電流を流す。実装基板のメッキ線１８の何れかは負極である電極と接続される。このことにより、表面電極１４および裏面電極１５の表面はメッキ膜１９が被着される。また、メッキ線１８により裏面電極１５は接続され、更にビアホール１６により各々の裏面電極１５と表面電極１４とは接続されている。従って、１つのメッキ線１８を導通させることにより、全ての裏面電極１５および表面電極１４のメッキ処理を行うことができる。
次に、図５を参照して、メッキ線１８を分断することにより個々の電極を電気的に分離する。
ここでは、メッキ線１８は、縦方向および横方向に裏面電極１５を接続している。従って、各列および各行の間隙のダイシングライン２０に沿って、ダイシンググレード２１を用いてメッキ膜１９の分断を行う。このことにより、個々の裏面電極１５は電気的に分離される。また、メッキ線１８が縦方向のみに裏面電極１５を接続している場合は、横方向にダイシングを行うことにより、各裏面電極１５の電気的分離が行える。
次に、図６を参照して、実装基板１１に回路素子１２を固着して電極と回路素子１２とを電気的に接続し、回路素子１２が被覆されるように封止樹脂１７を形成する。前述したように、メッキ膜１９は電気メッキにより被着されているので、金属細線１３のワイヤボンディングは良好に行うことができる。
上記の説明では、本発明に斯かる実装基板の製造方法および回路装置の製造方法について説明を行ったが、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。即ち、電解メッキを行う工程で、所望の箇所のみにメッキ膜１９が形成されるように、メッキレジストを用いることも可能である。また、各メッキ線１８の分断を、封止樹脂１７を形成した後に行うことも可能である。
本発明の実装基板の製造方法および回路装置の製造方法によれば、電解メッキの工程に於いて、隣接する裏面電極１５同士をメッキ線１８で電気的に接続することにより、裏面電極１５の間に引き回されたメッキ線を排除して各裏面電極１５間の間隔を狭くすることができる。従って、各裏面電極１５の間隔が０．５以下であっても、回路素子１２を取り囲むように３列以上の配列を構成することが可能となり、半導体素子の多ピン化に追従した回路装置１０を提供することができる。また、電気メッキの工程が終了した後に、ダイシング等によりメッキ線１８は分断される。
１０ 回路装置
１１ 実装基板
１２ 回路素子
１３ 金属細線
１４ 電極
１５ 裏面電極
１６ ビアホール
１７ 封止樹脂

Claims (4)

  1. 樹脂を主材料とする実装基板であり、
    回路素子が実装される前記実装基板の表面に設けられた表面電極と、
    前記実装基板の裏面に設けられ、前記実装基板の中央付近から周辺部付近にかけて方形状に複数の列で配列されると共に、前記回路素子が実装される領域を囲む様に配置された裏面電極と、
    前記表面電極と前記裏面電極とを電気的に接続する貫通部と、
    前記複数の列で配列された裏面電極のうち、前記実装基板の内側で隣合う裏面電極同士の間に配置され、前記実装基板の裏面のみに配置された第１のメッキ線と、
    外側に位置する裏面電極から外側に延在するように、前記実装基板の裏面のみに配置された第２のメッキ線と、
    前記実装基板の裏面のみに配置された前記第１のメッキ線、前記第２のメッキ線および前記貫通部を介し、前記表面電極および前記裏面電極に設けられた電解メッキ膜とを有し、
    前記隣合う裏面電極を接続する前記第１のメッキ線は、前記隣合う裏面電極の間で分断されている事を特徴とした実装基板。
  2. 前記表面電極のメッキ膜と、前記裏面電極のメッキ膜は、同一材料から成り、Ａｕ、Ａｇ、Ｐｄ、ＮｉまたはＣｒが採用されている請求項１に記載の実装基板。
  3. 前記実装基板は、ガラスエポキシから成る請求項１または請求項２に記載の実装基板。
  4. 請求項１から請求項３のいずれかに記載の前記実装基板の表側に固着され、前記表面電極と電気的に接続された半導体素子を有する半導体装置。
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JP2001358257A (ja) * 2000-06-16 2001-12-26 Toppan Printing Co Ltd 半導体装置用基板の製造方法
JP3721299B2 (ja) * 2000-08-03 2005-11-30 新光電気工業株式会社 半導体パッケージの製造方法
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法

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