JP2017108172A - 半導体装置 - Google Patents

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Shuichi Sawamoto
修一 澤本
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嵩司 岩部
勝大 高尾
Katsuhiro Takao
勝大 高尾
盟人 平井
Akihito Hirai
盟人 平井
讓一 齊藤
Joichi Saito
讓一 齊藤
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Abstract

【課題】信号端子の端面にノイズ干渉が生じるのを抑制する。
【解決手段】半導体装置1は、アイランド11、半導体チップ31、導電性接続部材32、信号端子12、および信号端子の外周側に配置された接地用端子20を、アイランド11の下面、信号端子12の下面および接地用端子20の下面を外部に露出して封止する封止樹脂41と、封止樹脂41の外周側面41aおよび上面41b、および接地用端子20の少なくとも一部に膜付けされたシールド金属膜51とを備える。
【選択図】図1

Description

本発明は、半導体装置およびその製造方法に関する。
携帯電話、スマートフォン等のモバイル電子機器は、小型化、薄型化、高機能化に伴い、部品やデバイスの高密度実装が要求される。このため、デバイス相互の電磁ノイズの影響による誤動作が引き起こされている。電子機器にノイズシールド構造を採用すると、電子機器が高背化する。このため、部品レベル、換言すれば、半導体装置にシールド機能を持たせた製造方法が知られている。
そのような半導体装置の製造方法の一例を下記に示す。
リードフレームに、信号用端子、接地用端子および半導体チップが搭載されるマウント部を形成する。信号用端子と接地用端子とはマウント部の周囲を囲んで1つずつ交互に配置されている。信号用端子は接地用端子より薄く形成される。マウント部に半導体チップを搭載し、半導体チップの電極と信号用端子とをボンディングワイヤにより接続し、封止樹脂により封止する。ダイシングにより封止樹脂の信号用端子および接地用端子に対応する部分を除去する。ダイシングは、接地端子上の封止樹脂はすべて除去され、信号用端子上には封止樹脂が残留するように行う。そして、封止樹脂の全面に導電ペーストを形成する。
導電ペーストは、接地用端子とは電気的に接続される。しかし、信号用端子は接地用端子より薄く形成されているため、導電ペーストと信号端子とは絶縁される。この後、リードフレームの信号用端子および接地用端子を、導電ペーストの外面で切断する(例えば、特許文献1参照)。
特開2014−183142号公報
特許文献1の半導体装置では、信号端子の外周側の端面は、導電ペーストの外部に露出されている。このため、信号端子を介してノイズ干渉が生じる可能性がある。
本発明の半導体装置は、単層もしくは複数の異なる金属層からなる金属膜により形成されたアイランドと、前記アイランドの上面に設けられ、相対向する一対の側部を有する半導体チップと、少なくとも前記半導体チップの一対の前記側部の外周側に配置された、単層もしくは複数の異なる金属層からなる金属膜により形成された複数の信号端子と、前記信号端子の外周側に配置された、単層もしくは複数の異なる金属層からなる金属膜により形成された接地用端子と、前記半導体チップの電極と前記各信号端子とを電気的に接続する導電性接続部材と、前記アイランド、前記半導体チップ、前記導電性接続部材、前記信号端子、前記接地用端子を、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出して封止する封止樹脂と、前記封止樹脂の外周側面および上面、および前記接地用端子の一部に膜付けされたシールド金属膜とを備える。
本発明の半導体装置の製造方法は、ベース部材の上面に、アイランド、信号端子および前記信号端子の外周側に配置された接地用端子が形成され、前記アイランドの上面に半導体チップが搭載され、前記半導体チップの電極と前記信号端子とが導電性接続部材により電気的に接続された電子部品構成体を形成し、前記電子部品構成体を封止樹脂で封止し、前記接地用端子の少なくとも一部に対応する部分の前記封止樹脂を除去すると共に、前記接地用端子の少なくとも一部を外部に露出し、前記封止樹脂の外周側面および前記接地用端子の前記一部にシールド金属膜を膜付けし、前記ベース部材を、前記アイランド、前記信号端子、前記接地用端子および前記封止樹脂から剥離する。
本発明によれば、信号端子の周囲がシールド金属膜により覆われるので、信号端子の端面にノイズ干渉が生じるのを抑制することができる。
本発明の半導体装置の第1の実施形態を示し、(a)は、半導体装置を下面から観た平面図であり、(b)は、(a)のIb−Ib線断面図である。 図1に図示された半導体装置の製造方法を説明するための図であり、最初の工程を示す断面図である。 図2に続く工程を説明するための断面図である。 図3に続く工程を説明するための断面図である。 本発明の半導体装置の他の製造方法を説明するための図であり、最初の工程を示す断面図である。 図5に続く工程を説明するための断面図である。 図6に続く工程を説明するための断面図である。 図7に続く工程を説明するための断面図である。 本発明の半導体装置の第2の実施形態を示し、(a)は、半導体装置を下面から観た平面図であり、(b)は、(a)のIXb−IXb線断面図である。 本発明の半導体装置の第3の実施形態を示し、(a)は、半導体装置を下面から観た平面図であり、(b)は、(a)のXb−Xb線断面図である。 本発明の半導体装置の第4の実施形態を示し、(a)は、半導体装置を下面から観た平面図であり、(b)は、(a)のXIb−XIb線断面図である。 本発明の半導体装置の第5の実施形態を示し、(a)は、半導体装置を下面から観た平面図であり、(b)は、(a)のXIIb−XIIb線断面図である。 本発明の半導体装置の第6の実施形態を示し、(a)は、半導体装置を下面から観た平面図であり、(b)は、(a)のXIIIb−VXIIIb線断面図である。
−第1の実施形態−
[半導体装置]
図1を参照して、本発明の半導体装置1の第1の実施形態を説明する。
図1(a)は、半導体装置1を下面から観た平面図であり、図1(b)は、図1(a)のIb−Ib線断面図である。
図1に示された半導体装置1は、QFN(Quad Flat-pack No-Leaded)といわれる半導体装置に本発明を適用したものである。
半導体装置1は、アイランド11と、複数の信号端子12と、接地用端子20と、半導体チップ31と、ボンディングワイヤ32と、封止樹脂41と、シールド金属膜51とを備えている。
アイランド11、信号端子12および接地用端子20とは、金属箔、ペーストもしくはめっきにより形成された金属膜である。金属としては、金、銀、パラジウム、ニッケル、銅、コバルト等の金属を用いることができる。信号端子12と接地用端子20とは、異なる金属を積層して形成してもよい。つまり、アイランド11、信号端子12および接地用端子20は、単層もしくは複数の異なる金属層からなる金属膜により形成されている。金属膜を複数の異なる金属層で形成する構造の場合、最下層を金とすると、半導体装置1を回路基板にリフロー等により半田付けする際、接合性を良好にすることができる。
半導体チップ31は、矩形形状を有しており、上面31aには、四つの側辺に沿って、それぞれ、複数の電極が配列されている。半導体チップ31は、該半導体チップ31より少し大きい矩形形状のアイランド11の上面にダイボンドされる。信号端子12は、半導体チップ31の四つの側辺の外周に沿って配列されている。半導体チップ31の各電極は、信号端子12に、導電性接続部材であるボンディングワイヤ32により電気的に接続されている。なお、信号端子12は、矩形形状として例示しているが、円形または他の形状であってもよい。
接地用端子20は、信号端子12の外周側に、すべての信号端子12を囲む環状に形成されている。接地用端子20は、肉厚の内周部21と、内周部21より厚さが薄い外周部22とを有し、段状に形成されている。すなわち、内周部21と外周部22との境界には、段部23が形成されている。内周部21の厚さは、信号端子12の厚さと、ほぼ同一である。外周部22は、連続する環状形状とはされていない。外周部22は、図1(a)に図示されるように、内周部21の外周に沿って、所定の間隔をあけて設けられている。つまり、外周部では、離間部24が形成されるように配列されている。
半導体チップ31、ボンディングワイヤ32、アイランド11、信号端子12および接地用端子20の内周部21は、封止樹脂41により封止されている。但し、アイランド11、信号端子12および接地用端子20の各下面は、外部に露出している。封止樹脂41としては、例えば、熱硬化型のエポキシ系樹脂を用いることができる。
アイランド11、信号端子12および接地用端子20の各下面は、封止樹脂41の下面と、ほぼ同一面となっている。封止樹脂41の外周側面41aは、接地用端子20の段部23、すなわち内周部21における外周部22との境界側の側面と面一になっている。また、封止樹脂41は、下部側において、外周部22の離間部24内に充填されている。外周部22の離間部24内に充填された封止樹脂41の厚さは、外周部22の厚さと同一である。
封止樹脂41の外周側面41aおよび上面41bには、シールド金属膜51が膜付けされている。シールド金属膜51は、蒸着やスパッタおよび無電解めっきにより形成される。一例として、蒸着やスパッタにより薄い金属膜を形成した後、電解または無電解めっきにより厚い金属膜を積層する。蒸着やスパッタによる金属層をシードとすることにより、無電解めっき処理を効率よく行うことができる。
シールド金属膜51は、接地用端子20の段部23、すなわち内周部21における外周部22との境界側の側面にも形成される。このため、シールド金属膜51と接地用端子20との接合強度を大きくし、電気的接続の信頼性を高めることができる。
[半導体装置の製造方法1]
図2〜図4を参照して、図1に図示された第1の半導体装置の製造方法の一例を説明する。
図2に図示されるように、薄板状のベース部材71上に、複数の電子部品構成体10を隣接して形成する。
ベース部材71は、例えば、ステンレス板等用いることができる。電子部品構成体10は、図1に図示された半導体装置1におけるシールド金属膜51を有していない。電子部品構成体10は、アイランド11と、複数の信号端子12と、接地用端子20aと、半導体チップ31と、ボンディングワイヤ32と、封止樹脂41とを備えている。接地用端子20aは、隣接する電子部品構成体10の接地用端子20と一体化された幅広に形成されている。また、接地用端子20aは、全体が図1に図示された内周部21と同一の厚さに形成されている。なお、ベース部材71には、多数の電子部品構成体10を隣接して形成するが、以下では、理解を簡潔にするために、2つの電子部品構成体10を形成することとして説明する。
電子部品構成体10の形成方法は、以下の通りである。
なお、接地用端子20aは、全体が同じ厚さを有するが、外周側には、図1に示す離間部24を有する形状に形成する。
次に、アイランド11上に半導体チップ31をダイボンドする。そして、半導体チップ31の上面31aに形成された電極(図示せず)と各信号端子12とをボンディングワイヤ32により電気的に接続する。
この後、モールド成型により、封止樹脂41を形成する。封止樹脂41は、半導体チップ31、ボンディングワイヤ32、アイランド11、信号端子12および接地用端子20aを封止する。封止樹脂41は、隣接する2つの電子部品構成体10に対して連続されるように、つまり一体化されるように形成する。換言すれば、封止樹脂41は、電子部品構成体10間の接地用端子20a上を跨いで、2つの電子部品構成体10に連続して形成する。
ベース部材71上に、封止樹脂41が一体的に連続して形成された複数の電子部品構成体10を形成した後、図2に示されるように、ダイシングブレード72を用いて、接地用端子20a上の封止樹脂41を切断する。これにより、封止樹脂41は、電子部品構成体10毎に分離される。また、ダイシングブレード72をさらに下方に移動して、接地用端子20aをハーフカットする。つまり、接地用端子20aの幅方向における中央部の上部側を除去する。なお、図2では、中央部の接地用端子20aをハーフカットする状態を示しているが、左右両端側の接地用端子20aもハーフカットする。つまり、ダイシングブレード72を、前後方向および左右方向に移動して、矩形枠状に形成された接地用端子20aの幅方向の中央部をハーフカットする。接地用端子20aをハーフカットすることにより、内周部21と、内周部21よりも厚さが薄い外周部22とが形成される。また、内周部21における外周部22との境界部には、段部23が形成される。
接地用端子20aをハーフカットして外周部22を形成する際、外周部22の離間部24(図1参照)に充填された封止樹脂41は、外周部22と同じ厚さとなる。
次に、図3に示すように、各電子部品構成体10の封止樹脂41の外周側面41aおよび上面41bにシールド金属膜51を膜付けする。シールド金属膜51は、蒸着またはスパッタにより薄膜を形成した後、無電解めっきによる厚膜を形成する方法を用いることができる。シールド金属膜51は、封止樹脂41の外周側面41aおよび上面41bに直接めっきを施して形成するようにしてもよい。蒸着やスパッタによる薄膜の厚さは、例えば、0.1〜5.0μm程度とする。無電解めっきによる厚膜の厚さは、0.1〜20μm程度とする。
シールド金属膜51は、接地用端子20aの段部23、すなわち内周部21における外周部22との境界側の側面にも形成される。また、シールド金属膜51は、接地用端子20aの外周部22の上面にも形成される。このため、シールド金属膜51の接地用端子20aとの接合強度を大きくすることができる。
そして、図4に示すように、ベース部材71を剥離する。この後、ダイシングブレード73により、接地用端子20aを外周部22の中央部で切断する。この接地用端子20aの切断も、矩形枠状に形成された接地用端子20aの4つの側辺において行う。接地用端子20aの全周を切断することにより各電子部品構成体10が分離され、図1に図示された半導体装置1が複数個、得られる。
上記第1の実施形態1の半導体装置1によれば、下記の効果を奏する。
(1)半導体チップ31の電極に接続される複数の信号端子12の外周側に接地用端子20を配置した。信号端子12および接地用端子20を、その下面を除いて封止樹脂41により封止した。そして、封止樹脂41の外周側面41aおよび上面41bにシールド金属膜51を形成した。この構造では、信号端子12の外周側の端面は、シールド金属膜51により覆われる。このため、信号端子12にノイズ干渉が生じるのを抑制することができる。
(2)アイランド11、信号端子12および接地用端子20を電鋳により形成した。このため、各端子の厚さが薄くなり、半導体装置1の低背化を図ることができる。
(3)シールド金属膜51を、封止樹脂41に、蒸着、スパッタ、無電解めっき等による膜付けにより形成した。このため、シールド金属膜51の厚さが薄くなり、半導体装置1の低背化を図ることができる。
(4)接地用端子20は、内周部21と、この内周部21よりも厚さが薄い外周部22とを有し、内周部21と外周部22との境界に段部23が形成された構造とした。このため、シールド金属膜51を、接地用端子20の段部23にも膜付けすることができ、シールド金属膜51と接地用端子20との接合強度を大きくし、電気的接続の信頼性を高めることができる。
(5)接地用端子20の外周部22を、連続する環状形状とせず、離間部24が形成されるように所定の間隔を存して配列された構造とした。このため、図2に示されるように、接地用端子20aをハーフカットして厚さが薄い外周部22を形成する際、接地用端子20aに懸かる負荷を低減することができる。これにより、外周部22を形成する際、接地用端子20aの劣化や破損を抑制することができる。
(6)半導体装置1の製造方法において、半導体チップ31等を封止樹脂41により封止した後、封止樹脂41を切断して、接地用端子20aをハーフカットするようにした。つまり、接地用端子20aの外周部22の厚さを薄くするための工程を、封止樹脂41を電子部品構成体10毎に分離する工程と同時に行うことができる。このため、接地用端子20aの厚さを薄くして外周部22を形成した後、封止樹脂41で封止する方法に比し、作業の効率を向上することができる。
[半導体装置の製造方法2]
なお、半導体装置1の製造方法として他の製造方法を用いることができる。図5〜図8を参照して、第2の半導体装置の製造方法の一例を説明する。以下に説明する方法は、接地用端子20に厚さが薄い外周部22を形成しない構造の場合に、好適な製造方法である。
第1の製造方法の場合と同様に、ステンレス板等のベース部材71上に、複数の電子部品構成体10を作製し、モールド成型により、すべての電子部品構成体10を封止樹脂41で封止する。この状態を図5に示す。
図5の状態で、封止樹脂41により封止された電子部品構成体10を、ベース部材71から剥離する。そして、封止樹脂41により封止された電子部品構成体10を、第2のベース部材であるダイシングテープ81上に固着する。ダイシングテープ81は、標準UV照射タイプまたはめっき対応タイプである。この状態で、ダイシングブレード72を用いて、接地用端子20a上の封止樹脂41を切断する。これにより、封止樹脂41は、電子部品構成体10毎に分離される。封止樹脂41と共に電子部品構成体10毎に分離するこの工程は、第1の製造方法の場合と異なり、ダイシングテープ72の上面側をダイシングブレード72により除去するように行う。これにより、ダイシングテープ72の上面側にはダイシングブレード72により除去されて溝部82が形成される。従って、接地用端子20aは、外周部22が切除され、内周部21のみの接地用端子20となる。この状態を図6に示す。
次に、図7に示すように、第1の製造方法の場合と同様に、各電子部品構成体10の封止樹脂41の外周側面41aおよび上面41bにシールド金属膜51を膜付けする。
そして、図8に図示されるように、封止樹脂41にシールド金属膜51が形成された電子部品構成体10を、ダイシングブレード72からピックアップする。この状態を図8に示す。
半導体装置の第2の製造方法は、第1の製造方法に比し、封止樹脂41により封止された電子部品構成体10を、ステンレス板等のベース部材71から、第2のベース部材であるダイシングテープ72上に移す工程が余計となる。しかし、ダイシングブレード72を用いて、接地用端子20a上の封止樹脂41を切断する工程では、ダイシングテープ72の上面側をダイシングブレード72により切除するだけでよい。このため、ダイシングブレード72の高さ位置の調整に精度が必要でなく、大変、能率的に行うことが可能となる。
−第2の実施形態−
図9は、本発明の半導体装置の第2の実施形態を示し、図9(a)は、半導体装置を下面から観た平面図であり、図9(b)は、図9(a)のIXb−IXb線断面図である。
図9に図示された半導体装置1では、接地用端子20の外周部22は、連続する環状形状を有している。換言すれば、第2の実施形態の半導体装置1では、接地用端子20の外周部22は、連続する環状に形成され、図1に図示された第1の実施形態1における離間部24を有していない。
接地用端子20をハーフカットして厚さが薄い外周部22を形成する際、接地用端子20の劣化や破損が生じないようであれば、第2の実施形態の構造としても差し支えない。
第2の実施形態における他の構成は、第1の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。第2の実施形態の半導体装置1も、第1の実施形態と同様に作製することができる。
従って、第2の実施形態においても、第1の実施形態の効果(1)〜(4)、(6)を奏することができる。また、第2の実施形態によれば、信号端子12におけるノイズ干渉の抑制効果を一層高めることができる。
−第3の実施形態−
図10は、本発明の半導体装置の第3の実施形態を示し、図10(a)は、半導体装置を下面から観た平面図であり、図10(b)は、図10(a)のXb−Xb線断面図である。
図10に図示された半導体装置1では、接地用端子20は、環状形状を有していない。接地用端子20は、信号端子12の外周側に複数個、離間して配置されている。
図10に図示された例では、接地用端子20は、信号端子12の左右一対の側辺側に、2つずつ配置され、前後一対の側辺側に1つずつ配置されている。
第3の実施形態における他の構成は、第1の実施形態と同様であり、対応する部材に同一の符号を付して、説明を省略する。また、第3の実施形態の半導体装置1も、第1の実施形態と同様に作製することができる。
第3の実施形態においても、各接地用端子20は、封止樹脂41の外周側面41aおよび上面41bに膜付けされたシールド金属膜51に接合される。これにより、信号端子12の外周側の端面は、シールド金属膜51により覆われている。従って、第3の実施形態においても、第1の実施形態の効果(1)〜(4)、(6)を奏することができる。
−第4の実施形態−
図11は、本発明の半導体装置の第4の実施形態を示し、図11(a)は、半導体装置を下面から観た平面図であり、図11(b)は、図11(a)のXIb−XIb線断面図である。
第4の実施形態は、第3の実施形態よりも、さらに、接地用端子20の数を低減した例を示す。
第4の実施形態の半導体装置1では、接地用端子20は、1つの対角線上に一対として配置された2つだけ形成されている。図10では、各接地用端子20の外周側の端面は、左右の側面に面して配置されている。しかし、各接地用端子20の外周側の端面は、前後の側面に面して配置するようにしてもよい。
第4の実施形態における他の構成は、第1の実施形態と同様であり、対応する部材に同一の符号を付して、説明を省略する。第4の実施形態の半導体装置1も、第1の実施形態と同様に作製することができる。
第4の実施形態においても、第1の実施形態の効果(1)〜(4)、(6)を奏することができる。
−第5の実施形態−
図12は、本発明の半導体装置の第5の実施形態を示し、図12(a)は、半導体装置を下面から観た平面図であり、図12(b)は、図12(a)のXIIb−XIIb線断面図である。
第5の実施形態の半導体装置1は、信号端子12が、半導体チップ31の外周に、二重の環状に配置されている構成を有する点で第4の実施形態と相違する。つまり、信号端子12は、内周側と外周側との2つの環状に形成されている外周側の信号端子12のいくつか(この実施形態では6つ)が、接地用端子20としての機能を有している。この構造では、外周側の信号端子12のうち余分となる、換言すれば、信号端子12として使用する必要が無いものを接地用端子20としての機能をもたせることができる。
第5の実施形態における他の構成は、第4の実施形態と同様であり、対応する部材に同一の符号を付して、説明を省略する。第5の実施形態の半導体装置1も、第1の実施形態と同様に作製することができる。
第5の実施形態においても、第4の実施形態の効果と同様な効果を奏することができる。
なお、図12では、信号端子12が、半導体チップ31の外周に二重の環状に配置されている構成として例示した。しかし、信号端子12は、半導体チップ31の外周に、三重以上の環状に配置されている構成とすることもできる。
−第6の実施形態−
図13は、本発明の半導体装置の第5の実施形態を示し、図13(a)は、半導体装置を下面から観た平面図であり、図13(b)は、図13(a)のXIIIb−XIIIb線断面図である。
図13に図示された半導体装置1Aは、DFN(Dual Flat-pack No-Leaded)といわれる半導体装置に本発明を適用したものである。
半導体装置1Aは、アイランド15と、複数の信号端子12と、接地用端子20と、半導体チップ35と、ボンディングワイヤ32と、封止樹脂41と、シールド金属膜51とを備えている。アイランド15は、円形形状を有している。半導体装置1Aは、DFP(Dual Flat Package)であり、電極(図示せず)は長辺側の一対の側辺のみに沿って、二列配列されている。半導体装置1Aは、円形のアイランド15にダイボンドされている。なお、半導体チップ35は、図13(a)において、二点鎖線で図示されている。
信号端子12は、半導体チップ35の長辺、すなわち、電極の配列方向に沿って、対向する側辺に二列、配列されている。信号端子12の列の一方の端部に接地用端子20が設けられている。
第6の実施形態の半導体装置1Aの他の構成は、第1〜第5の実施形態の半導体装置1と同様である。すなわち、接地用端子20は、内周部21、外周部22および段部23を有する。接地用端子20の段部23は、封止樹脂41の外周側面41aおよび上面41bに膜付けされたシールド金属膜51に接合されている。これにより、信号端子12の外周側の端面は、シールド金属膜51により覆われている。従って、第6の実施形態においても、第1の実施形態の効果(1)〜(4)、(6)を奏することができる。
なお、第1〜第5の実施形態の半導体装置1においても、QFNの半導体チップ31に替えてDFNの半導体チップ35を適用することができる。その場合、信号端子12は、半導体チップ35の電極の配列に沿って、二列に配列すればよい。
また、第1〜第6の実施形態を選択的に組み合わせることもできる。
上記各実施形態では、接地用端子20の段部23を、封止樹脂41の外周側面41aと面一にする構造として例示した。しかし、接地用端子20の段部23は、必ずしも封止樹脂41の外周側面41aと面一にする必要は無く、接地用端子20の段部23は、封止樹脂41の外周側面41aと段差が形成される位置に形成してもよい。但し、接地用端子20の段部23と封止樹脂41の外周側面41aとの間に段差を設ける構造とする場合、接地用端子20の段部23が封止樹脂41の外周側面41aよりも外周側になるようにすることが好ましい。このようにすれば、接地用端子20の段部23と封止樹脂41の外周側面41aとの段差部へのシールド金属膜51の膜付けが容易となるからである。
上記実施形態2〜6では、接地用端子20に段部23を設けた構造として例示した。しかし、実施形態2〜6においても、接地用端子20は、実施形態1の第2の製造方法において説明したように、段部23を有していない構造、すなわち、内周部21のみを有し、外周部22を有していない構造とすることができる。
上記半導体装置の製造方法では、ベース部材71上に、接地用端子20aおよび封止樹脂41が一体化された複数の電子部品構成体10を形成し、シールド金属膜51を形成後、接地用端子20aおよび封止樹脂41を切断して、個々の半導体装置1を得る方法として例示した。しかし、ベース部材71上に、接地用端子20aおよび封止樹脂41が相互に分離して形成された複数の電子部品構成体10を形成して、各電子部品構成体10にシールド金属膜51を形成するようにしてもよい。
第3〜第6の実施形態(図10〜図13)において、接地用端子20は、矩形形状として図示している。しかし、接地用端子20は、円形、楕円形、矩形以外の多角形状あるいは、これらの形状の組み合わせ等、他の形状とすることができる。
上記では、種々の実施の形態を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
1、1A 半導体装置
10 電子部品構成体
11、15 アイランド
12 信号端子
20、20a 接地用端子
21 内周部
22 外周部
23 段部
24 離間部
31、35 半導体チップ
32 ボンディングワイヤ(導電性接続部材)
41 封止樹脂
41a 外周側面
41b 上面
51 シールド金属膜
71 ベース部材

本発明は、半導体装置に関する。
本発明の半導体装置は、複数の異なる金属のめっき層により形成されたアイランドと、前記アイランドの上面に設けられ、相対向する一対の側部を有する半導体チップと、少なくとも前記半導体チップの一対の前記側部の外周側に配置された、複数の異なる金属のめっき層により形成された複数の信号端子と、前記信号端子の外周側に配置された、複数の異なる金属のめっき層により形成された接地用端子と、前記半導体チップの電極と前記各信号端子とを電気的に接続する導電性接続部材と、前記アイランド、前記半導体チップ、前記導電性接続部材、前記信号端子、前記接地用端子を、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出して封止する封止樹脂と、前記封止樹脂の外周側面および上面、および前記接地用端子の一部に膜付けされたシールド金属膜とを備え、前記封止樹脂の下面は、前記めっき層により形成された前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面とほぼ同一面とされ、外部に露出されている。

Claims (14)

  1. 単層もしくは複数の異なる金属層からなる金属膜により形成されたアイランドと、
    前記アイランドの上面に設けられ、相対向する一対の側部を有する半導体チップと、
    少なくとも前記半導体チップの一対の前記側部の外周側に配置された、単層もしくは複数の異なる金属層からなる金属膜により形成された複数の信号端子と、
    前記信号端子の外周側に配置された、単層もしくは複数の異なる金属層からなる金属膜により形成された接地用端子と、
    前記半導体チップの電極と前記各信号端子とを電気的に接続する導電性接続部材と、
    前記アイランド、前記半導体チップ、前記導電性接続部材、前記信号端子、前記接地用端子を、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出して封止する封止樹脂と、
    前記封止樹脂の外周側面および上面、および前記接地用端子の一部に膜付けされたシールド金属膜とを備える、半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記信号端子および前記接地用端子は、金属箔、ペーストまたはめっきにより形成されている、半導体装置。
  3. 請求項1または2に記載の半導体装置において、
    前記シールド金属膜は、蒸着、スパッタまたはめっきにより形成された少なくとも1層を有する、半導体装置。
  4. 請求項3項に記載の半導体装置において、前記シールド金属膜は、0.1〜20μmの厚さを有する、半導体装置。
  5. 請求項1乃至4のいずれか1項に記載の半導体装置において、
    前記半導体チップは矩形形状を有し、前記信号端子は、前記半導体チップの四辺に沿って配置され、前記接地用端子は、前記信号端子の前記外周側に前記信号端子を囲んで形成されている、半導体装置。
  6. 請求項1乃至5のいずれか1項に記載の半導体装置において、
    前記接地用端子は、内周部と、前記内周部よりも薄い外周部とを有する段状に形成され、前記シールド金属膜は、前記内周部における前記外周部との境界の段部の外周側面に接合されている、半導体装置。
  7. 請求項6に記載の半導体装置において、
    前記封止樹脂の前記外周側面は、前記接地用端子の前記段部の前記外周側面と面一である、半導体装置。
  8. 請求項6に記載の半導体装置において、
    前記接地用端子の前記外周部は、前記内周部に沿って離間して配列されている、半導体装置。
  9. 請求項8に記載の半導体装置において、
    前記接地用端子の前記外周部の離間した部分に、前記封止樹脂が記外周部と同じ厚さに充填されている、半導体装置。
  10. ベース部材の上面に、アイランド、信号端子および前記信号端子の外周側に配置された接地用端子が形成され、前記アイランドの上面に半導体チップが搭載され、前記半導体チップの電極と前記信号端子とが導電性接続部材により電気的に接続された電子部品構成体を形成し、
    前記電子部品構成体を封止樹脂で封止し、
    前記接地用端子の少なくとも一部に対応する部分の前記封止樹脂を除去すると共に、前記接地用端子の少なくとも一部を外部に露出し、
    前記封止樹脂の外周側面および前記接地用端子の前記一部にシールド金属膜を膜付けし、
    前記ベース部材を、前記アイランド、前記信号端子、前記接地用端子および前記封止樹脂から剥離する、半導体装置の製造方法。
  11. 請求項10に記載の半導体装置の製造方法において、
    前記アイランド、前記信号端子および前記接地用端子は、前記ベース部材に電鋳により形成する、半導体装置の製造方法。
  12. 請求項10または11に記載の半導体装置の製造方法において、
    前記接地用端子の少なくとも一部を外部に露出する工程は、前記接地用端子の上部側を除去して前記接地用端子に段部を形成する工程を含み、前記接地用端子の前記一部に前記シールド金属膜を膜付けする工程は、前記接地用端子の前記段部の少なくとも一部に前記シールド金属膜を膜付けする工程を含む、半導体装置の製造方法。
  13. 請求項10乃至12のいずれか1項に記載の半導体装置の製造方法において、
    前記ベース部材上に前記電子部品構成体を形成する工程は、前記ベース部材上に、複数の前記電子部品構成体を隣接して、かつ、一方の前記電子部品構成体の前記接地用端子と他方の前記電子部品構成体の前記接地用端子とを一体化して形成する工程を含み、
    前記ベース部材を剥離した後、一体化された前記接地用端子を切断して、一方の前記電子部品構成体の前記接地用端子と他方の前記電子部品構成体の前記接地用端子とに分離する工程をさらに備える、半導体装置の製造方法。
  14. 請求項10に記載の半導体装置の製造方法において、
    前記ベース部材を、前記アイランド、前記信号端子、前記接地用端子および前記封止樹脂から剥離する工程の後、前記アイランド、前記信号端子、前記接地用端子および前記シールド金属膜が膜付けされた前記封止樹脂をダイシングテープ状に搭載する工程をさらに備える、半導体装置の製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
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JP2012209317A (ja) * 2011-03-29 2012-10-25 Dainippon Printing Co Ltd 半導体装置および半導体装置の製造方法
JP2013197209A (ja) * 2012-03-16 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
JP2014183142A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 半導体装置、半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012209317A (ja) * 2011-03-29 2012-10-25 Dainippon Printing Co Ltd 半導体装置および半導体装置の製造方法
JP2013197209A (ja) * 2012-03-16 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
JP2014183142A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 半導体装置、半導体装置の製造方法

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