JP2012209317A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2012209317A JP2012209317A JP2011071961A JP2011071961A JP2012209317A JP 2012209317 A JP2012209317 A JP 2012209317A JP 2011071961 A JP2011071961 A JP 2011071961A JP 2011071961 A JP2011071961 A JP 2011071961A JP 2012209317 A JP2012209317 A JP 2012209317A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor element
- plating
- modification
- sealing resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 339
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims abstract description 10
- 238000007747 plating Methods 0.000 claims abstract description 163
- 229920005989 resin Polymers 0.000 claims abstract description 67
- 239000011347 resin Substances 0.000 claims abstract description 67
- 238000007789 sealing Methods 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims description 63
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 230000008642 heat stress Effects 0.000 abstract 2
- 230000004048 modification Effects 0.000 description 141
- 238000012986 modification Methods 0.000 description 141
- 238000010586 diagram Methods 0.000 description 23
- 230000008646 thermal stress Effects 0.000 description 19
- 229910000679 solder Inorganic materials 0.000 description 16
- 239000010931 gold Substances 0.000 description 14
- 239000010410 layer Substances 0.000 description 14
- 229910052709 silver Inorganic materials 0.000 description 9
- 229910052737 gold Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 7
- 239000003822 epoxy resin Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonia chloride Chemical compound [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 241000272168 Laridae Species 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 244000089486 Phragmites australis subsp australis Species 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 235000019270 ammonium chloride Nutrition 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
【解決手段】半導体装置20は、半導体素子21と、半導体素子21が載置された半導体素子用めっき部15と、半導体素子用めっき部15の周囲に、半導体素子用めっき部15と同一平面上に配置された複数のリード用めっき部16と、リード用めっき部16と半導体素子21とを電気的に接続するボンディングワイヤ22とを備えている。半導体素子用めっき部15、リード用めっき部16、半導体素子21およびボンディングワイヤ22は、封止樹脂部23により封止されている。各リード用めっき部16は、半導体素子用めっき部15の周囲において平面から見て1つの円周C1上に配置されている。
【選択図】図1
Description
まず、図1乃至図4により、本発明の一実施の形態による半導体装置の構成について説明する。図1乃至図4は、本発明の一実施の形態による半導体装置を示す図である。
次に、図1乃至図4に示す半導体装置20の製造方法について、図5(a)−(d)および図6(a)−(f)を用いて説明する。なお、以下においては、1枚の基板11を用いて複数の半導体装置20を製造する工程について説明するが、これに限らず、1枚の基板11を用いて1つの半導体装置20のみを製造することも可能である。
次にこのような構成からなる本実施の形態の作用について、図7を用いて説明する。図7は、本実施の形態による半導体装置が実装基板上に実装されている状態を示す断面図である。
次に、図8乃至図39により、本発明による半導体装置の各種変形例について説明する。図8乃至図39において、図1乃至図7に示す実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
図8および図9は、本実施の形態の一変形例による半導体装置20Aを示している。すなわち図8は、半導体装置20Aの平面図(図3に対応する図)であり、図9は、半導体装置20Aの裏面図(図4に対応する図)である。
図10および図11は、本実施の形態の一変形例による半導体装置20Bを示している。すなわち図10は、半導体装置20Bの平面図(図3に対応する図)であり、図11は、半導体装置20Bの裏面図(図4に対応する図)である。
図12乃至図14は、本実施の形態の一変形例による半導体装置20Cを示している。すなわち図12は、半導体装置20Cの断面図(図2に対応する図)であり、図13は、半導体装置20Cの平面図(図3に対応する図)であり、図14は、半導体装置20Cの裏面図(図4に対応する図)である。
図15および図16は、本実施の形態の一変形例による半導体装置20Dを示している。すなわち図15は、半導体装置20Dの平面図(図3に対応する図)であり、図16は、半導体装置20Dの裏面図(図4に対応する図)である。
図17および図18は、本実施の形態の一変形例による半導体装置20Eを示している。すなわち図17は、半導体装置20Eの平面図(図3に対応する図)であり、図18は、半導体装置20Eの裏面図(図4に対応する図)である。
図19乃至図21は、本実施の形態の一変形例による半導体装置20Fを示している。すなわち図19は、半導体装置20Fの断面図(図2に対応する図)であり、図20は、半導体装置20Fの平面図(図3に対応する図)であり、図21は、半導体装置20Fの裏面図(図4に対応する図)である。
図22および図23は、本実施の形態の一変形例による半導体装置20Gを示している。すなわち図22は、半導体装置20Gの平面図(図3に対応する図)であり、図23は、半導体装置20Gの裏面図(図4に対応する図)である。
図24および図25は、本実施の形態の一変形例による半導体装置20Hを示している。すなわち図24は、半導体装置20Hの平面図(図3に対応する図)であり、図25は、半導体装置20Hの裏面図(図4に対応する図)である。
図26および図27は、本実施の形態の一変形例による半導体装置20Iを示している。すなわち図26は、半導体装置20Iの平面図(図3に対応する図)であり、図27は、半導体装置20Iの裏面図(図4に対応する図)である。
図28は、本実施の形態の一変形例による半導体装置20Jを示している。すなわち図28は、半導体装置20Jの断面図(図2に対応する図)である。
図29は、本実施の形態の一変形例による半導体装置20Kを示している。すなわち図29は、半導体装置20Kの断面図(図2に対応する図)である。
図30は、本実施の形態の一変形例による半導体装置20Lを示している。すなわち図30は、半導体装置20Lの断面図(図2に対応する図)である。
図31は、本実施の形態の一変形例による半導体装置20Mを示している。図31は、半導体装置20Mの断面図(図2に対応する図)である。
図32および図33は、本実施の形態の一変形例による半導体装置20Nを示している。すなわち図32は、半導体装置20Nの平面図(図3に対応する図)であり、図33は、半導体装置20Nの裏面図(図4に対応する図)である。
図34および図35は、本実施の形態の一変形例による半導体装置20Pを示している。すなわち図34は、半導体装置20Pの平面図(図3に対応する図)であり、図35は、半導体装置20Pの裏面図(図4に対応する図)である。
図36および図37は、本実施の形態の一変形例による半導体装置20Qを示している。すなわち図36は、半導体装置20Qの平面図(図3に対応する図)であり、図37は、半導体装置20Qの裏面図(図4に対応する図)である。
図38および図39は、本実施の形態の一変形例による半導体装置20Rを示している。すなわち図38は、半導体装置20Rの平面図(図3に対応する図)であり、図39は、半導体装置20Rの断面図(図2に対応する図)である。
16 リード用めっき部
17 内部端子
18 外部端子
20、20A〜20R 半導体装置
21 半導体素子
22 ボンディングワイヤ(導電部)
23 封止樹脂部
45 実装基板
Claims (11)
- 半導体装置において、
半導体素子と、
半導体素子が載置された半導体素子用めっき部と、
半導体素子用めっき部の周囲に、半導体素子用めっき部と同一平面上に配置された複数のリード用めっき部と、
リード用めっき部と半導体素子とを電気的に接続する導電部と、
半導体素子用めっき部、リード用めっき部、半導体素子および導電部を封止する封止樹脂部とを備え、
各リード用めっき部は、半導体素子用めっき部の周囲において平面から見て少なくとも1つの円周上に配置されていることを特徴とする半導体装置。 - 各リード用めっき部は、平面から見て複数の円周のうちいずれかの円周上に配置されていることを特徴とする請求項1記載の半導体装置。
- 封止樹脂部は、直方体形状を有していることを特徴とする請求項1または2記載の半導体装置。
- 封止樹脂部は、円柱形状を有していることを特徴とする請求項1または2記載の半導体装置。
- 封止樹脂部の断面形状は、台形形状を有していることを特徴とする請求項1または2記載の半導体装置。
- 封止樹脂部の角部に、各リード用めっき部より面積が広く、かつ半導体素子用めっき部側に向けて徐々に先細となる外部端子が配置されていることを特徴とする請求項1乃至5のいずれか一項記載の半導体装置。
- 外部端子は、封止樹脂部の角部側から各リード用めっき部が配置された円周上まで延びていることを特徴とする請求項6記載の半導体装置。
- 封止樹脂部は、半導体素子および半導体素子周囲に設けられた中央領域と、中央領域周縁に位置する周縁領域とを有し、中央領域の厚みは、周縁領域の厚みより厚いことを特徴とする請求項1乃至7のいずれか一項記載の半導体装置。
- 封止樹脂部の中央領域は、截頭円錐形状からなることを特徴とする請求項8記載の半導体装置。
- 少なくとも1つのリード用めっき部の上面に、他の半導体装置の裏面に接続可能な外部突出端子が形成されていることを特徴とする請求項1乃至9のいずれか一項記載の半導体装置。
- 半導体装置の製造方法において、
基板を準備する工程と、
基板にめっきを施すことにより、基板上に、半導体素子用めっき部と、半導体素子用めっき部周囲に配置され、平面から見て少なくとも1つの円周上に配置されるリード用めっき部とを形成する工程と、
基板上の半導体素子用めっき部に、半導体素子を載置する工程と、
半導体素子と基板上のリード用めっき部とを、導電部により接続する工程と、
半導体素子用めっき部、リード用めっき部、半導体素子、および導電部を封止樹脂部により封止する工程と、
基板を封止樹脂部から除去する工程とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011071961A JP5699331B2 (ja) | 2011-03-29 | 2011-03-29 | 半導体装置および半導体装置の製造方法 |
US13/230,128 US9263374B2 (en) | 2010-09-28 | 2011-09-12 | Semiconductor device and manufacturing method therefor |
CN2011102995699A CN102420198A (zh) | 2010-09-28 | 2011-09-28 | 半导体器件以及半导体器件的制造方法 |
CN201510617413.9A CN105206586B (zh) | 2010-09-28 | 2011-09-28 | 半导体器件以及半导体器件的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011071961A JP5699331B2 (ja) | 2011-03-29 | 2011-03-29 | 半導体装置および半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015021512A Division JP2015092635A (ja) | 2015-02-05 | 2015-02-05 | 半導体装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012209317A true JP2012209317A (ja) | 2012-10-25 |
JP5699331B2 JP5699331B2 (ja) | 2015-04-08 |
Family
ID=47188841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011071961A Active JP5699331B2 (ja) | 2010-09-28 | 2011-03-29 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5699331B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016084768A1 (ja) * | 2014-11-27 | 2016-06-02 | 国立研究開発法人産業技術総合研究所 | 表面実装型パッケージおよびその製造方法 |
JP2017108172A (ja) * | 2017-03-02 | 2017-06-15 | アオイ電子株式会社 | 半導体装置 |
US10854560B2 (en) | 2015-07-07 | 2020-12-01 | Aoi Electronics Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4549036A (en) * | 1984-07-23 | 1985-10-22 | Reichbach Morris M | Circular integrated circuit package |
JPH11354675A (ja) * | 1998-06-09 | 1999-12-24 | Sony Corp | 半導体装置 |
JP2000208665A (ja) * | 1999-01-13 | 2000-07-28 | Pfu Ltd | 小型半導体装置および小型半導体装置の実装構造 |
JP2003258009A (ja) * | 2002-03-05 | 2003-09-12 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2006294656A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2006344898A (ja) * | 2005-06-10 | 2006-12-21 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2007142124A (ja) * | 2005-11-18 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2009141274A (ja) * | 2007-12-10 | 2009-06-25 | Dainippon Printing Co Ltd | 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法 |
-
2011
- 2011-03-29 JP JP2011071961A patent/JP5699331B2/ja active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4549036A (en) * | 1984-07-23 | 1985-10-22 | Reichbach Morris M | Circular integrated circuit package |
JPH11354675A (ja) * | 1998-06-09 | 1999-12-24 | Sony Corp | 半導体装置 |
JP2000208665A (ja) * | 1999-01-13 | 2000-07-28 | Pfu Ltd | 小型半導体装置および小型半導体装置の実装構造 |
JP2003258009A (ja) * | 2002-03-05 | 2003-09-12 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2006294656A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2006344898A (ja) * | 2005-06-10 | 2006-12-21 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2007142124A (ja) * | 2005-11-18 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2009141274A (ja) * | 2007-12-10 | 2009-06-25 | Dainippon Printing Co Ltd | 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016084768A1 (ja) * | 2014-11-27 | 2016-06-02 | 国立研究開発法人産業技術総合研究所 | 表面実装型パッケージおよびその製造方法 |
JPWO2016084768A1 (ja) * | 2014-11-27 | 2017-09-21 | 国立研究開発法人産業技術総合研究所 | 表面実装型パッケージおよびその製造方法 |
US10163819B2 (en) | 2014-11-27 | 2018-12-25 | National Institute Of Advanced Industrial Science And Technology | Surface mount package and manufacturing method thereof |
US10854560B2 (en) | 2015-07-07 | 2020-12-01 | Aoi Electronics Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
US10854557B2 (en) | 2015-07-07 | 2020-12-01 | Aoi Electronics Co., Ltd. | Semiconductor device packaging with metallic shielding layer |
JP2017108172A (ja) * | 2017-03-02 | 2017-06-15 | アオイ電子株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP5699331B2 (ja) | 2015-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7679172B2 (en) | Semiconductor package without chip carrier and fabrication method thereof | |
US7851894B1 (en) | System and method for shielding of package on package (PoP) assemblies | |
US6667546B2 (en) | Ball grid array semiconductor package and substrate without power ring or ground ring | |
US8487424B2 (en) | Routable array metal integrated circuit package fabricated using partial etching process | |
US20170200671A1 (en) | Carrier-free semiconductor package and fabrication method | |
US20020030289A1 (en) | Wire arrayed chip size package and fabrication method thereof | |
US8304268B2 (en) | Fabrication method of semiconductor package structure | |
KR101605600B1 (ko) | 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 | |
JPH07183426A (ja) | 半導体装置及びその製造方法 | |
JP2006505126A (ja) | 光センサパッケージ | |
US20080160678A1 (en) | Method for fabricating semiconductor package | |
US20080105962A1 (en) | Chip package | |
US20080308951A1 (en) | Semiconductor package and fabrication method thereof | |
JP2009094434A (ja) | 半導体装置およびその製造方法 | |
JP3478139B2 (ja) | リードフレームの製造方法 | |
JP5699331B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5910909B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5776968B2 (ja) | 半導体装置および半導体装置の製造方法 | |
CN111199924B (zh) | 半导体封装结构及其制作方法 | |
JP2000299423A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
JP5772146B2 (ja) | 半導体装置および半導体装置の製造方法 | |
KR100192758B1 (ko) | 반도체패키지의 제조방법 및 구조 | |
JP2015092635A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2001127228A (ja) | ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法 | |
JP3916352B2 (ja) | ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140120 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141007 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141203 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150106 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150119 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5699331 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |