KR20050016130A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법

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KR20050016130A
KR20050016130A KR1020040061330A KR20040061330A KR20050016130A KR 20050016130 A KR20050016130 A KR 20050016130A KR 1020040061330 A KR1020040061330 A KR 1020040061330A KR 20040061330 A KR20040061330 A KR 20040061330A KR 20050016130 A KR20050016130 A KR 20050016130A
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아마노겐지
후지사와아쯔시
하세베하지메
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가부시끼가이샤 르네사스 테크놀로지
가부시키가이샤 루네사스키타니혼세미콘다쿠타
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Abstract

반도체 장치의 신뢰성을 향상한다. 반도체 칩을 탭 상에 탑재하고, 탭의 주위에 교대로 배치된 리드(4, 5)와 반도체 칩의 전극을 본딩 와이어를 개재하여 전기적으로 접속하여, 반도체 칩 및 본딩 와이어를 밀봉하는 밀봉 수지부(2)를 형성한 QFN 패키지 형태의 반도체 장치에서, 밀봉 수지부(2)의 이면(2a)에서는 리드(4)의 하부 노출면(4b)이 밀봉 수지부(2)의 이면(2a)의 외주부에서 노출되고 또한 리드(5)의 하부 노출면이 리드(4)의 하부 노출면(4b)보다도 내부측에서 노출되어 외부 단자를 형성하고, 밀봉 수지부(2)의 절단면(2b)에서는 리드(4, 5)의 절단면(4c, 5c)이 노출되고, 밀봉 수지부(2)의 절단면(2b) 근방에서는 리드(4, 5)의 상부 노출면(4d, 5d)이 밀봉 수지부(2)로부터 노출되어 있고, 리드(4)의 상부 노출면(4d)의 폭은 리드(4)의 하부 노출면(4b)의 폭보다도 작다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히 QFN (Quad Flat Non leaded package) 패키지 형태의 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
리드프레임의 다이 패드부(탭) 상에 반도체 칩을 탑재하고, 리드프레임의 리드부와 반도체 칩의 표면의 전극을 와이어 본딩한 후, 수지 밀봉을 행하고, 각 개편으로 절단하여 QFN(Quad Flat Non leaded package) 패키지 형태의 반도체 장치가 제조된다. QFN 패키지 형태의 반도체 장치의 실장면에서는, 리드프레임의 리드부의 일부가, 외부 단자로서 밀봉 수지로부터 노출되어 있다.
일본 특개 2001-24133호 공보에는, 금속판으로 이루어지는 프레임 틀 내에 반도체 소자를 탑재하는 다이 패드부와, 말단에서 프레임 틀과 접속하고, 선단부에서 다이 패드부를 지지하는 현수 리드부와, 그 선단부가 다이 패드부에 대향하고, 말단부가 프레임 틀과 접속하여 배치된 랜드리드부와 리드부로 이루어지고, 랜드리드부와 리드부는 각각의 저면에서 외부 단자를 구성하고, 다이 패드부는, 그 대략 중앙 부분에 개구부를 갖고, 개구부 영역 내에 상방으로 돌출한 반도체 소자를 저면에 지지하는 복수의 지지부와, 복수의 지지부를 상호 연결하는 연결부를 갖는 리드프레임이 기재되어 있다(특허 문헌1 참조).
<특허 문헌1>
일본 특개2001-24133호 공보
최근, 반도체 패키지 형태의 반도체 장치의 신뢰성 향상에 대한 요구가 높아지고 있다. 예를 들면, QFN 패키지 형태의 반도체 장치에서는, 소형화나 다단자화에 따른 리드의 간격이 좁게 되어, 리드 사이에 쇼트가 발생하기 쉽게 되어 있다. 본 발명자의 검토에 따르면, 리드의 상면의 밀봉 수지로부터 노출된 부분 사이에서 쇼트가 발생하기 쉬운 것을 알 수 있었다. 또한, 반도체 패키지 형태의 반도체 장치를 기판에 실장했을 때에, 주변 환경의 온도 변화에 의해 기판이나 반도체 장치에 반복적인 휘어짐이 발생하면, 반도체 장치의 실장부가 기판으로부터 박리되는 경우가 있다. 이 때문에, 반도체 장치의 신뢰성이나 반도체 장치의 기판 실장의 신뢰성을 향상하는 것이 바람직하다.
본 발명의 목적은, 신뢰성을 향상할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면에서 분명해지게 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 장치는, 칩 탑재부에 탑재된 반도체 칩과, 칩 탑재부의 주위에 교대로 배치되고, 반도체 칩과 와이어를 개재하여 전기적으로 접속된 복수의 제1 리드부 및 복수의 제2 리드부와, 이들을 밀봉하는 밀봉 수지부를 갖고, 각 제1 리드부의 하면은 밀봉 수지부의 실장면의 주변 영역에서 노출되고, 각 제2 리드부의 하면은 제1 리드부보다도 밀봉 수지부의 실장면의 내부측(내측)에서 노출되고, 제1 리드부의 상면의 밀봉 수지부로부터 노출되는 부분의 폭이, 제1 리드부의 하면의 밀봉 수지부의 실장면에서 노출되는 부분의 폭보다도 작은 것이다.
또한, 본 발명의 반도체 장치는, 칩 탑재부에 탑재된 반도체 칩과, 칩 탑재부의 주위에 교대로 배치되고, 반도체 칩과 와이어를 개재하여 전기적으로 접속된 복수의 제1 리드부 및 복수의 제2 리드부와, 이들을 밀봉하는 밀봉 수지부를 갖고, 각 제1 리드부의 하면은 밀봉 수지부의 실장면의 주변 영역에서 노출되고, 각 제2 리드부의 하면은 제1 리드부보다도 밀봉 수지부의 실장면의 내부측에서 노출되고, 제1 리드부의 하면의 밀봉 수지부의 실장면에서 노출되는 부분의 면적이, 제2 리드부의 하면의 밀봉 수지부의 실장면에서 노출되는 부분의 면적보다도 큰 것이다.
또한, 본 발명의 반도체 장치는, 칩 탑재부에 탑재된 반도체 칩과, 칩 탑재부의 주위에 교대로 배치되고, 반도체 칩과 와이어를 개재하여 전기적으로 접속된 복수의 제1 리드부 및 복수의 제2 리드부와, 이들을 밀봉하는 밀봉 수지부를 갖고, 각 제1 리드부의 하면은 밀봉 수지부의 실장면의 주변 영역에서 노출되고, 각 제2 리드부의 하면은 제1 리드부보다도 밀봉 수지부의 실장면의 내부측에서 노출되고, 제1 리드부의 상면은 밀봉 수지부로부터 노출되지 않은 것이다.
또한, 본 발명의 반도체 장치는, 칩 탑재부에 탑재된 반도체 칩과, 칩 탑재부의 주위에 교대로 배치되고, 반도체 칩과 와이어를 개재하여 전기적으로 접속된 복수의 제1 리드부 및 복수의 제2 리드부와, 단부가 칩 탑재부에 접속되고 칩 탑재부의 외방을 향하여 연장하는 복수의 도체부와, 이들을 밀봉하는 밀봉 수지부를 갖고, 각 제1 리드부의 하면은 밀봉 수지부의 실장면의 주변 영역에서 노출되고, 각 제2 리드부의 하면은 제1 리드부보다도 밀봉 수지부의 실장면의 내부측에서 노출되고, 각 도체부의 하면은 밀봉 수지부의 실장면에서 노출되고, 반도체 장치를 기판에 실장했을 때에, 밀봉 수지부의 실장면의 제1 리드부의 노출면, 제2 리드부의 노출면 및 도체부의 노출면을 기판에 접속한 것이다.
또한, 본 발명의 반도체 장치는, 칩 탑재부에 탑재된 반도체 칩과, 칩 탑재부의 주위에 배치되고, 반도체 칩과 와이어를 개재하여 전기적으로 접속된 복수의 리드부와, 단부가 칩 탑재부에 접속되고 칩 탑재부의 외방을 향하여 연장하는 복수의 도체부와, 이들을 밀봉하는 밀봉 수지부를 갖고, 각 리드부의 하면은 밀봉 수지부의 실장면에서 노출되고, 각 도체부의 하면이 밀봉 수지부의 실장면의 복수 부분에서 노출된 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은, 표면에 팔라듐 도금층을 형성한 리드프레임을 이용하여 QFN 패키지 형태의 반도체 장치를 제조하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은, 리드프레임의 칩 탑재부 상에 반도체 칩을 탑재하고, 리드프레임의 리드부와 반도체 칩을 와이어를 개재하여 전기적으로 접속하고, 이들을 밀봉하는 밀봉 수지부를 형성하고, 리드프레임을 절단한 후에, 리드부의 밀봉 수지부로부터 노출되는 부분 위에 도금층을 형성하여 QFN 패키지 형태의 반도체 장치를 제조하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은, 리드프레임의 칩 탑재부 상에 반도체 칩을 탑재하고, 리드프레임의 리드부와 반도체 칩을 와이어를 개재하여 전기적으로 접속하고, 이들을 밀봉하는 밀봉 수지부를 형성하여, 리드프레임의 밀봉 수지부를 형성한 측과는 반대측의 주면 위에 도금층을 형성한 후에, 리드프레임을 절단하여 QFN 패키지 형태의 반도체 장치를 제조하는 것이다.
<발명을 실시하기 위한 최량의 형태>
이하의 실시예에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션으로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시예에 있어서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상이거나 이하라도 된다. 또한, 이하의 실시예에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시예에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사하거나 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 또, 실시예를 설명하기 위한 전 도면에 있어서, 동일한 기능을 갖추는 부재에는 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 또한, 이하의 실시예에서는, 특별히 필요할 때 이외에는 동일하거나 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시예에서 이용하는 도면에 있어서는, 단면도이더라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다. 또한, 평면도이더라도 도면을 보기 쉽게 하기 위해서 해칭하는 경우도 있다.
(제1 실시예)
본 실시예의 반도체 장치를 도면을 참조하여 설명한다.
도 1은, 본 발명의 일 실시예인 반도체 장치의 상면도이고, 도 2는 그 측면도, 도 3은 그 저면도(이면도), 도 4∼도 6은 그 단면도(측면 단면도), 도 7은 그 부분 확대 측면도, 도 8은 그 주변부 근방의 부분 확대 상면도, 도 9는 그 주변부 근방의 부분 확대 저면도(이면도)이다. 도 1의 A-A선의 단면이 도 4에 거의 대응하고, 도 1의 B-B선의 단면이 도 5에 거의 대응하고, 도 1의 C-C선의 단면이 도 6에 거의 대응한다. 또, 도 1 및 도 2는 평면도인데, 도면을 보기 쉽게 하기 위해서, 도체 부분에 해칭한다.
본 실시예의 반도체 장치(1)는, 수지 밀봉형으로, 면실장형의 반도체 패키지로서, 예를 들면 QFN(Quad Flat Non leaded package) 형태의 반도체 장치이다.
도 1∼도 9에 도시되는 본 실시예의 반도체 장치(1)는, 밀봉 수지부(밀봉부)(2)와, 밀봉 수지부(2)로 밀봉된 반도체 칩(반도체 소자)(3)과, 도전체에 의해서 형성된 복수의 리드(리드부)(4) 및 복수의 리드(리드부)(5)와, 밀봉 수지부(2)로 밀봉되고 또한 복수의 리드(4, 5)와 반도체 칩(3)의 표면의 복수의 전극(본딩 패드)(3a)을 전기적으로 접속하는 복수의 본딩 와이어(6)와, 반도체 칩(3)이 탑재된 칩 탑재부인 탭(다이 패드부, 칩 탑재부)(7)을 구비하고 있다.
밀봉 수지(2)는, 예를 들면 열경화성 수지 재료 등의 수지 재료 등으로 이루어지고, 필러 등을 포함하는 것도 가능하다. 예를 들면, 필러를 포함하는 에폭시 수지 등을 이용하여 밀봉 수지(2)를 형성할 수 있다. 밀봉 수지(2)에 의해, 반도체 칩(3), 리드(4, 5), 본딩 와이어(6) 및 탭(7)이 밀봉되어, 보호된다. 밀봉 수지(2)의 이면(실장면)(2a)이, 반도체 장치(1)의 실장면이다.
반도체 칩(3)은, 예를 들면, 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)에 여러가지의 반도체 소자 또는 반도체 집적 회로를 형성한 후, 필요에 따라 반도체 기판의 이면 연삭을 행하고나서, 다이싱 등에 의해 반도체 기판을 각 반도체 칩(3)으로 분리한 것이다. 반도체 칩(3)은, 그 표면(반도체 소자 형성측의 주면)이 상방을 향하도록 탭(7) 상에 탑재되어, 반도체 칩(3)의 이면(반도체 소자 형성측의 면과는 반대측의 주면)이 도전체로 이루어지는 탭(7)에, 예를 들면 은 페이스트 또는 절연 페이스트 등의 접합재(도시 생략)를 개재하여 접착되어 있다.
반도체 칩(3)의 표면에는, 복수의 전극(본딩 패드, 패드 전극)(3a)이 형성되어 있다. 전극(3a)은, 반도체 칩(3)에 형성된 반도체 소자 또는 반도체 집적 회로에 전기적으로 접속되어 있다. 반도체 칩(3)의 표면의 각 전극(3a)은, 각 리드(4, 5)에, 예를 들면 금(Au)선 등의 금속 세선 등으로 이루어지는 본딩 와이어(6)를 개재하여 전기적으로 접속되어 있다.
도 10은, 본 실시예의 반도체 장치의 설명도(평면도)로서, 도 1에 있어서 밀봉 수지부(2), 반도체 칩(3) 및 본딩 와이어(6)의 도시를 생략한 것에 대응한다. 도 11은, 도 10의 부분 확대도, 즉, 리드(4, 5)의 상면도(평면도)이다. 도 12 및 도 14는 리드(5)의 단면도이고, 도 13 및 도 15는 리드(4)의 단면도이다. 도 12는 도 11의 D-D선의 단면에 대응하고, 도 13은 도 11의 E-E선의 단면에 대응하고, 도 14는 도 11의 F-F선의 단면에 대응하고, 도 15는 도 11의 G-G선의 단면에 대응한다.
리드(4)와 리드(5)가 탭(7)의 주위에 교대로 배치되어 있다. 리드(4, 5)는, 그 일단이 탭(7)에 대향하도록 배치되어 있는데, 리드(4)의 탭(7)에 대향하는 측의 단부보다도, 리드(5)의 탭(7)에 대향하는 측의 단부가 더, 탭(7)에 가까운 위치에까지 연장하고 있다.
리드(4, 5)는, 밀봉 수지부(2)에 매립된 내측 리드와, 밀봉 수지부(2)의 이면(2a)에 노출되는 외측 리드와의 양자의 기능을 겸하고 있다. 즉, 밀봉 수지부(2)로 밀봉되고, 리드(4, 5)의 본딩부로서 기능할 수 있는 리드(4, 5)의 상면(4a, 5a)에, 본딩 와이어(6)가 접속(접합)되고, 밀봉 수지부(2)의 이면(2a)에, 외부 접속용 단자부로서 기능할 수 있는 리드(4, 5)의 하면의 노출부인 하부 노출면(4b, 5b)이 노출되어 있다. 하부 노출면(4b)은 대략 장방형을 갖고, 하부 노출면(5b)은, 대략 장방형 형상 또는 대략 정방형 형상을 갖고 있다.
또한, 리드(4, 5)의 탭(7)에 대향하는 측과는 반대측의 단부로서, 리드(4, 5)의 절단면(측면, 단부면)(4c, 5c)이 밀봉 수지부(2)의 절단면(측면)(2b)에서 노출되어 있다. 리드(4, 5)의 절단면(측면, 단부면)(4c, 5c) 및 밀봉 수지부(2)의 절단면(2b)은, 반도체 장치를 제조할 때의 절단 공정에 의해 발생한 측면(단부면)이다.
리드(4, 5)의 상면(4a, 5a) 중의 절단면(4c, 5c) 근방의 부분 즉 상부 노출면(4d, 5d)은, 밀봉 수지부(2)로부터 노출되어 있다. 인접하는 리드(4)와 리드(5)와의 사이는, 밀봉 수지부(2)를 구성하는 재료로 채워져 있다. 따라서, 밀봉 수지부(2)의 주변부 근방의 밀봉 수지부(2)의 두께가 얇은 영역에서, 리드(4, 5)의 상부 노출면(4d, 5d)이 노출되어 있다. 리드(4)의 상부 노출면(4d), 절단면(4c) 및 하부 노출면(4b)은 연속하고 있고, 리드(5)의 상부 노출면(4d) 및 절단면(4c)은 연속하고 있지만, 하부 노출면(4b)에는 연속하지 않는다. 또한, 절단면(4c, 5c)을 제외하는 리드(4, 5)의 밀봉 수지부(2)로부터 노출되는 부분(즉 하부 노출면(4b, 5b) 및 상부 노출면(4d, 5d)) 상에는, 도금층(9)이 형성되어 있지만, 이해를 간단하게 하기 위해서, 도 4∼도 7 이외에는 도금층(9)의 도시를 생략하고 있다.
밀봉 수지부(2)의 이면(2a)에 대응하는 반도체 장치(1)의 이면이, 반도체 장치(1)의 실장면으로 되고, 각 리드(4, 5)의 하부 노출면(4b, 5b)이 밀봉 수지부(2)의 이면(2a)(즉 반도체 장치(1)의 이면 또는 저면)에서 노출되어 반도체 장치(1)의 외부 단자(외부 접속용 단자)를 구성한다. 리드(4, 5)의 하부 노출면(4b, 5b) 상에 도금층(9)이 형성됨으로써, 반도체 장치(1)를 기판(외부 기판, 마더 보드)에 실장할 때에, 기판 위의 단자 또는 도체 패턴과 반도체 장치(1)의 단자(리드(4, 5)의 하부 노출면(4b, 5b))와의 사이의 전기적 접속의 신뢰성을 향상할 수 있다.
리드부(4)의 하부 노출면(4b)은, 밀봉 수지부(2)의 이면(2a)(반도체 장치(1)의 이면)의 주변 영역(외주부)에 배치되어, 여기서는 밀봉 수지부(2)의 이면(2a)의 측변에 접하는 위치에 배치되고, 리드부(5)의 하부 노출면(5b)은, 밀봉 수지부(2)의 이면(2a)의 하부 노출면(4b)보다도 내부측(내측)의 위치에 배치되어, 여기서는 밀봉 수지부(2)의 이면(2a)의 측변으로부터 거리 L1(L1>0)만큼 떨어진 위치에 배치되어 있다. 리드(4)와 리드부(5)는 탭(7)(반도체 칩(3))의 주위에 교대로 배치(배열)되어 있고, 반도체 장치(1)의 외부 단자로서 기능하는 하부 노출면(4b, 5b)은, 밀봉 수지부(2)의 이면(2a)의 주변부 근방 영역에서 측변을 따라서 지그재그형(지그재그 배열)으로 2열로 배치된다. 이러한 배치로 함으로써, 반도체 장치(1)의 다단자화를 실현할 수 있다.
또한, 탭(7)의 네 코너에는, 현수 리드(도체부)(10)가 접속되어 있다. 각 현수 리드(10)는, 도전체 재료로 이루어지고, 일단이 탭(7)에 접속되고, 탭(7)의 외방을 향하여 연장하고 있다. 현수 리드(10)는, 탭(7)을 리드프레임에 지지하기 위해서 설치되고, 밀봉 수지부(2)의 형성 후에 리드프레임으로부터 절단되고, 현수 리드(10)의 절단에 의해 발생한 측면(즉 탭(7)에 접속된 측의 단부와는 반대측의 단부)인 절단면(측면, 단부면)(10c)이 밀봉 수지부(2)의 절단면(측면)(2b)에서 노출되어 있다. 현수 리드(10)의 하면의 일부는 밀봉 수지부(2)의 이면(2a)에서 노출되어 있고, 여기서는 현수 리드(10)의 절단면(10c) 근방 영역의 하면인 하부 노출면(10b)이, 밀봉 수지부(2)의 이면(2a)에서 노출되어 있다. 현수 리드(10)에는 굴곡부(10a)가 형성되어 있고, 현수 리드(10) 중 하부 노출면(10b)보다도 탭(7)측의 부분은 상방으로 들어 올려지고, 탭(7)과 함께 밀봉 수지부(2) 내에 밀봉되어 있다. 리드(4, 5), 탭(7) 및 현수 리드(10)는, 어느 것이나 도전체 재료로 이루어져, 예를 들면 반도체 장치의 제조 시에 리드프레임에 이용된 공통의 도전체 재료로 이루어진다.
본 실시예에서는, 도 7∼도 9 등으로부터도 알 수 있는 바와 같이, 리드(4)의 절단면(4c) 근방에서의 상부 노출면(4d)의 폭 W1(리드부(4)의 절단면(4c)의 상변의 폭에 거의 대응함)이, 리드(4)의 절단면(4c) 근방에서의 하부 노출면(4b)의 폭 W2 (리드부(4)의 절단면(4c)의 하변의 폭에 거의 대응함)보다도 작다(W1<W2 ). 이 때문에, 리드(4)의 상부 노출면(4d)의 간격 S1은, 리드(4)의 하부 노출면(4b)의 간격 S2보다도 커진다(S1>S2). 리드(4)의 상부 노출면(4d)과 리드(4)의 상부 노출면(4d)과의 사이에는, 리드(5)의 상부 노출면(5d)이 배치되어 있다. 또, 본 실시예에서는, 리드(4)의 상부 노출면(4d)의 폭 W1 및 하부 노출면(4b)의 폭 W2는, 리드(4)의 연장 방향에 수직인 방향의 폭(거리, 길이)에 대응하고, 또한, 밀봉 수지부(2)의 절단면(측면)(2b)을 따른(평행한) 방향의 폭(거리, 길이)에도 대응한다.
본 실시예에서는, 상기한 바와 같이 리드(4)의 절단면(4c) 근방에서의 상부 노출면(4d)의 폭 W1을, (하부 노출면(4b)의 폭 W2보다도) 상대적으로 작게 함으로써, 인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이의 간격 S3을 상대적으로 크게 할 수 있다. 예를 들면, 리드(4)의 상부 노출면(4d)의 폭 W1을, 리드(4)의 하부 노출면(4b)의 폭 W2와 동일하게 한 경우에 비교하여, 인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이의 간격 S3을 크게 할 수 있다.
인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이의 간격 S3이 작은 경우에는, 후술하는 바와 같이, 반도체 장치(1) 제조용의 리드프레임에 수지 몰드 공정을 행하여 밀봉 수지부(2)를 형성한 후, 리드프레임을 절단하여 개편의 반도체 장치(1)로 분리할 때에, 리드(4, 5)의 상부 노출면(4d, 5d) 상에 형성되어 있는 도금층(9)이 찌부러지고, 인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이가 찌부러진 도금층을 개재하여 전기적으로 접속되어, 쇼트가 발생할 우려가 있다.
본 실시예에서는, 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2보다도 상대적으로 작게 함으로써, 인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이의 간격 S3을 상대적으로 크게 할 수 있으므로, 리드프레임에 수지 몰드 공정을 행하여 밀봉 수지부(2)를 형성한 후에 리드프레임을 절단하여 개편의 반도체 장치(1)로 분리할 때에, 리드(4, 5)의 상부 노출면(4d, 5d) 상에 형성되어 있는 도금층(9)이 찌부러졌다고 해도, 인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이가 찌부러진 도금층을 개재하여 전기적으로 접속되는 것을 억제 또는 방지할 수 있다. 이 때문에, 인접하는 리드(4)와 리드(5)와의 사이에 쇼트가 발생하는 것을 방지할 수 있다. 따라서, 반도체 장치(1)의 신뢰성을 향상할 수 있다.
또한, 본 실시예에서는, 도 3이나 도 9 등으로부터도 알 수 있는 바와 같이, 리드(4)의 하부 노출면(4b)의 면적은, 리드(5)의 하부 노출면(5b)의 면적보다도 크다. 반도체 장치(1)를 기판(외부 기판, 마더 보드, 여기서는 도시 생략) 등에 실장할 때에, 기판 위의 단자 또는 도체 패턴과 반도체 장치(1)의 외부 단자인 하부 노출면(4b, 5b)과의 사이를 땜납 등의 접합재를 개재하여 접속하지만, 주변 환경의 온도 변화 등에 따라 반도체 장치(1)나 기판에 휘어짐이 발생하면 반도체 장치(1)의 외부 단자와 기판의 단자 또는 도체 패턴과의 사이의 접속이 박리될 우려가 있다. 이것은 반도체 장치(1)의 기판 실장의 신뢰성을 저하시킨다. 반도체 장치(1)가 휜 경우에는, 반도체 장치(1)의 이면으로부터 주변부(외주부)측에 배치된 단자의 접속이 보다 박리되기 쉬운 경향이 있다. 이 때문에, 반도체 장치(1)의 기판 실장의 신뢰성을 향상시키기 위해서는, 반도체 장치(1)의 외부 단자로서 기능하는 하부 노출면(4b, 5b) 중, 밀봉 수지부(2)의 이면(2a)(반도체 장치(1)의 이면)으로부터 주변부측에 배치된 하부 노출면(4b)의 기판의 단자 또는 도체 패턴에의 접속의 신뢰성을 향상시키는 것이 보다 중요하게 된다. 본 실시예에서는, 밀봉 수지부(2)의 이면(2a)으로부터 주변부측에 배치된 외부 단자인 리드(4)의 하부 노출면(4b)의 면적을 (리드(5)의 하부 노출면(5b)의 면적보다도) 상대적으로 크게 하고 있기 때문에, 반도체 장치(1)를 기판에 실장했을 때에, 기판의 단자 또는 도체 패턴과 반도체 장치(1)의 하부 노출면(4b)과의 사이의 접속의 신뢰성을 향상할 수 있다. 이 때문에, 기판에 실장한 반도체 장치(1)에 휘어짐이 발생했다고 해도, 박리가 발생하기 쉬운 반도체 장치(1)의 이면의 주변부측의 단자인 하부 노출면(4b)의 기판에의 접속을 양호한 상태로 유지하는 것이 가능하게 된다. 이에 의해, 반도체 장치(1)의 신뢰성(기판 실장의 신뢰성)을 향상할 수 있다.
또한, 본 실시예에서는, 리드(4)의 하부 노출면(4b)의 길이 L2는 리드(5)의 하부 노출면(5b)의 길이 L3보다도 크다면(L2>L3) 보다 바람직하다. 또한, 리드(4)의 하부 노출면(4b)의 폭 W2는 리드(5)의 하부 노출면(5b)의 폭 W3보다도 작다면(W2<W3) 보다 바람직하다. 또, 본 실시예에서는, 리드(4)의 하부 노출면(4b)의 길이 L2 및 리드(5)의 하부 노출면(5b)의 길이 L3은, 리드(4, 5)의 연장 방향을 따른(평행한) 방향의 길이(거리)에 대응하고, 또한, 밀봉 수지부(2)의 절단면(측면)(2b)에 수직인 방향의 길이(거리)에도 대응한다. 또한, 리드(5)의 하부 노출면(5b)의 폭 W3은, 리드(5)의 연장 방향에 수직인 방향의 폭(거리, 길이)에 대응하고, 또한, 밀봉 수지부(2)의 절단면(측면)(2b)을 따른(평행한) 방향의 폭(거리, 길이)에도 대응한다.
리드(4)의 하부 노출면(4b)의 피치(하부 노출면(4b)의 폭 W2와 하부 노출면(4b)의 간격 S2와의 합, 즉 W2+S2)는 규격에 의해 일정한 값으로 되어 있어서, 예를 들면 0.65㎜ 정도로 할 수 있다. 이 때문에, 리드(4)의 하부 노출면(4b)의 폭 W2를 지나치게 크게 하면, 리드(4) 사이의 간격이 좁게 되어, 리드(4) 사이에 배치된 리드(5)와 그 양 옆의 리드(4)와의 사이에서, 상기한 바와 같이 리드프레임을 절단했을 때에 리드(4, 5)의 상부 노출면(4d, 5d) 사이에서 찌부러진 도금층을 개재하여 쇼트가 발생하는 현상이 발생하기 쉽게 된다. 본 실시예에서는, 리드(4)의 하부 노출면(4b)의 폭 W2를(리드(5)의 하부 노출면(5b)의 폭 W3보다도) 상대적으로 작게 하여, 예를 들면 0.16㎜ (W2=0.16㎜) 정도로 하고, 리드(4)의 하부 노출면(4b)의 길이 L2를(하부 노출면(5b)의 길이 L3보다도) 상대적으로 길게 함으로써, 예를 들면 0.35㎜ (L2=0.35㎜) 정도로 함으로써, 리드(4)의 하부 노출면(4b)의 면적을 상대적으로 크게 하고 있다. 리드(4)의 하부 노출면(4b)의 폭 W2를 억제하여 리드(4, 5) 사이의 쇼트를 방지함과 함께, 하부 노출면(4b)의 길이 L2를 길게 하여 하부 노출면(4b)의 면적을 크게 함으로써 반도체 장치(1)의 기판 실장의 신뢰성을 향상할 수 있다.
또한, 본 실시예에서는, 도 11 등으로부터도 알 수 있는 바와 같이, 리드(5)의 탭(7)에 대향하는 측의 단부 근방의 폭은, 리드(5)의 절단면(5c) 근방의 폭보다도 큰 것이 보다 바람직하다. 예를 들면, 리드(5)의 하부 노출면(5b)의 폭 W3이, 리드(5)의 상부 노출면(5d)의 폭 W4보다도 크면(W3>W4) 보다 바람직하다. 이와 같이, 절단면(5c) 근방에서의 리드(5)의 폭(상부 노출면(5d)의 폭 W4)을 억제함으로써, 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이의 간격 S3을 상대적으로 크게 하여, 리드프레임 절단 시에 리드(4, 5)의 상부 노출면(4d, 5d) 사이에서 찌부러진 도금층을 개재하여 쇼트가 발생하는 현상을 억제함과 함께, 리드(5)의 하부 노출면(5b)의 폭 W3을 크게 하여 하부 노출면(5b)의 면적을 크게 함으로써, 반도체 장치(1)의 기판 실장의 신뢰성을 향상할 수 있다. 또, 리드(5)의 탭(7)에 대향하는 측의 단부 근방의 폭을 상대적으로 크게 함으로써, 밀봉 수지부(2)와 리드(5)와의 밀착성을 향상할 수 있어서, 반도체 장치의 신뢰성을 보다 향상할 수 있다.
또한, 본 실시예에서는, 리드(4)의 상면(4a)의 탭(7)에 대향하는 측의 단부 근방의 폭 W5는, 리드(4)의 하부 노출면(4b)의 폭 W2보다도 크면(W5>W 2) 보다 바람직하다. 이에 의해, 밀봉 수지부(2) 내에 리드(4)를 밀봉했을 때에, 밀봉 수지부(2)와 리드(4)와의 밀착성을 향상할 수 있어서, 반도체 장치의 신뢰성을 보다 향상할 수 있다.
다음으로, 본 실시예의 반도체 장치의 제조 공정에 대하여 설명한다. 도 16은, 본 실시예의 반도체 장치의 제조에 이용되는 리드프레임(21)의 주요부 평면도이다. 도 17∼도 20 및 도 22는, 본 실시예의 반도체 장치의 제조 공정을 도시하는 단면도이고, 도 4에 대응하는 단면도가 도시되어 있다. 도 21은, 도금 공정의 설명도이다. 도 16에는, 리드프레임(21)의 하나의 반도체 패키지에 대응하는 영역이 도시되어 있고, 몰드 라인(22)이 점선으로 도시되어 있다.
리드프레임(21)은, 예를 들면, 강철 또는 구리 합금, 혹은 42-얼로이 등의 도전체 재료로 이루어진다. 리드프레임(21)은, 반도체 칩(3)을 탑재하기 위한 탭(7)과, 그 일단이 프레임 틀(23)과 접속하고 타단이 탭(7)의 네 코너에 접속하여 탭(7)을 지지하는 현수 리드(10)와, 그 일단이 탭(7)과 이격하여 대향하도록 배치되고 타단이 프레임 틀(23)과 접속하는 리드부(4, 5)를 갖고 있다.
리드(4)와 리드(5)는 교대로 배치되어 있고, 리드(4)의 탭(7)에 대향하는 측의 단부보다도, 리드(5)의 탭(7)에 대향하는 측의 단부가 더, 탭(7)에 가까운 위치에까지 연장하고 있다. 이 때문에, 리드(4)의 탭(7)에 대향하는 측의 단부와, 리드(5)의 탭(7)에 대향하는 측의 단부가, 평면 배치 상, 지그재그 형상으로 배치되어 있다.
도 11, 도 12 및 도 14 등으로부터도 알 수 있는 바와 같이, 리드(5)는, 탭(7)에 대향하는 측의 단부 근방 영역(하부 노출면(5b)에 대응하는 영역)에 있어서 그 두께가 상대적으로 두껍게 되고, 그것 이외의 영역에서는 리드(5)의 하면측을 하프 에칭하는 것 등에 의해 두께가 상대적으로 얇게 되도록 형성되어 있다. 이 때문에, 밀봉 수지부(2)를 형성했을 때에는, 밀봉 수지부(2)의 이면(2a)에서는, 리드(5)의 하부 노출면(5b)이 노출되고, 두께가 상대적으로 두꺼운 하부 노출면(5b) 이외의 영역은 밀봉 수지부(2) 내에 밀봉된다.
또한, 도 11, 도 13 및 도 15 등으로부터도 알 수 있는 바와 같이, 리드(4)의 하면(저면)은, 탭(7)에 대향하는 측의 단부 근방 영역을 제외하고 거의 평탄면이고, 밀봉 수지부(2)를 형성했을 때에는, 밀봉 수지부(2)의 이면(2a)에서 리드(4)의 하면이 하부 노출면(4b)으로서 노출된다. 밀봉 수지부(2)를 형성했을 때에는, 리드(5)의 하부 노출면(5b)과 리드(4)의 하부 노출면(4b)이 밀봉 수지부(2)의 이면(2a)에서 2열로 지그재그 형상으로 배치된다.
또한, 리드(4)의 상면측을 하프 에칭하는 것 등에 의해, 리드(4)의 상부 노출면(4d)으로 되는 영역의 상면의 폭이 리드(4)의 하면의 폭보다도 작아지도록(즉, 상부 노출면(4d)의 폭 W1이 하부 노출면(4b)의 폭 W2보다도 작아지도록) 가공되어 있다. 예를 들면, 몰드 라인(22) 근방의 영역에서, 리드(4)의 상면의 폭이 리드(4)의 하면의 폭보다도 작아지도록 가공되어 있다. 이러한 가공은, 금형에 의해 행하는 것도 가능하다.
이러한 리드프레임(21)을 준비한 후, 예를 들면 다음과 같이 하여 반도체 장치가 제조된다.
우선, 도 17에 도시된 바와 같이, 리드프레임(21)의 탭(7) 상에 반도체 칩(3)을 은 페이스트 또는 절연 페이스트 등의 접합재(도시 생략)를 개재하여 접착한다.
다음으로, 도 18에 도시된 바와 같이, 와이어 본딩 공정을 행하여, 반도체 칩(3)의 복수의 전극(3a)과 리드프레임(21)의 복수의 리드(4, 5)의 상면(4a, 5a)을 복수의 본딩 와이어(6)를 개재하여 각각 전기적으로 접속한다.
다음으로, 도 19에 도시된 바와 같이, 몰드 공정(예를 들면 트랜스퍼 몰드 공정)을 행하여, 반도체 칩(3) 및 본딩 와이어(6)를 밀봉 수지부(2)로 밀봉한다. 이 때, 리드프레임(21)의 몰드 라인(22) 내에 있는 리드부(4, 5), 탭(7) 및 현수 리드(10)도 밀봉 수지부(2)로 밀봉된다. 이 때, 몰드 라인(22) 내의 영역에서는, 밀봉 수지부(2)가 상대적으로 두껍게 형성되고, 몰드 라인(22)의 주위 근방 영역에서는, 리드(4, 5) 사이 등이 밀봉 수지부(2)를 구성하는 재료로 채워진다.
다음으로, 도 20에 도시된 바와 같이, 리드프레임(21)의 노출 부분 상에 도금층(9)을 형성한다. 이 도금 공정에서는, 예를 들면 전해 도금법을 이용할 수 있다. 예를 들면, 도 21에 도시된 바와 같이, 도금조(31) 내에 축적된 도금액(32)에, 밀봉 수지부(2)가 형성된 리드프레임(21)을 침적시키고, 리드프레임(21)과 도금액(32) 사이에 전압을 인가하는 것에 의해, 리드프레임(21)의 밀봉 수지부(2)로부터 노출되는 부분(도전체로 이루어지는 부분) 상에 도금층(9)을 형성한다.
다음으로, 도 22에 도시된 바와 같이, 리드프레임(21)이 소정의 위치에서 절단되어, 개편으로 분할된 반도체 장치(1)가 얻어진다.
도 23은, 이 리드프레임(21)을 절단하는 공정의 설명도(단면도)이다. 도 24 및 도 25는, 리드프레임(21)의 펀칭 영역을 설명하기 위한 평면도이다. 도 24 및 도 25는, 도 16에 도시되는 리드프레임(21)에, 이 절단 공정에서 펀칭되는 영역을 도시한 것이다.
상기(도 17∼도 21)와 같이 밀봉 수지부(2)를 형성하고나서 도금 처리를 행한 후, 도 23에 도시된 바와 같이, 지지대(41)에 리드프레임(21)을 배치하고, 펀치(펀칭기, 절단기)(42)로 리드프레임(21)의 소정의 영역을 펀칭한다. 이 때, 우선, 도 24에 도시되는 펀칭 영역(43a)(몰드 공정의 게이트 영역에 대응)을 펀칭한 후, 3개의 펀칭 영역(43b)을 펀칭한다. 그 다음에, 도 25에 도시되는 4개의 펀칭 영역(43c)을 펀칭한다. 이와 같은, 리드프레임(21)의 펀칭, 특히 펀칭 영역(43c)을 펀칭할 때에는, 리드(4, 5)의 상부 노출면(4d, 5d) 및 그 근방 영역이 지지대(41)의 절단받이 다이(41a)에 강하게 압박된다. 이와 같이 하여, 몰드 라인(22)내 및 몰드 라인(22)의 주위 근방 영역이 리드프레임(21)으로부터 분리되어, 도 22에 도시된 바와 같이, 개편의 반도체 장치(1)가 얻어진다.
도 26∼도 28은, 본 실시예의 반도체 장치(1)와는 달리, 리드(4)의 상부 노출면(4d)의 폭 W1과 하부 노출면(4b)의 폭 W2를 동일하게 한 경우의 반도체 장치의 제조 공정 중의 주요부 단면도 또는 주요부 측면도이다. 도 26은, 도 20의 공정 단계(리드프레임의 도금 처리 후에 리드프레임의 절단 전)의 주요부 단면도에 대응하고, 도 27은, 도 23의 공정 단계(리드프레임의 절단 공정)에서 리드(4, 5)의 상부 노출면(4d, 5d)이 지지대(41)의 절단받이 다이(41a)에 접촉한 상태의 주요부 단면도에 대응하고, 각각 리드프레임의 절단 공정에서의 절단 예정면의 단면도가 도시되어 있다. 도 28은, 리드프레임의 절단 공정 후의 절단면의 주요부 측면도(부분 확대 측면도)에 대응한다. 또, 리드프레임의 절단 공정은, 밀봉 수지부(2)의 이면(2a)측을 상방으로 향한 상태에서 행하지만, 이해를 간단하게 하기 위해서, 도 26∼도 28에서는 밀봉 수지부(2)의 이면(2a)측을 하방으로 하여 도시하고 있다.
본 실시예와는 달리, 도 26에 도시된 바와 같이 절단면(4c) 근방에서의 리드(4)의 상부 노출면(4d)의 폭 W1과 하부 노출면(4b)의 폭 W2를 동일하게 하면, 인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이의 간격 S3은 비교적 작아진다.
도 23에 도시된 바와 같이 지지대(41) 상에 배치한 리드프레임(21)을 펀치(42)로 펀칭할 때에는, 밀봉 수지부(2)의 이면(2a)측을 상방으로 향한 상태에서 지지대(41) 상에 리드프레임(21)을 배치하기 때문에, 리드(4, 5)의 상부 노출면(4d, 5d) 및 그 근방 영역이 지지대(41)의 절단받이 다이(41a)에 밀어붙여진다. 이 때문에, 리드프레임을 펀치(42)로 펀칭할 때에는, 비교적 강한 압력이 리드(4, 5)의 상부 노출면(4d, 5d)에 대하여 가해지게 된다. 따라서, 리드(4, 5)의 상부 노출면(4d, 5d) 상에 형성되어 있는 도금층(9)이 찌부러져서 도 27의 가로 방향으로 신장할 우려가 있다.
또한, 밀봉 수지부(2)의 이면(2a)측을 하방으로 향한 상태에서 지지대(41) 상에 리드프레임(21)을 배치하여 리드프레임(21)의 절단(펀칭)을 행하는 것도 생각할 수 있지만, 이 경우, 리드(4, 5)의 하부 노출면(4b, 5b) 및 그 근방 영역이 지지대(41)의 절단받이 다이(41a)에 강하게 밀어붙여지게 되어, 반도체 장치의 외부 단자로서 기능하여야 할 리드(4, 5)의 하부 노출면(4b, 5b)에 오물이나 이물 등이 부착되어, 반도체 장치의 신뢰성(예를 들면 반도체 장치의 기판 실장의 신뢰성)을 저하시킬 우려가 있다. 이 때문에, 밀봉 수지부(2)의 이면(2a)측을 상방으로 향한 상태에서 리드프레임(21)의 펀칭(절단)을 행하는 것이 바람직하다.
따라서, 리드프레임의 절단 공정에 의해, 도 28에 도시된 바와 같이, 리드(4, 5)의 상부 노출면(4d, 5d) 상에 형성되어 있던 도금층(9)이 찌부러져서 가로 방향으로 신장하고, 인접하는 리드(4)의 상부 노출면(4d)과, 리드(5)의 상부 노출면(5d)과의 사이가 그 찌부러져서 신장한 도금층(9)을 개재하여 전기적으로 접속되어, 쇼트가 발생할 우려가 있다. 또한 전해 도금법에서는 각부에서의 전계 집중에 의해, 각부에서 도금 막두께가 두껍게 되는 경향이 있기 때문에, 도금층(9)으로서 전해 도금층(전해 도금법으로 형성한 도금층)을 이용한 경우에, 이러한 현상은, 보다 현저하게 된다. 또한, 이러한 현상은, 반도체 장치의 소형화나 다단자화를 위해 리드(4, 5) 사이의 간격을 좁게 하면, 보다 현저하게 된다.
그것에 대하여, 본 실시예의 반도체 장치(1)에서는, 도 7∼도 9 등으로부터도 알 수 있는 바와 같이, 절단면(4c) 근방에서의 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2보다도 작게(W1<W2) 하고 있다. 이 때문에, 인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이의 간격 S3을 비교적 크게 할 수 있다. 따라서, 도 23에 도시된 바와 같이 하여 리드프레임(21)을 절단할 때에, 리드(4, 5)의 상부 노출면(4d, 5d) 상에 형성되어 있는 도금층(9)이 찌부러져서 신장했다고 해도, 인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이가 그 찌부러져서 신장한 도금층을 개재하여 전기적으로 접속되는 것을 억제 또는 방지할 수 있다. 이에 의해, 인접하는 리드(4)와 리드(5)와의 사이에 쇼트가 발생하는 것을 방지할 수 있어, 반도체 장치(1)의 신뢰성을 향상할 수 있다. 또, 리드(4, 5) 사이의 간격을 좁게 해도, 찌부러진 도금층을 개재한 리드(4, 5) 사이의 쇼트를 방지할 수 있기 때문에, 반도체 장치의 소형화나 다단자화가 가능하게 된다. 또한, 도금층(9)으로서 전해 도금층을 이용하는 것이 가능해지므로, 반도체 장치의 제조 비용을 저감할 수 있다.
또한, 리드프레임(21)에 있어서 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2보다도 작게 하는 가공은, 여러가지의 방법에 의해 행할 수 있지만, 예를 들면, 리드프레임(21)을 에칭 등에 의해 형성할 때에, 리드(4)의 상면측을 하프 에칭하는 것 등에 의해 형성할 수 있다. 또한, 금형 등을 이용하여, 리드프레임(21)의 리드(4)의 상부 노출면(4d)(에 대응하는 영역)의 폭 W1을 하부 노출면(4b)(에 대응하는 영역)의 폭 W2보다도 작게 하는 가공을 행할 수도 있다.
(제2 실시예)
도 29는, 본 발명의 다른 실시예인 반도체 장치의 부분 확대 측면도이고, 도 30은, 그 주변부 근방의 부분 확대 상면도이다. 또한, 도 31은 본 실시예의 반도체 장치에 있어서 리드(4)의 형상을 도시하는 평면도, 도 32는 도 31의 H-H선의 단면도이다. 도 29는 상기 제1 실시예에 있어서의 도 7에 대응하고, 도 30은 상기 제1 실시예에 있어서의 도 8에 대응하고, 도 31은 상기 제1 실시예에 있어서의 도 11의 일부에 대응하고, 도 32는 상기 제1 실시예에 있어서의 도 13에 대응한다.
본 실시예에서는, 도 29 및 도 30에 도시된 바와 같이, 리드(4)의 절단면(4c) 근방에서, 리드(4)의 상면이 밀봉 수지부(2)로부터 노출되지 않도록 한다. 즉, 도 31 및 도 32에 도시된 바와 같이, 리드(4)의 상면(4a)측을 하프 에칭하는 것 등에 의해, 리드(4)의 절단면(4c) 근방 영역의 리드(4)의 두께를 상대적으로 얇게 하여, 밀봉 수지부(2)를 형성했을 때에, 리드(4)의 하부 노출면(4b)은 밀봉 수지부(2)의 이면(2a)에서 노출되지만, 리드(4)의 상면이 밀봉 수지부(2)로부터 노출되지 않도록 한다. 다른 구성은 상기 제1 실시예와 거의 마찬가지이기 때문에, 여기서는 그 설명은 생략한다.
본 실시예에서는, 리드(5)의 상부 노출면(5d)이 밀봉 수지부(2)로부터 노출되고, 리드(4)의 상면은 밀봉 수지부(2)로부터 노출되지 않는다. 이 때문에, 밀봉 수지부(2)로부터 노출되는 리드(5)의 상부 노출면(5d) 사이의 간격을 크게 할 수 있다. 이 때문에, 리드프레임(21)을 절단할 때에 리드(5)의 상부 노출면(5d) 상에 형성되어 있는 도금층(9)이 찌부러졌다고 해도, 리드(5)의 상부 노출면(5d) 사이가 찌부러진 도금층을 개재하여 전기적으로 접속되는 것을 억제 또는 방지할 수 있다. 따라서, 리드(4, 5) 사이에 쇼트가 발생하는 것을 방지할 수 있어서, 반도체 장치의 신뢰성을 향상할 수 있다. 또, 리드(4, 5) 사이의 간격을 좁게 해도, 찌부러진 도금층(9)을 개재한 리드(4, 5) 사이의 쇼트를 방지할 수 있기 때문에, 반도체 장치의 소형화나 다단자화가 가능하게 된다. 또한, 도금층(9)으로서 전해 도금층을 이용할 수 있기 때문에, 반도체 장치의 제조 비용을 저감할 수 있다.
(제3 실시예)
도 33은, 본 발명의 다른 실시예인 반도체 장치의 부분 확대 측면도로서, 상기 제1 실시예에 있어서의 도 7에 대응한다.
본 실시예에서는, 표면(전면)에 팔라듐(Pd) 도금층(51)을 형성한 리드프레임을 이용하여, 반도체 장치를 제조한다. 즉, 에칭이나 펀칭 등에 의해 리드프레임을 형성한 후, 리드프레임의 전면에 팔라듐 도금층(51)을 형성한다. 그 후, 밀봉 수지부(2)의 형성 후에 리드프레임의 도금 처리(도 20 및 도 21에 대응하는 공정)를 행하지 않는 것 이외에는 상기 제1 실시예와 마찬가지로 하여 반도체 장치를 제조한다. 즉, 표면(전면)에 팔라듐 도금층(51)을 형성한 리드프레임을 준비한 후, 도 17에 도시된 바와 같이 리드프레임의 탭(7) 상에 반도체 칩(3)을 탑재하고, 도 18에 도시된 바와 같이 반도체 칩(3)의 복수의 전극(3a)과 리드프레임의 복수의 리드(4, 5)를 복수의 본딩 와이어(6)를 개재하여 각각 전기적으로 접속하고, 도 19에 도시된 바와 같이 반도체 칩(3), 본딩 와이어(6), 리드(4, 5) 및 탭(7)을 밀봉 수지부(2)로 밀봉하고, 도 22 (도 23)에 도시된 바와 같이 리드프레임의 불필요한 부분을 절단하여 제거하여, 반도체 장치를 제조한다.
또한, 본 실시예에서는, 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2보다도 작게 하지 않아도 된다. 예를 들면, 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2와 동일하게 할 수도 있다. 다른 구성 및 제조 공정은 상기 제1 실시예와 거의 마찬가지이기 때문에, 여기서는 그 설명은 생략한다.
본 실시예에서는, 리드프레임의 전면에 팔라듐 도금층(51)을 형성하고 있다. 이 때문에, 도 33으로부터도 알 수 있는 바와 같이, 리드(4, 5)의 하부 노출면(4b, 5b) 및 상부 노출면(4d, 5d) 상에 팔라듐 도금층(51)이 형성되어 있다. 도 23에 도시된 바와 같이 리드프레임(21)을 절단할 때에, 팔라듐 도금층(51)은 예를 들면, Sn이나 Au와 같은 금속에 비교하여 경도가 높아서 변형하기 어려울 뿐만 아니라, Sn과 비교하여 융점이 높고, 또한 Cu와 비교하여 산화하기 어렵다고 하는 성질을 갖기 때문에, 리드프레임을 형성한 후, 조립 공정을 실시하기 전의 단계에서 리드프레임의 전면에 팔라듐 도금층(51)을 형성한 것을 사용할 수 있다. 이와 같이 미리 도금층(51)이 형성된 리드프레임에 대하여 트랜스퍼 몰딩 공정을 실시함으로써, 상부 노출면(4d, 5d) 상에 형성된 도금층(51)은, 적어도 그 일부가 밀봉 수지부(2)의 내부에 매립되는 구조로 되기 때문에, 도금층(51)이 밀봉 수지부(2)로부터 돌출하는 돌출량이 도금층(51)의 막두께보다도 얇아진다. 도금층(51)의 돌출량을 적게 하는 것에 의해, 리드프레임(21)의 절단 공정 시에 있어서의 도금층(51)의 변형량이 적아진다. 즉, 도 28과 같이 리드(4, 5)의 상부 노출면(4d, 5d) 상에 형성되어 있는 도금층이 찌부러져서 신장하는 현상이, 팔라듐 도금층(51)에서는 발생하기 어렵다. 이 때문에, 인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이가 도금층(여기서는 팔라듐 도금층(51))을 개재하여 전기적으로 접속되는 것을 억제 또는 방지할 수 있다. 이에 의해, 인접하는 리드(4)와 리드(5)와의 사이에 쇼트가 발생하는 것을 방지할 수 있어, 반도체 장치의 신뢰성을 향상할 수 있다.
또한, 본 실시예에서는, 리드프레임의 전면에 팔라듐 도금층(51)을 형성하는 것에 의해, 리드프레임의 절단 시의 도금층의 변형을 방지하고 있기 때문에, 상기 제1 실시예와 같이 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2보다도 작게 하지 않은 경우(예를 들면 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2와 동일하게 한 경우)라도, 인접하는 리드(4, 5)의 상부 노출면(4d, 5d) 사이의 쇼트의 발생을 방지하는 것이 가능하다.
또한, 본 실시예는, 밀봉 수지부(2)의 이면(2a)에서 외부 단자로서의 리드(4, 5)의 하부 노출면(4b, 5b)이 지그재그 형상으로 배열된 반도체 장치뿐만 아니라, 밀봉 수지부(2)의 이면(2a)의 주변 영역에서 외부 단자로서의 리드의 노출면이 단 열로 배치되어 있는 반도체 장치(QFN 패키지 형태의 반도체 장치)에도 적용할 수 있다. 외부 단자가 단 열 배치인 경우라도, 리드 사이의 피치가 작으면 리드의 상부 노출면 사이에서의 쇼트가 발생할 우려가 있지만, 본 실시예를 적용함으로써, 리드의 상부 노출면 사이에서의 쇼트의 발생을 방지하여, 반도체 장치의 신뢰성을 향상하는 것이 가능하다.
(제4 실시예)
도 34 및 도 35는, 본 발명의 다른 실시예의 반도체 장치의 제조 공정을 도시하는 단면도이다. 도 17∼도 19의 공정은 상기 제1 실시예와 거의 마찬가지이기 때문에, 여기서는 그 설명은 생략하고, 도 19에 이어지는 제조 공정에 대하여 설명한다.
도 19에 도시된 바와 같이 밀봉 수지부(2)를 형성한 후, 본 실시예에서는, 도금층(9)을 형성하기 전에, 도 34에 도시된 바와 같이, 리드프레임(21)을 절단하여, 개편으로 분할된 반도체 장치(1a)를 얻는다. 이 리드프레임(21)의 절단 공정은, 상기 제1 실시예(도 23∼도 25)와 마찬가지로 하여 행할 수 있다.
다음으로, 도 35에 도시된 바와 같이, 개편으로 절단된 반도체 장치(1a)의 리드(4, 5)의 밀봉 수지부(2)로부터 노출되는 부분(여기서는 하부 노출면(4b, 5b), 절단면(4c, 5c) 및 상부 노출면(4d, 5d)) 상에 도금층(9a)을 형성한다. 도금층(9a)은, 예를 들면 무전해 도금법 등을 이용하여 형성할 수 있다. 예를 들면, 도금층(9a)을 무전해 도금법으로 형성한 주석(Sn) 도금층으로 하는 것도 가능하다.
또한, 본 실시예에서는, 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2보다도 작게 하지 않아도 된다. 예를 들면, 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2와 동일하게 할 수도 있다. 다른 구성 및 제조 공정은 상기 제1 실시예와 거의 마찬가지이기 때문에, 여기서는 그 설명은 생략한다.
본 실시예에서는, 리드프레임(21)을 절단할 때에, 도 34에 도시된 바와 같이, 도금층(9a)은 존재하지 않기 때문에, 도금층이 찌부러져서 인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이가 도금층을 개재하여 전기적으로 접속되지 않는다. 이 때문에, 인접하는 리드(4)와 리드(5)와의 사이에 쇼트가 발생하는 것을 방지할 수 있어, 반도체 장치의 신뢰성을 향상할 수 있다.
또한, 본 실시예에서는, 리드프레임(21)의 절단 후에 도금층(9a)을 형성하는 것에 의해, 리드프레임(21)의 절단 시의 도금층의 변형을 방지하고 있기 때문에, 상기 제1 실시예와 같이 리드(4)의 상부 노출면(4d)의 폭 W1을 리드(4)의 하부 노출면(4b)의 폭 W2보다도 작게 하지 않은 경우(예를 들면 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2와 동일하게 한 경우)라도, 인접하는 리드(4, 5)의 상부 노출면(4d, 5d) 사이의 쇼트의 발생을 방지하는 것이 가능하다.
또한, 본 실시예는, 밀봉 수지부(2)의 이면(2a)에서 외부 단자로서의 리드(4, 5)의 하부 노출면(4b, 5b)이 지그재그 형상으로 배열된 반도체 장치뿐만 아니라, 밀봉 수지부(2)의 이면(2a)의 주변 영역에서 외부 단자로서의 리드의 노출면이 단 열로 배치되어 있는 반도체 장치(QFN 패키지 형태의 반도체 장치)에도 적용할 수 있다. 외부 단자가 단 열 배치인 경우라도, 리드 사이의 피치가 작으면, 리드의 상부 노출면 사이에서의 쇼트가 발생할 우려가 있지만, 본 실시예를 적용함으로써, 리드의 상부 노출면 사이에서의 쇼트의 발생을 방지하여, 반도체 장치의 신뢰성을 향상할 수 있다.
(제5 실시예)
도 36 및 도 37은, 본 발명의 다른 실시예의 반도체 장치의 제조 공정을 도시하는 단면도이다. 도 17∼도 19의 공정은 상기 제1 실시예와 거의 마찬가지이기 때문에, 여기서는 그 설명은 생략하고, 도 19에 이어지는 제조 공정에 대하여 설명한다. 또한, 도 38은, 본 실시예의 반도체 장치의 부분 확대 측면도로서, 상기 제1 실시예의 도 7에 대응한다.
도 19에 도시된 바와 같이 밀봉 수지부(2)를 형성한 후, 본 실시예에서는, 도 36에 도시된 바와 같이, 리드(4, 5)의 밀봉 수지부(2)로부터의 노출 부분 중, 하부 노출면(4b, 5b) 상에는 도금층(9)을 형성하지만, 상부 노출면(4d, 5d) 상에는 도금층을 형성하지 않는다. 즉, 리드프레임의 밀봉 수지부(2)를 형성한 측과는 반대측의 주면에는 도금층(9)을 형성하지만, 리드프레임의 밀봉 수지부(2)를 형성한 측의 주면에는 도금층(9)을 형성하지 않는다. 이것은, 도금층(9)을 형성할 때에, 예를 들면 밀봉 수지부(2)를 형성한 리드프레임(21)에 마스크를 씌우고, 그 마스크의 개구에서 노출되는 밀봉 수지부(2)의 이면(2a) 및 그 근방 영역에 대해서만 샤워 형상으로 땜납 도금액 등을 분사 부착하여, 밀봉 수지부(2)의 이면(2a)측에서 노출되는 도체 부분 위에만 도금층(9)을 형성하는 것 등에 의해, 실현할 수 있다.
그 다음에, 도 37에 도시된 바와 같이, 리드프레임(21)을 절단하여, 개편으로 분할된 반도체 장치(1b)를 얻는다. 이 리드프레임(21)의 절단 공정은, 상기 제1 실시예(도 23∼도 25)와 마찬가지로 하여 행할 수 있다.
또한, 본 실시예에서는, 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2보다도 작게 하지 않아도 된다. 예를 들면, 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2와 동일하게 할 수도 있다. 다른 구성 및 제조 공정은 상기 제1 실시예와 거의 마찬가지이기 때문에, 여기서는 그 설명은 생략한다.
본 실시예에서는, 도 38로부터도 알 수 있는 바와 같이, 리드(4, 5)의 하부 노출면(4b, 5b) 상에는 도금층(9)을 형성하지만, 리드(4, 5)의 상부 노출면(4d, 5d) 상에는 도금층(9)을 형성하지 않는다. 이 때문에, 리드프레임(21)을 절단할 때에, 리드(4, 5)의 상부 노출면(4d, 5d) 상에는 도금층(9)이 형성되어 있지 않기 때문에, 도금층이 찌부러져서 인접하는 리드(4)의 상부 노출면(4d)과 리드(5)의 상부 노출면(5d)과의 사이가 도금층을 개재하여 전기적으로 접속되지 않는다. 이 때문에, 인접하는 리드(4)와 리드(5)와의 사이에 쇼트가 발생하는 것을 방지할 수 있어, 반도체 장치의 신뢰성을 향상할 수 있다.
또한, 본 실시예에서는, 리드(4, 5)의 상부 노출면(4d, 5d) 상에는 도금층(9)을 형성하지 않고, 외부 단자로서 기능하는 리드(4, 5)의 하부 노출면(4b, 5b) 상에만 도금층(9)을 형성하는 것에 의해, 리드프레임의 절단 시의 도금층의 변형을 방지하고 있기 때문에, 상기 제1 실시예와 같이 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2보다도 작게 하지 않은 경우(예를 들면 리드(4)의 상부 노출면(4d)의 폭 W1을 하부 노출면(4b)의 폭 W2와 동일하게 한 경우)라도, 인접하는 리드(4, 5)의 상부 노출면(4d, 5d) 사이의 쇼트의 발생을 방지하는 것이 가능하다.
또한, 본 실시예는, 밀봉 수지부(2)의 이면(2a)에서 외부 단자로서의 리드(4, 5)의 하부 노출면(4b, 5b)이 지그재그 형상으로 배열된 반도체 장치뿐만 아니라, 밀봉 수지부(2)의 이면(2a)의 주변 영역에서 외부 단자로서의 리드의 노출면이 단 열로 배치되어 있는 반도체 장치(QFN 패키지 형태의 반도체 장치)에도 적용할 수 있다. 외부 단자가 단 열 배치인 경우라도, 리드 사이의 피치가 작으면, 리드의 상부 노출면 사이에서의 쇼트가 발생할 우려가 있지만, 본 실시예를 적용함으로써, 리드의 상부 노출면 사이에서의 쇼트의 발생을 방지하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.
(제6 실시예)
도 39 및 도 40은, 상기 제1 실시예의 반도체 장치(1)를 기판(61)에 실장한 상태를 도시하는 단면도이다. 도 39는, 상기 제1 실시예의 도 4에 대응하는 단면도이고, 도 40은, 상기 제1 실시예의 도 6에 대응하는 단면도이다.
반도체 장치(1)의 구성은, 상기 제1 실시예와 거의 마찬가지이기 때문에, 여기서는 그 설명을 생략하여, 반도체 장치(1)와 기판(외부 기판, 마더 보드)(61)과의 접속 관계에 대하여 설명한다. 반도체 장치(1)를 기판(61)에 실장할 때에는, 도 39에 도시된 바와 같이, 기판(61) 상에 형성된 도체 패턴(단자, 도체부)(62)에, 반도체 장치(1)의 외부 단자인 리드(4, 5)의 하부 노출면(4b, 5b)을, 땜납 등으로 이루어지는 도전성의 접합재(63)를 개재하여 접속(접합)한다. 또한, 본 실시예에서는, 도 40에 도시된 바와 같이, 반도체 장치(1)의 현수 리드(10)의 하부 노출면(10b)도, 기판(61) 상에 형성된 단자 또는 도체 패턴(62)에, 접합재(63)를 개재하여 접속한다.
도 3에 도시된 바와 같이 이면에서 외부 단자(하부 노출면(4b, 5b))가 지그재그 형상으로 배열되어 있는 반도체 장치에서는, 각 외부 단자(하부 노출면(4b, 5b))의 면적이 비교적 작기 때문에, 반도체 장치를 기판(61)에 실장했을 때에, 각 외부 단자(하부 노출면(4b, 5b))와 기판(61)과의 접합 강도(접속 강도)가 그리 크지 않다. 본 실시예에서는, 반도체 장치(1)의 외부 단자로서의 하부 노출면(4b, 5b)을 기판(61)의 도체 패턴(62)에 접속하는 것뿐만 아니라, 반도체 칩(3)에는 전기적으로 접속되어 있지 않은 현수 리드(10)의 하부 노출면(10b)도 기판(61)의 도체 패턴(62)에 접속한다. 현수 리드(10)의 하부 노출면(10b)도 기판(61)의 도체 패턴(62)에 접속하는 것에 의해, 반도체 장치(1)의 기판(61)에의 실장을 보강할 수 있어서, 반도체 장치(1)를 기판(61)에 확실하게 고정하는 것이 가능하게 된다. 이 때문에, 주변 환경의 온도 변화 등에 따라 반도체 장치(1)나 기판(61)이 휘었다고 해도, 반도체 장치(1)의 외부 단자로서의 하부 노출면(4b, 5b)이 기판(61)의 도체 패턴(62)으로부터 박리되는 것을 방지할 수 있다. 따라서, 반도체 장치(1)의 기판 실장의 신뢰성을 향상할 수 있다. 또, 현수 리드(10)의 하부 노출면(10b)은 반도체 장치(1)의 이면의 네 코너에 위치하고 있어, 그 네 코너의 하부 노출면(10b)을 기판(61)의 도체 패턴(62)에 접속하기 때문에, 반도체 장치(1)의 기판 실장의 신뢰성 향상 효과는 크다.
(제7 실시예)
도 41은, 본 발명의 다른 실시예의 반도체 장치의 저면도(이면도)이고, 도 42는 그 단면도이고, 도 43은 그 부분 확대 단면도이다. 도 41의 J-J선의 단면이 도 42에 거의 대응한다. 또한, 도 43은, 도 42와 동일한 단면이 도시되어 있다. 또, 도 41은, 상기 제1 실시예에 있어서의 도 3에 대응하고, 도 42는, 상기 제1 실시예에 있어서의 도 6에 대응한다.
상기 제1 실시예에서는, 각 현수 리드(10)에 있어서, 밀봉 수지부(2)의 이면(2a)에서 노출되는 것은, 하부 노출면(10b)의 일 개소이다. 본 실시예에서는, 밀봉 수지부(2)의 이면(2a)에서, 각 현수 리드(10)의 하면이 복수 개소, 예를 들면 2개소에서 노출한다.
도 41∼도 43에 도시되는 본 실시예의 반도체 장치(1c)에서는, 탭(7)의 네 코너에 그 일단이 접속되어 탭(7)의 외방을 향하여 연장하는 현수 리드(10)의 각각은, 상기 제1 실시예와는 달리, 밀봉 수지부(2)의 저면(2a)에서 복수 개소, 여기서는 2개소에서 노출되어 있다. 즉, 본 실시예에서는, 현수 리드(10)는, 밀봉 수지부(2)의 이면(2a)의 네 코너 근방 영역에서 노출되는 하부 노출면(외측 노출면)(10b)과, 하부 노출면(10b)보다도 이면(2a)의 내부측(내측)에서 노출되는 하부 노출면(내측 노출면)(10e)을 갖고 있다. 본 실시예에서는, 현수 리드(10)는, 하부 노출면(10b)과 하부 노출면(10e)과의 사이의 영역에서 현수 리드(10)의 하면측을 하프 에칭하는 것 등에 의해 두께를 (하부 노출면(10b, 10e)에서의 두께보다도) 상대적으로 얇게 하고 있다. 다른 형태로서, 현수 리드(10)에 굴곡부를 설치함으로써 하부 노출면(10b)과 하부 노출면(10e)과의 사이의 영역을 하부 노출면(10b, 10e)보다도 상방으로 들어 올리는 것도 할 수 있다. 다른 구성은 상기 제1 실시예와 거의 마찬가지이기 때문에, 여기서는 그 설명을 생략한다.
도 44 및 도 45는, 본 실시예의 반도체 장치(1c)를 기판(외부 기판, 마더 보드)(61)에 실장한 상태를 도시하는 단면도이다. 도 44는, 상기 제1 실시예의 도 4에 대응하는 단면도이고, 도 45는, 도 42에 대응하는 단면도이다.
반도체 장치(1c)를 기판(61)에 실장할 때에는, 도 44에 도시된 바와 같이, 기판(61) 상에 형성된 도체 패턴(단자, 도체부)(62)에, 반도체 장치(1c)의 외부 단자인 리드(4, 5)의 하부 노출면(4b, 5b)을, 땜납 등으로 이루어지는 도전성의 접합재(63)를 개재하여 접속(접합)한다. 또한, 본 실시예에서는, 도 45에 도시된 바와 같이, 반도체 장치(1c)의 현수 리드(10)의 하부 노출면(10b) 및 하부 노출면(10e)을, 기판(61) 상에 형성된 도체 패턴(62)에, 접합재(63)를 개재하여 접속한다.
도 41에 도시된 바와 같이 이면에서 외부 단자(하부 노출면(4b, 5b))가 지그재그 형상으로 배열되어 있는 반도체 장치에서는, 각 외부 단자(하부 노출면(4b, 5b))의 면적이 비교적 작기 때문에, 반도체 장치를 기판(61)에 실장했을 때에, 각 외부 단자(하부 노출면(4b, 5b))와 기판(61)과의 접합 강도(접속 강도)가 그리 크지 않다.
본 실시예에서는, 각 현수 리드(10)의 하면을, 복수 부분, 여기서는 2개의 하부 노출면(10b, 10e)에서 밀봉 수지부(2)의 이면(2a)으로부터 노출시키고, 반도체 장치(1c)를 기판(61)에 실장할 때에는, 반도체 장치(1c)의 외부 단자로서의 하부 노출면(4b, 5b)을 기판(61)의 도체 패턴(62)에 접속하는 것뿐만 아니라, 반도체 칩(3)에는 전기적으로 접속되어 있지 않은 현수 리드(10)의 하부 노출면(10b, 10e)도 기판(61)의 도체 패턴(62)에 접속한다. 현수 리드(10)의 하부 노출면(10b, 10e)도 기판(61)의 도체 패턴(62)에 접속하는 것에 의해, 반도체 장치(1c)의 기판(61)에의 실장을 보강할 수 있어서, 반도체 장치(1c)를 기판(61)에 의해 확실하게 고정하는 것이 가능하게 된다. 이 때문에, 주변 환경의 온도(변화) 등에 따라 반도체 장치(1c)나 기판(61)이 휘었다고 해도, 반도체 장치(1c)의 외부 단자로서의 하부 노출면(4b, 5b)이 기판(61)의 도체 패턴(62)으로부터 박리되는 것을 방지할 수 있다. 따라서, 반도체 장치(1c)의 기판 실장의 신뢰성을 향상할 수 있다. 또, 현수 리드(10)의 하부 노출면(10b, 10e)은 반도체 장치(1c)의 이면의 네 코너 및 그 내부(내측) 영역에 위치하고 있고, 그 하부 노출면(10b, 10e)을 기판(61)의 도체 패턴(62)에 접속할 수 있기 때문에, 반도체 장치(1c)의 기판 실장의 신뢰성 향상 효과는 크다. 또한, 각 현수 리드(10)에 있어서, 복수 부분, 여기서는 2개의 하부 노출면(10b, 10e)을 밀봉 수지부(2)의 이면(2a)으로부터 노출시킨 것에 의해, 현수 리드(10)와 기판(61)의 도체 패턴(62)과의 접합부의 수를 증대시킬 수 있어, 반도체 장치(1c)의 기판 실장의 신뢰성 향상 효과를 보다 높일 수 있다.
또한, 현수 리드(10)의 하부 노출면(10b)과 하부 노출면(10e)과의 사이의 영역에서도 현수 리드(10)의 하면을 밀봉 수지부(2)의 이면에서 노출시킨 경우에는, 현수 리드(10)의 노출면과 리드(5)의 하부 노출면(5b)이 근접하게 되어, 사이에서 접합재(63) 등을 개재하여 쇼트가 발생할 우려가 생긴다. 본 실시예에서는, 현수 리드(10)의 하부 노출면(10b)과 하부 노출면(10e)과의 사이의 영역에서는, 현수 리드(10)의 하면을 밀봉 수지부(2)의 이면에서 노출시키지 않고, 밀봉 수지부(2) 내에 밀봉시킨 것에 의해, 현수 리드(10)와 리드(4, 5)와의 사이의 쇼트의 발생을 방지할 수 있어, 반도체 장치의 신뢰성을 보다 향상할 수 있다.
또한, 도 41에서는, 현수 리드(10)의 하부 노출면(10b)의 면적과 하부 노출면(10e)의 면적이 거의 동일하게 되어 있지만, 현수 리드(10)의 하부 노출면(10b, 10e)의 면적은 여러가지 변경 가능하다. 도 46은, 다른 실시예의 반도체 장치의 부분 확대 저면도이고, 도 47은, 또 다른 실시예의 반도체 장치의 부분 확대 저면도이다. 도 46에 도시된 바와 같이, 현수 리드(10)의 하부 노출면(10b)을 하부 노출면(4b, 5b)보다도 크게 하여, 하부 노출면(10b)의 면적을 하부 노출면(10e)의 면적보다도 크게 할 수 있다. 또, 도 47에 도시된 바와 같이, 현수 리드(10)의 하부 노출면(10e)을 하부 노출면(4b, 5b)보다도 크게 할 수도 있다.
(제8 실시예)
도 48은, 본 발명의 다른 실시예의 반도체 장치의 저면도(이면도)이고, 도 49는 그 단면도이고, 도 50은 그 부분 확대 단면도이다. 도 48의 K-K선의 단면이 도 49에 거의 대응한다. 또한, 도 50은, 도 49와 동일한 단면이 도시되어 있다. 또, 도 48∼도 50은, 도 41∼도 43에 각각 대응한다.
도 48∼도 50에 도시되는 본 실시예의 반도체 장치(1d)에서는, 각 현수 리드(10)에 있어서, 상기 제7 실시예와 같이 하부 노출면(10b, 10e)을 밀봉 수지부(2)의 이면(2a)으로부터 노출시킴과 함께, 또한 탭(7)의 하면(7a)도 밀봉 수지부(2)의 이면(2a)으로부터 노출시키고 있다. 즉, 본 실시예에서는, 현수 리드(10)에 굴곡부(굴곡부(10a))를 형성하지 않고, 현수 리드(10)의 하부 노출면(10b, 10e)과 탭(7)의 하면(7a)을 대략 동일 평면 상에 존재하도록 현수 리드(10)를 형성하여, 현수 리드(10)의 하부 노출면(10b, 10e)과 탭(7)의 하면(7a)과 현수 리드(10)의 탭(7) 근방의 영역을 밀봉 수지부(2)의 이면(2a)에서 노출시키고 있다. 본 실시예에서는, 현수 리드(10)는, 하부 노출면(10b)과 하부 노출면(10e)과의 사이의 영역, 및 하부 노출면(10e)과 현수 리드(10)의 탭(7) 근방의 영역과의 사이의 영역에서, 현수 리드(10)의 하면측을 하프 에칭하는 것 등에 의해 두께를 (하부 노출면(10b, 10e)에서의 현수 리드의 두께보다도) 상대적으로 얇게 하고 있다. 다른 구성은 상기 제7 실시예의 반도체 장치(1c)와 거의 마찬가지이기 때문에, 여기서는 그 설명을 생략한다.
도시는 생략되어 있지만, 본 실시예의 반도체 장치(1d)도, 상기 제7 실시예의 반도체 장치(1c)와 같이, 기판(61)에 실장할 수 있다. 이 때, 본 실시예에서도, 상기 제7 실시예와 같이, 각 현수 리드(10)에 있어서, 복수 부분, 여기서는 하부 노출면(10b, 10e)을 밀봉 수지부(2)의 이면(2a)으로부터 노출시켜, 반도체 장치(1d)의 외부 단자로서의 하부 노출면(4b, 5b)을 기판(61)의 도체 패턴(62)에 접합재(63)를 개재하여 접속(접합)할 뿐만 아니라, 반도체 칩(3)에는 전기적으로 접속되어 있지 않은 현수 리드(10)의 하부 노출면(10b, 10e)도 기판(61)의 도체 패턴(62)에 접합재(63)를 개재하여 접속할 수가 있고, 또한, 밀봉 수지부(2)의 이면(2a)에서 노출되는 탭(7)의 하면(7a)도 기판(61)의 도체 패턴(62)에 접합재(63)를 개재하여 접속할 수 있다. 현수 리드(10)의 하부 노출면(10b, 10e)이나 탭(7)의 하면(7a)도 기판(61)의 도체 패턴(62)에 접속하는 것에 의해, 반도체 장치(1d)의 기판(61)에의 실장을 보강할 수 있어서, 반도체 장치(1d)를 기판에 의해 확실하게 고정하는 것이 가능하게 된다. 이 때문에, 주변 환경의 온도 변화 등에 따라 반도체 장치(1d)나 기판(61)이 휘었다고 해도, 반도체 장치(1d)의 외부 단자로서의 하부 노출면(4b, 5b)이 기판(61)의 도체 패턴(62)으로부터 박리되는 것을 보다 확실하게 방지할 수 있다. 따라서, 반도체 장치(1d)의 기판 실장의 신뢰성을 보다 향상할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 그 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
<산업 상의 이용 가능성>
본 발명은, 예를 들면 QFN 패키지 형태의 반도체 장치에 적용하기에 유효하다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 이하와 같다.
칩 탑재부에 탑재된 반도체 칩과, 칩 탑재부의 주위에 교대로 배치되고, 반도체 칩과 와이어를 개재하여 전기적으로 접속된 복수의 제1 리드부 및 복수의 제2 리드부와, 이들을 밀봉하는 밀봉 수지부를 갖고, 각 제1 리드부의 하면은 밀봉 수지부의 실장면의 주변 영역에서 노출되고, 각 제2 리드부의 하면은 제1 리드부보다도 밀봉 수지부의 실장면의 내부측에서 노출되는 반도체 장치에서, 제1 리드부의 상면의 밀봉 수지부로부터 노출되는 부분의 폭을 제1 리드부의 하면의 밀봉 수지부의 실장면에서 노출되는 부분의 폭보다도 작게 한 것에 의해, 반도체 장치의 신뢰성을 향상할 수 있다.
칩 탑재부에 탑재된 반도체 칩과, 칩 탑재부의 주위에 교대로 배치되고, 반도체 칩과 와이어를 개재하여 전기적으로 접속된 복수의 제1 리드부 및 복수의 제2 리드부와, 이들을 밀봉하는 밀봉 수지부를 갖고, 각 제1 리드부의 하면은 밀봉 수지부의 실장면의 주변 영역에서 노출되고, 각 제2 리드부의 하면은 제1 리드부보다도 밀봉 수지부의 실장면의 내부측에서 노출되는 반도체 장치에서, 제1 리드부의 하면의 밀봉 수지부의 실장면에서 노출되는 부분의 면적을 제2 리드부의 하면의 밀봉 수지부의 실장면에서 노출되는 부분의 면적보다도 크게 함으로써, 반도체 장치의 기판 실장의 신뢰성을 향상할 수 있다.
칩 탑재부에 탑재된 반도체 칩과, 칩 탑재부의 주위에 배치되고, 반도체 칩과 와이어를 개재하여 전기적으로 접속된 복수의 리드부와, 단부가 칩 탑재부에 접속하여 칩 탑재부의 외방을 향하여 연장하는 복수의 도체부와, 이들을 밀봉하는 밀봉 수지부를 갖는 반도체 장치에서, 각 리드부의 하면을 밀봉 수지부의 실장면에서 노출시키고, 각 도체부의 하면을 밀봉 수지부의 실장면의 복수 부분에서 노출시킨 것에 의해, 반도체 장치의 기판 실장의 신뢰성을 향상할 수 있다.
도 1은 본 발명의 일 실시예인 반도체 장치의 상면도.
도 2는 도 1의 반도체 장치의 측면도.
도 3은 도 1의 반도체 장치의 저면도.
도 4는 도 1의 반도체 장치의 단면도.
도 5는 도 1의 반도체 장치의 단면도.
도 6은 도 1의 반도체 장치의 단면도.
도 7은 도 1의 반도체 장치의 부분 확대 측면도.
도 8은 도 1의 반도체 장치의 부분 확대 상면도.
도 9는 도 1의 반도체 장치의 부분 확대 저면도.
도 10은 본 발명의 일 실시예인 반도체 장치의 설명도.
도 11은 리드의 상면도.
도 12는 리드의 단면도.
도 13은 리드의 단면도.
도 14는 리드의 단면도.
도 15는 리드의 단면도.
도 16은 리드프레임의 주요부 평면도.
도 17은 본 발명의 일 실시예인 반도체 장치의 제조 공정 중의 주요부 단면도.
도 18은 도 17에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 19는 도 18에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 20은 도 19에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 21은 도금 공정의 설명도.
도 22는 도 20에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 23은 리드프레임을 절단하는 공정의 설명도.
도 24는 리드프레임의 펀칭 영역을 설명하기 위한 평면도.
도 25는 리드프레임의 펀칭 영역을 설명하기 위한 평면도.
도 26은 리드의 상부 노출면의 폭과 하부 노출면의 폭을 동일하게 한 경우의 반도체 장치의 제조 공정 중의 주요부 단면도.
도 27은 리드의 상부 노출면의 폭과 하부 노출면의 폭을 동일하게 한 경우의 반도체 장치의 제조 공정 중의 주요부 단면도.
도 28은 리드의 상부 노출면의 폭과 하부 노출면의 폭을 동일하게 한 경우의 반도체 장치의 제조 공정 중의 주요부 측면도.
도 29는 본 발명의 다른 실시예인 반도체 장치의 부분 확대 측면도.
도 30은 도 29의 반도체 장치의 부분 확대 상면도.
도 31은 리드의 형상을 도시하는 평면도.
도 32는 도 31의 리드의 단면도.
도 33은 본 발명의 다른 실시예인 반도체 장치의 부분 확대 측면도.
도 34는 본 발명의 다른 실시예인 반도체 장치의 제조 공정 중의 단면도.
도 35는 도 34에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 36은 본 발명의 다른 실시예인 반도체 장치의 제조 공정 중의 단면도.
도 37은 도 36에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 38은 본 발명의 다른 실시예인 반도체 장치의 부분 확대 측면도.
도 39는 반도체 장치를 기판에 실장한 상태를 도시하는 단면도.
도 40은 반도체 장치를 기판에 실장한 상태를 도시하는 단면도.
도 41은 본 발명의 다른 실시예인 반도체 장치의 저면도.
도 42는 도 41의 반도체 장치의 단면도.
도 43은 도 41의 반도체 장치의 부분 확대 단면도.
도 44는 도 41의 반도체 장치를 기판에 실장한 상태를 도시하는 단면도.
도 45는 도 41의 반도체 장치를 기판에 실장한 상태를 도시하는 단면도.
도 46은 본 발명의 다른 실시예인 반도체 장치의 부분 확대 저면도.
도 47은 본 발명의 다른 실시예인 반도체 장치의 부분 확대 저면도.
도 48은 본 발명의 다른 실시예인 반도체 장치의 저면도.
도 49는 도 47의 반도체 장치의 단면도.
도 50은 도 47의 반도체 장치의 부분 확대 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 1a, 1b, 1c, 1d : 반도체 장치
2 : 밀봉 수지부
2a : 이면
2b, 4c, 5c, 10c : 절단면
3 : 반도체 칩
3a : 전극
4, 5 : 리드
4a, 5a : 상면
4b, 5b, 10, 10e : 하부 노출면
4d, 5d : 상부 노출면
6 : 본딩 와이어
7 : 탭
7a : 하면
9, 9a, 51 : 도금층
10 : 현수 리드
10a : 굴곡부
21 : 리드프레임
22 : 몰드 라인
23 : 프레임 틀
31 : 도금조
32 : 도금액
41 : 지지대
41a : 절단받이 다이
42 : 펀치
43a, 43b, 43c : 펀칭 영역
61 : 기판
62 : 도체 패턴
63 : 접합재

Claims (22)

  1. 복수의 전극을 갖는 반도체 칩과,
    상기 반도체 칩을 탑재하는 칩 탑재부와,
    도전체로 형성되고, 상기 칩 탑재부의 주위에 교대로 배치된 복수의 제1 리드부 및 복수의 제2 리드부와,
    상기 복수의 제1 리드부 및 상기 복수의 제2 리드부와 상기 반도체 칩의 상기 복수의 전극을 전기적으로 접속하는 복수의 와이어와,
    상기 반도체 칩, 상기 칩 탑재부, 상기 복수의 와이어, 상기 복수의 제1 리드부 및 상기 복수의 제2 리드부를 밀봉하는 밀봉 수지부
    를 구비하며,
    상기 복수의 제1 리드부와 상기 복수의 제2 리드부와의 사이는, 상기 밀봉 수지부를 구성하는 재료로 채워져 있고,
    상기 각 제1 리드부는, 그 하면이 상기 밀봉 수지부의 실장면의 주변 영역에서 노출한 제1 노출면과, 그 상면이 상기 밀봉 수지부로부터 노출한 제2 노출면을 갖고,
    상기 각 제2 리드부는, 그 하면이 상기 밀봉 수지부의 실장면의 상기 제1 노출면보다도 내부측에서 노출한 제3 노출면과, 그 상면이 상기 밀봉 수지부로부터 노출한 제4 노출면을 갖고,
    상기 각 제1 리드부의 상기 제2 노출면의 폭은 상기 제1 노출면의 폭보다도 작은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 리드부의 상기 제1 및 제2 노출면 위와 상기 제2 리드부의 상기 제3 및 제4 노출면 위에, 도금층을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 도금층은 전해 도금법에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 각 제1 리드부는, 그 측면이 상기 밀봉 수지부로부터 노출한 제5 노출면을 갖고, 상기 제1, 제2 및 제5 노출면은 연속하고 있고,
    상기 각 제2 리드부는, 그 측면이 상기 밀봉 수지부로부터 노출한 제6 노출면을 갖고, 상기 제4 및 제6 노출면은 연속하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 장치는, QFN 패키지 형태의 반도체 장치인 것을 특징으로 하는 반도체 장치.
  6. 복수의 전극을 갖는 반도체 칩과,
    상기 반도체 칩을 탑재하는 칩 탑재부와,
    도전체로 형성되고, 상기 칩 탑재부의 주위에 교대로 배치된 복수의 제1 리드부 및 복수의 제2 리드부와,
    상기 복수의 제1 리드부 및 상기 복수의 제2 리드부와 상기 반도체 칩의 상기 복수의 전극을 전기적으로 접속하는 복수의 와이어와,
    상기 반도체 칩, 상기 칩 탑재부, 상기 복수의 와이어, 상기 복수의 제1 리드부 및 상기 복수의 제2 리드부를 밀봉하는 밀봉 수지부
    를 구비하며,
    상기 각 제1 리드부는, 그 하면이 상기 밀봉 수지부의 실장면의 주변 영역에서 노출한 제1 노출면을 갖고,
    상기 각 제2 리드부는, 그 하면이 상기 밀봉 수지부의 실장면의 상기 제1 노출면보다도 내부측에서 노출한 제2 노출면을 갖고,
    상기 제1 노출면의 면적은 상기 제2 노출면의 면적보다도 큰 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 노출면의 상기 제1 리드부의 연장 방향에 수직인 방향의 폭은, 상기 제2 노출면의 상기 제2 리드부의 연장 방향에 수직인 방향의 폭보다도 작은 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 노출면의 상기 제1 리드부의 연장 방향에 평행한 방향의 길이는, 상기 제2 노출면의 상기 제2 리드부의 연장 방향에 평행한 방향의 길이보다도 큰 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 반도체 장치는, QFN 패키지 형태의 반도체 장치인 것을 특징으로 하는 반도체 장치.
  10. 복수의 전극을 갖는 반도체 칩과,
    상기 반도체 칩을 탑재하는 칩 탑재부와,
    도전체로 형성되고, 상기 칩 탑재부의 주위에 교대로 배치된 복수의 제1 리드부 및 복수의 제2 리드부와,
    상기 복수의 제1 리드부 및 상기 복수의 제2 리드부와 상기 반도체 칩의 상기 복수의 전극을 전기적으로 접속하는 복수의 와이어와,
    상기 반도체 칩, 상기 칩 탑재부, 상기 복수의 와이어, 상기 복수의 제1 리드부 및 상기 복수의 제2 리드부를 밀봉하는 밀봉 수지부
    를 구비하며,
    상기 복수의 제1 리드부와 상기 복수의 제2 리드부와의 사이는, 상기 밀봉 수지부를 구성하는 재료로 채워져 있고,
    상기 각 제1 리드부는, 그 하면이 상기 밀봉 수지부의 실장면의 주변 영역에서 노출한 제1 노출면을 갖고, 그 상면은 상기 밀봉 수지부로부터 노출되지 않고,
    상기 각 제2 리드부는, 그 하면이 상기 밀봉 수지부의 실장면의 상기 제1 노출면보다도 내부측에서 노출한 제2 노출면과, 그 상면이 상기 밀봉 수지부로부터 노출한 제3 노출면을 갖고 있는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 리드부의 상기 제1 노출면 위와 상기 제2 리드부의 상기 제2 및 제3 노출면 위에, 도금층을 갖는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 각 제1 리드부는, 그 측면이 상기 밀봉 수지부로부터 노출한 제4 노출면을 갖고, 상기 제1 및 제4 노출면은 연속하고 있고,
    상기 각 제2 리드부는, 그 측면이 상기 밀봉 수지부로부터 노출한 제5 노출면을 갖고, 상기 제3 및 제5 노출면은 연속하고 있는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서,
    상기 반도체 장치는, QFN 패키지 형태의 반도체 장치인 것을 특징으로 하는 반도체 장치.
  14. 복수의 전극을 갖는 반도체 칩과,
    상기 반도체 칩을 탑재하는 칩 탑재부와,
    도전체로 형성되고, 상기 칩 탑재부의 주위에 교대로 배치된 복수의 제1 리드부 및 복수의 제2 리드부와,
    상기 복수의 제1 리드부 및 상기 복수의 제2 리드부와 상기 반도체 칩의 상기 복수의 전극을 전기적으로 접속하는 복수의 와이어와,
    일단이 상기 칩 탑재부에 접속하고, 상기 칩 탑재부의 외방을 향하여 연장하는 복수의 도체부와,
    상기 반도체 칩, 상기 칩 탑재부, 상기 복수의 와이어, 상기 복수의 제1 리드부, 상기 복수의 제2 리드부 및 상기 복수의 도체부를 밀봉하는 밀봉 수지부
    를 구비하며,
    상기 각 제1 리드부는, 그 하면이 상기 밀봉 수지부의 실장면의 주변 영역에서 노출한 제1 노출면을 갖고,
    상기 각 제2 리드부는, 그 하면이 상기 밀봉 수지부의 실장면의 상기 제1 노출면보다도 내부측에서 노출한 제2 노출면을 갖고,
    상기 각 도체부는, 그 하면이 상기 밀봉 수지부의 실장면에서 노출한 제3 노출면과, 상기 칩 탑재부에 접속하는 측과는 반대측의 단부가 상기 밀봉 수지부로부터 노출한 제4 노출면을 갖고,
    상기 반도체 장치를 기판에 실장했을 때에, 상기 밀봉 수지부의 실장면에서 노출되는 상기 복수의 제1 리드부의 상기 제1 노출면, 상기 복수의 제2 리드부의 상기 제2 노출면 및 상기 복수의 도체부의 상기 제3 노출면을, 상기 기판에 접속한 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 복수의 도체부는, 상기 반도체 장치의 제조에 이용한 리드프레임의 현수 리드부에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 복수의 전극을 갖는 반도체 칩과,
    상기 반도체 칩을 탑재하는 칩 탑재부와,
    도전체로 형성되고, 상기 칩 탑재부의 주위에 배치된 복수의 리드부와,
    상기 복수의 리드부와 상기 반도체 칩의 상기 복수의 전극을 전기적으로 접속하는 복수의 와이어와,
    일단이 상기 칩 탑재부에 접속하고, 상기 칩 탑재부의 외방을 향하여 연장하는 복수의 도체부와,
    상기 반도체 칩, 상기 칩 탑재부, 상기 복수의 와이어, 상기 복수의 리드부 및 상기 복수의 도체부를 밀봉하는 밀봉 수지부
    를 구비하며,
    상기 각 리드부는, 그 하면이 상기 밀봉 수지부의 실장면에서 노출한 제1 노출면을 갖고,
    상기 각 도체부는, 그 하면이 상기 밀봉 수지부의 실장면에서 노출한 제2 노출면 및 제3 노출면과, 상기 칩 탑재부에 접속하는 측과는 반대측의 단부가 상기 밀봉 수지부로부터 노출한 제4 노출면을 갖고 있는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 복수의 도체부는, 상기 반도체 장치의 제조에 이용한 리드프레임의 현수 리드부에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 반도체 장치를 기판에 실장할 때에, 상기 밀봉 수지부의 실장면에서 노출되는 상기 각 리드부의 상기 제1 노출면과 상기 각 도체부의 상기 제2 및 제3 노출면을 상기 기판에 접속하는 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 복수의 리드부는, 상기 칩 탑재부의 주위에 교대로 배치된 복수의 제1 리드부 및 복수의 제2 리드부를 갖고,
    상기 각 제1 리드부는, 그 하면이 상기 밀봉 수지부의 실장면의 주변 영역에서 노출되고,
    상기 각 제2 리드부는, 그 하면이 상기 밀봉 수지부의 실장면의 상기 제1 리드부의 노출면보다도 내부측에서 노출되어 있는 것을 특징으로 하는 반도체 장치.
  20. QFN 패키지 형태의 반도체 장치의 제조 방법으로서,
    (a) 표면에 팔라듐 도금층을 형성한 리드프레임을 준비하는 공정,
    (b) 상기 리드프레임의 칩 탑재부 상에 복수의 전극을 갖는 반도체 칩을 탑재하는 공정,
    (c) 상기 리드프레임의 복수의 리드부와 상기 반도체 칩의 상기 복수의 전극을 복수의 와이어를 개재하여 전기적으로 접속하는 공정,
    (d) 상기 반도체 칩, 상기 칩 탑재부, 상기 복수의 와이어 및 상기 복수의 리드부를 밀봉하는 밀봉 수지부를 형성하는 공정,
    (e) 상기 리드프레임을 절단하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. QFN 패키지 형태의 반도체 장치의 제조 방법으로서,
    (a) 리드프레임을 준비하는 공정,
    (b) 상기 리드프레임의 칩 탑재부 상에 복수의 전극을 갖는 반도체 칩을 탑재하는 공정,
    (c) 상기 리드프레임의 복수의 리드부와 상기 반도체 칩의 상기 복수의 전극을 복수의 와이어를 개재하여 전기적으로 접속하는 공정,
    (d) 상기 반도체 칩, 상기 칩 탑재부, 상기 복수의 와이어 및 상기 복수의 리드부를 밀봉하는 밀봉 수지부를 형성하는 공정,
    (e) 상기 리드프레임을 절단하는 공정,
    (f) 상기 (e) 공정 후에, 상기 복수의 리드부의 상기 밀봉 수지부로부터 노출되는 부분 위에 도금층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. QFN 패키지 형태의 반도체 장치의 제조 방법으로서,
    (a) 리드프레임을 준비하는 공정,
    (b) 상기 리드프레임의 칩 탑재부 상에 복수의 전극을 갖는 반도체 칩을 탑재하는 공정,
    (c) 상기 리드프레임의 복수의 리드부와 상기 반도체 칩의 상기 복수의 전극을 복수의 와이어를 개재하여 전기적으로 접속하는 공정,
    (d) 상기 반도체 칩, 상기 칩 탑재부, 상기 복수의 와이어 및 상기 복수의 리드부를 밀봉하는 밀봉 수지부를 형성하는 공정,
    (e) 상기 리드프레임의 상기 밀봉 수지부를 형성한 측과는 반대측의 주면 위에 도금층을 형성하는 공정,
    (f) 상기 리드프레임을 절단하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101254803B1 (ko) * 2005-04-25 2013-04-15 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066545A (ja) * 2004-08-25 2006-03-09 Mitsubishi Electric Corp 電子部品パッケージ
JP4545537B2 (ja) * 2004-09-17 2010-09-15 富士通セミコンダクター株式会社 半導体装置及び半導体装置ユニット
KR100740358B1 (ko) * 2005-02-25 2007-07-16 야마하 가부시키가이샤 센서 및 센서 형성 방법
EP1884335A4 (en) * 2005-05-24 2010-01-13 Murata Manufacturing Co METHOD AND DEVICE FOR PRODUCING INSERTED PART
JP4732138B2 (ja) * 2005-11-11 2011-07-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US20070176303A1 (en) * 2005-12-27 2007-08-02 Makoto Murai Circuit device
US7947534B2 (en) * 2006-02-04 2011-05-24 Stats Chippac Ltd. Integrated circuit packaging system including a non-leaded package
TWI286375B (en) * 2006-03-24 2007-09-01 Chipmos Technologies Inc Leadless semiconductor package with electroplated layer embedded in encapsulant and the method for fabricating the same
US20080054496A1 (en) * 2006-08-30 2008-03-06 Neill Thornton High temperature operating package and circuit design
CN101246893A (zh) * 2007-02-13 2008-08-20 精材科技股份有限公司 具有高传导面积的集成电路封装体及其制作方法
US7796337B2 (en) * 2007-03-13 2010-09-14 Visera Technologies Company Limited Optical microstructure plate and fabrication mold thereof
US20090108418A1 (en) * 2007-10-29 2009-04-30 Wa-Hua Wu Non-leaded semiconductor package structure
TWI382503B (zh) * 2009-02-27 2013-01-11 Advanced Semiconductor Eng 四方扁平無引腳封裝
CN102428558B (zh) 2009-05-15 2014-06-25 罗姆股份有限公司 半导体装置
JP5183572B2 (ja) * 2009-06-08 2013-04-17 株式会社三井ハイテック リードフレーム及び半導体装置
JP5341679B2 (ja) * 2009-08-31 2013-11-13 株式会社日立製作所 半導体装置
JP5569097B2 (ja) * 2010-03-29 2014-08-13 富士通セミコンダクター株式会社 半導体装置及びリードフレーム
US8390103B2 (en) 2010-07-12 2013-03-05 Analog Devices, Inc. Apparatus for integrated circuit packaging
JP5204271B2 (ja) * 2011-06-16 2013-06-05 株式会社東芝 内視鏡装置および基板
US20140131086A1 (en) * 2011-09-06 2014-05-15 Texas Instuments Incorporated Lead Frame Strip with Half (1/2) Thickness Pull Out Tab
JP5953703B2 (ja) * 2011-10-31 2016-07-20 ソニー株式会社 リードフレームおよび半導体装置
US8890301B2 (en) * 2012-08-01 2014-11-18 Analog Devices, Inc. Packaging and methods for packaging
JP6205816B2 (ja) * 2013-04-18 2017-10-04 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
US9257306B2 (en) 2013-04-18 2016-02-09 Dai Nippon Printing Co., Ltd. Lead frame, method for manufacturing lead frame, semiconductor device, and method for manufacturing semiconductor device
JP6379448B2 (ja) * 2013-04-18 2018-08-29 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP5894209B2 (ja) * 2014-04-03 2016-03-23 ルネサスエレクトロニクス株式会社 半導体装置
JP6603169B2 (ja) * 2016-04-22 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6807050B2 (ja) * 2016-10-14 2021-01-06 大日本印刷株式会社 リードフレームおよび半導体装置
JP2017076809A (ja) * 2016-12-05 2017-04-20 大日本印刷株式会社 樹脂付リードフレーム、半導体装置、照明装置
US9978668B1 (en) 2017-01-17 2018-05-22 Fairchild Semiconductor Corporation Packaged semiconductor devices with laser grooved wettable flank and methods of manufacture
JP6885250B2 (ja) * 2017-07-31 2021-06-09 大日本印刷株式会社 リードフレームおよび半導体装置
WO2019026917A1 (ja) * 2017-07-31 2019-02-07 大日本印刷株式会社 リードフレーム、半導体装置および半導体装置の製造方法
US10312198B2 (en) * 2017-10-20 2019-06-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11869831B2 (en) 2020-10-08 2024-01-09 Mediatek Inc. Semiconductor package with improved board level reliability
WO2023218941A1 (ja) * 2022-05-13 2023-11-16 ローム株式会社 半導体装置、および、半導体装置の製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59168659A (ja) * 1983-03-15 1984-09-22 Furukawa Electric Co Ltd:The 集積回路用リ−ドフレ−ム
JPH0795580B2 (ja) * 1984-11-27 1995-10-11 松下電子工業株式会社 半導体装置
JPH0814028B2 (ja) * 1989-05-09 1996-02-14 凸版印刷株式会社 微細パターン構造体及びその製造方法
JPH03283645A (ja) * 1990-03-30 1991-12-13 Toppan Printing Co Ltd リードフレームおよびその製造方法
JP3905208B2 (ja) * 1997-02-27 2007-04-18 富士通株式会社 半導体装置及びその実装構造
JP3550875B2 (ja) * 1996-05-14 2004-08-04 ソニー株式会社 リードフレームとこれを用いた半導体装置
KR100242994B1 (ko) * 1996-12-28 2000-02-01 김영환 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
JPH1174404A (ja) * 1997-08-28 1999-03-16 Nec Corp ボールグリッドアレイ型半導体装置
JPH11238840A (ja) * 1998-02-19 1999-08-31 Oki Electric Ind Co Ltd リードフレーム
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
JP3046024B1 (ja) * 1999-04-23 2000-05-29 松下電子工業株式会社 リ―ドフレ―ムおよびそれを用いた樹脂封止型半導体装置の製造方法
JP2000349222A (ja) * 1999-06-07 2000-12-15 Sony Corp リードフレーム及び半導体パッケージ
JP3430976B2 (ja) 1999-07-09 2003-07-28 松下電器産業株式会社 リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2001185567A (ja) * 1999-12-22 2001-07-06 Hitachi Ltd 半導体装置およびその製造方法
JP3732987B2 (ja) * 1999-12-28 2006-01-11 株式会社ルネサステクノロジ 半導体装置
JP2002033432A (ja) * 2000-07-14 2002-01-31 Hitachi Ltd 半導体装置の製造方法
JP3660861B2 (ja) * 2000-08-18 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4547086B2 (ja) * 2000-12-25 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
JP3500362B2 (ja) * 2001-02-14 2004-02-23 松下電器産業株式会社 樹脂封止型半導体装置及びその製造方法
JP4109995B2 (ja) * 2001-02-28 2008-07-02 株式会社ルネサステクノロジ 半導体装置
JP2003007953A (ja) * 2001-06-27 2003-01-10 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
JP2003007954A (ja) * 2001-06-27 2003-01-10 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置の製造方法
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
US8129222B2 (en) * 2002-11-27 2012-03-06 United Test And Assembly Test Center Ltd. High density chip scale leadframe package and method of manufacturing the package
US7109570B2 (en) * 2003-09-08 2006-09-19 United Test And Assembly Test Center Ltd. Integrated circuit package with leadframe enhancement and method of manufacturing the same
US7495321B2 (en) * 2006-07-24 2009-02-24 Stats Chippac, Ltd. Leaded stacked packages having elevated die paddle

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101254803B1 (ko) * 2005-04-25 2013-04-15 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법

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