CN100446233C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN100446233C
CN100446233C CNB2004100059478A CN200410005947A CN100446233C CN 100446233 C CN100446233 C CN 100446233C CN B2004100059478 A CNB2004100059478 A CN B2004100059478A CN 200410005947 A CN200410005947 A CN 200410005947A CN 100446233 C CN100446233 C CN 100446233C
Authority
CN
China
Prior art keywords
electrode
semiconductor device
lead frame
housing
supporting piece
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100059478A
Other languages
English (en)
Other versions
CN1523666A (zh
Inventor
齐藤博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Publication of CN1523666A publication Critical patent/CN1523666A/zh
Application granted granted Critical
Publication of CN100446233C publication Critical patent/CN100446233C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01083—Bismuth [Bi]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种半导体器件及其制造方法。利用一个尺寸小于由半导体芯片的焊接垫(7)所围绕的半导体芯片的指定中央区域的引线框(10)制成一种半导体器件(1)，焊接垫与由电极支撑件(17)支撑的电极(20)相连，并通过焊线(8)与外框(11、13)和中间框(15)互连。在外框上形成一系列突出部(14)和凹陷部(16)，其中电极支撑件分别与外框的凹陷部互连。与引线框结合的半导体芯片被整体地封入树脂(2)中，仅仅电极表面暴露于外部，于是形成一个树脂封装。接着，将定位电极的电极支撑件切掉并部分地除去，从而电极彼此电绝缘。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件，并具体涉及LGA(Land Grid Array，岛栅阵列)型半导体器件，其中封装的尺寸被缩小至基本上与半导体芯片的尺寸相同。此外，本发明涉及一种LGA型的半导体器件，其中通过确保焊接的稳定性使封装几乎不与连接至外电路的电极分开。另外，本发明还涉及LGA型半导体器件的制造方法。
本发明要求的优先权为日本专利申请No.2003-44495，其内容在此参照引用。
背景技术
通常，半导体器件用这样一种方法来设计，即将半导体芯片和它们的电极整体地封入(或封装)树脂外壳中，其中电极部分地暴露至外部。传统上，半导体器件被构成为使其电极部分地和水平地从其封装的指定侧突出来，这样的一个例子在日本专利申请公开No.2000-286375(具体地，图2)中公开。为了适应最新发展和封装小型化以及增加伸出到半导体芯片外部的端子数量的需求，人们使用了一种称作“LGA”(岛栅阵列)型半导体器件，其中许多电极设置在封装壳体的背面(或安装面)。
上述LGA型半导体芯片的典型例子按下述方法制造：
图17显示出用于制造传统半导体器件的引线框的一个例子；图18是显示出用引线框制造的半导体器件的主要部分的横截面视图。
图17所示的引线框105包括一个端子支撑件151(用作其外框)，多个内端子102a布置在其内侧，多个外端子102b布置在其外侧。另外，一个台(stage)152设置在引线框105的中央并由四个台支撑153所支撑，台支撑153从引线框105的四角向内延伸。
将半导体芯片101安装并固定到引线框105的台152上。当半导体芯片101以面朝上的方式安装时，如图18所示，半导体芯片101的垫101a通过连接细线103与端子102(指的是上述端子102a和102b)的背面相连。相反，当半导体芯片101以面朝下的方式安装时(没有具体示出)，半导体芯片101的垫101a通过焊料凸点或焊料球直接与端子102相连。
如上所述，半导体芯片101和引线框105连接和装配在一起以便形成一个引线框组件，该组件被以这样一种方式封入(或封装进)树脂外壳104中，使得与外电路(未示出)相连的端子102的电极表面121暴露在外。接着，对端子102的电极表面121和暴露在树脂外壳104外部的端子支撑件151的指定部分进行抛光并在切割过程中去除；于是内端子102a与外端子102b分开了。实际上，制造者使用所谓多重连接引线框组件，其中引线框的多个单元互连在一起。因此，对外端子102b的外周边部分进行切割，使得单独的半导体器件彼此分开。参考标号DG表示在对端子支撑件151进行抛光和去除以后所留下的切槽。
在上面讨论的LGA型半导体器件中，端子102部分地延伸到半导体芯片102之外。为此，半导体器件的总体尺寸变得比半导体芯片101的尺寸大。这并没有满足前述半导体器件小型化的需求。
为了在前述半导体器件与外电路之间建立连接，半导体器件的底面(或安装面)应被浸入焊料槽中，以便在端子102的电极121处形成圆角，并且圆角与外电路的端子紧密接触。在该焊接期间，传统半导体器件有下列问题。
也就是说，端子表面123暴露于在封装104的指定表面上形成的切口表面141，从而‘暴露’的端子表面123设置成连续地接合电极表面121。因此，当半导体器件被浸入焊料槽中时，焊料被连续地形成在连续地接合电极表面121的端子表面123的周围，如图19A所示，这导致从电极表面121连续延伸的焊料圆角F的形成。这导致附着在电极表面121上的焊料的量变得不定；并且这因此导致与外电路的结合力的不希望的离散。另外，不稳定的焊料消耗会给生产管理带来难题。在焊接期间，焊料圆角F拉长，以形成跨接内端子102a和外端子102b的桥，如图19B所示。可选地，由于使用了过量的焊料，可能在与半导体器件结合在一起的外电路端子之间形成一个焊料桥(或多个焊料桥)。此外，当半导体器件在与外电路120结合后被向上拔起时，如图19C所示，端子102容易与封装104分开。
实际上，由于端子102由金属制成，而封装104由树脂制成，因此，端子102与封装104之间的结合力相对较弱。这产生了一种可能性，即由于因切割引起的冲击，很容易出现端子102和封装104之间的不希望的分离。上述日本专利申请公开No.2000-286375公开了一种解决该问题的解决方案，根据该方案，如图19D所示，将端子支撑件(在该公开文本中称作“耦联体”)从封装的背面除去，从而端子(或“连接件”)110单独地彼此隔开，其中为了提高与封装(或“树脂外壳体”)的附着力，引入线部分124设置在与端子110之间的分隔区相对的端子110的指定侧上。然而，由于端子的‘暴露’端面仍然与电极表面一起连续地形成，这个解决方案不能解决上述问题；因此，很难使粘结到电极表面等上的焊料圆角F的量稳定，很难避免由于焊接而出现桥(或多个桥)的形成。另外，上述公开文本中没有公开在彼此单独分开的端子110之间的分隔区之中的切口表面141的面对面侧上形成引入线部分124。这不能在端子110与封装104之间产生足够的结合力；因此，当半导体器件在与外电路结合在一起之后被向上拔起时，很难排除端子110与封装104之间发生分离的可能性。
发明内容
本发明的一个目的是提供一种半导体器件，其包括与外电路相连的端子和电极，其中半导体器件的总尺寸基本上与半导体芯片的尺寸相同，这样满足了近来对电子元件小型化的需求。
本发明的另一个目的是提供一种半导体器件，其中有可能使用来粘着端子和电极的焊料的量稳定，有可能避免由于焊接而出现桥，并且有可能实现充分的抗分离耐用性，于是即使当半导体器件在与外电路结合以后被拉起，也避免了端子分离的发生。
本发明的又一个目的是提供一种制造上述半导体器件的制造方法。
本发明的半导体器件基本上设计如下，即与多个电极电连接的半导体芯片被封入(或封装进)一个树脂外壳中，其中形成于电极中的电极表面暴露于树脂外壳的表面，并且从设置在半导体芯片的外周边部分中的多个焊接垫处向内设置。
前述设计和结构使得半导体器件具有与半导体芯片基本上相同的尺寸；因此，有可能使半导体器件小型化。
另外，焊料凸点被附着在半导体芯片的“暴露”电极表面，其中涂布在电极表面上的焊料的总量能够得到稳定；因此，有可能可靠地防止半导体芯片不期望地与树脂外壳分开。
而且，可以通过执行半切割在其上露出电极表面的树脂外壳指定表面上形成切槽，其中，举例来说，引线框的电极支撑件的切口表面可以暴露于切槽的侧壁。
在上面的叙述中，电极支撑件的切口表面可以暴露于至少一个切槽的‘相对设置’的侧壁。另外，形成于引线框的外框上的突出部和/或凹陷部的切口表面可以暴露于至少一个切槽的底面。
通过部分地切割与电极互连的电极支撑件，形成前述切槽，于是使得电极彼此电绝缘。暴露于每个切槽的侧壁的电极支撑件的每个切口表面被树脂围绕和覆盖，并在指定部位露出，其低于电极表面。当在电极表面上形成焊料凸点时，可靠地防止了焊料不期望地导出并与电极支撑件的切口表面结合。也就是说，有可能可靠地防止形成跨接于电极和最靠近部分的桥。因此，有可能使要消耗的焊料总量稳定，并因此使制造者容易进行生产管理；换句话说，有可能防止在生产期间的焊料浪费。在电极支撑件被切除并部分地除去以后，可用绝缘并防潮的树脂来填充前述切槽。
制造本发明的半导体器件的制造方法包括各种步骤；即，一个用来形成引线框的压制成形步骤，引线框包括外框、设置在外框内的多个电极、以及电极支撑件；一个拉制步骤，用来将电极支撑件拉制到比外框和电极表面低的位置；一个制造引线框组件的步骤，用来使与电极支撑件互连的电极与半导体芯片电连接；一个封入(或封装)步骤，用来在电极表面暴露的状态下用树脂包封引线框组件；以及一个切割步骤，用来部分地切除电极支撑件，于是将电极彼此分开。
因此，有可能使生产者容易地制造出尺寸基本上与半导体芯片的尺寸相同的半导体器件，这有助于半导体器件的小型化。
另外，该制造方法也可以提供一个电镀步骤，用来在‘暴露的’电极表面上进行金属电镀；和一个在半导体器件的‘镀覆金属’电极表面上形成焊料凸点的步骤，因此，在形成焊料凸点后，至少一部分电极支撑件使电极彼此分开。
根据上述制造半导体器件的方法，有可能使要消耗的焊料总量稳定；并因此使得生产者容易轻易地制造出一种半导体器件，其被设计用于可靠地防止半导体芯片与树脂外壳的不希望的分离。
在前述的压制成形步骤中，优选地是每个外框包括一系列突出部和凹陷部，其中每个突出部的高度与电极表面相同，并且每个凹陷部的位置比电极表面低。另外，优选地是在彼此相对设置的外框之间的大致中心位置处形成一个中间框。于是，有可能容易地和有效地形成引线框的基本结构。
在拉制步骤中有可能任意选用蚀刻、抛光和压制加工中的一种。这些方法中的每一种可轻易地实现电极支撑件位置的降低；因此，有可能使生产者任意采用这些方法中的任何一种，以便与设备相适合。
在分开电极的切割步骤中，优选地是切掉设置在外框上的突出部的峰部。也就是说，生产者可以在半导体器件装配好的稳定状态下集中地使电极彼此分开；因此，有可能有效地形成将与外电路连接的多个电极。
附图说明
本发明的这些和其他目的、方面和实施例将参照下面的附图进行更详细地描述，在附图中：
图1是显示出根据本发明优选实施例的半导体器件的外观的透视图；
图2是沿图1中A-A’线截取的横截面视图；
图3是显示出半导体器件制造方法的流程图；
图4是显示出用于制造半导体器件的引线框的平面图；
图5是将图4中用虚线围绕的引线框指定部分放大的放大透视图；
图6是沿图4中C-C’线截取的横截面视图；
图7A是沿图4中D-D’线截取的横截面视图；
图7B是沿图4中D-D’线截取的横截面视图；
图8是表示从正面看上去的图7A和7B的结构的另一个角度的横截面视图；
图9是表示与半导体芯片结合的引线框的平面图；
图10是将图9中用虚线E围绕的区域放大的放大透视图；
图11表示正在经受切割的半导体器件的指定部分的放大透视图；
图12是切割后的半导体器件的指定部分的放大透视图；
图13是沿图9中G-G’线截取的横截面视图，其图解显示出通过图9所示的中间框而形成的切槽的侧壁；
图14是沿图9中F-F’线截取的横截面视图；
图15是表示沿着图9所示的引线框的外框形成的切槽的平面图；
图16是沿图15中H-H’线截取的横截面视图；
图17是表示供半导体器件制造使用的引线框的一个传统已知例子的平面图；
图18是表示使用图17的引线框制造的半导体器件的基本部分的横截面视图；
图19A是表示半导体器件的基本部分的横截面视图，其中焊料圆角形成为连续地盖住电极表面和端子表面；
图19B是表示半导体器件的基本部分的横截面视图，其中焊料圆角形成为产生跨接相邻端子的桥；
图19C是表示半导体器件的基本部分的横截面视图，其中端子与受外力拉制的封装分开；
图19D是表示半导体器件的基本部分的横截面视图，其中为了增加端子和封装之间的附着力，引入线部分形成为从端子的指定侧突出。
具体实施方式
下面将参照附图通过举例来更详细地描述本发明。此处，本发明不一定限于所示例子，这些例子被用来与附图一起来描述本发明的概要，并且为了便利起见，附图省略了不需要用于解释本发明的不必要的元件。另外，附图没必要精确地画出，所以指定元件的形状、数目、比例不是必需与实际设计和产品相符合。
图1是表示根据本发明一个优选实施例的半导体器件的外观的透视图，图2是沿图1中A-A’线截取的横截面视图。如图1和2所示，半导体芯片5的焊接垫7通过焊接线8与引线框的电极相连，包括半导体芯片5的引线框整体结构被封入树脂2中，其中引线框的电极20仅仅暴露于树脂2的指定表面。如图1所示，多个焊料凸点3规则地设置在半导体器件1的指定表面上。另外，槽4以网格状方式形成并设置在半导体器件1的指定表面上，电极20在该表面上露出。如图2所示，与半导体芯片5的焊接垫7相比，在树脂2的指定表面上露出的‘暴露’电极20向内设置(朝着半导体芯片5的中心)。电极20的这种设置将在后面详细地描述。这可使半导体器件1的总尺寸显著地减小，该尺寸比半导体芯片5的尺寸略大。
根据其横截面结构在图2中示出的本实施例的半导体器件1，多个电极支撑件17设置在半导体芯片5之上，以伴随电极20，其中电极支撑件17和电极20固定在树脂2中，从而它们彼此相互绝缘，其中仅仅电极20部分地暴露于树脂2的外表面。另外，焊料凸点3分别形成于电极20的表面上。
在具体描述半导体器件1的结构之前，将详细描述本发明的制造方法。也就是说，半导体器件由下述步骤制得，在图3的流程图中简要地显示出这些步骤，即：引线框形成步骤、引线框装配步骤、封入(或封装)步骤、电镀步骤、焊料凸点形成步骤、以及切割(或除去)步骤，这些步骤将在下面描述。
1.引线框形成步骤
图4是表示在引线框形成步骤中形成的引线框单个单元的平面图(从半导体器件的安装表面侧看去)。实际上，此处提供一种多重连接引线框组件，其中多个引线框单元的每一个都具有如图4所示的相同尺寸和形状，在平面图中互连。为了方便起见，将图4所示的引线框的单个单元称作引线框10。引线框10使用具有正方形外形的金属板制成，其中外框11和13分别成对并彼此相对地设置在四边。在如图4所示的引线框10的情况下，中间框15设置成与‘成对’的外框11互连在一起。由电极支撑件17支撑的多个电极20设置在由中间框15隔开的外框13之间的区域内。在本实施例中，外框11和13、电极支撑件17、和电极20都电连接在一起，并根据需要，总体被称作电极部分。
前述的说明是相对于单个单元的引线框10而给出的。实际上，制造者处理的是多重连接引线框组件，其中多个引线框利用设置在每个引线框10的四角的引线框互连件18而互连在一起。
接着，引线框10经受拉制过程(drawing process)，该过程中，电极支撑件17的表面被拉制成比外框11和13的表面以及电极20的表面低一个台阶深度。这可以通过诸如采用光刻的蚀刻、抛光、和压制加工来实现。在图4中，‘画阴影线’部分表示‘拉制’部分，其在拉制过程中被拉制并且与其他部分相比位置较低。
另外，小凹陷部被形成在与电极支撑件17互连的外框11和13的指定位置处；于是沿着外框11和13在它们的整个长度上形成不平整处(或不同的高度部分)。此处，每个凹陷部与拉制部分相比还低一个台阶深度。因此，优选使用压制加工来形成沿外框11和13的凹陷部。
图5是将用虚线包围的区域放大的放大透视图，于是显示出外框13的不平整处以及离其最近的部分。具体地，外框11和13经受压制加工，从而它们包括一系列的突出部(或凸状体)14和凹陷部16，它们连续地和交替地设置。突出部14最终将被除去，从而使得电极彼此电绝缘。
电极支撑件17被设置成从凹陷部16延伸；并在电极支撑件17的指定位置处形成电极20。电极支撑件17经受拉制，从而使得其表面略低于电极20的表面。如图4所示，本实施例如此设计，使得在外框13之间的面积内由中间框15隔开的每个区域中电极沿两条线对齐，其中电极20分别由电极支撑件17对齐地固定在指定的位置，电极支撑件17在电极20的两侧延伸并且分别与外框11和13以及中间框15互连。
图6表示沿线C-C′(见图4)截取的横截面结构，该线穿过将电极20定位于中间框15两侧的电极支撑件17，其中中间框15的表面和电极20的表面定位在同一高度，同时，电极支撑件17的表面与中间框15的表面和电极20的表面相比降低了一个台阶深度。在这里，一个台阶深度’t’优选地和粗略地设定为引线框10的初始厚度’T’的50％左右。
图7A和7B显示出沿线D-D’截取的横截面结构，该线穿过在引线框10的一角处的、将单个电极20定位并与外框11和13互连的电极支撑件17，其中突出部14的表面与电极20的表面定位于同一高度，同时电极支撑件17的表面与突出部14的表面和电极20的表面相比降低了一个台阶深度’t’。在这里，电极支撑件17在接近外框11和13处与指定凹陷部16互连。有可能如图7A所示的一样在电极支撑件17上设置一个斜面。可选地，有可能如图7B所示的一样将电极支撑件17形成为曲柄形状。
图8显示出前述沿D-D’线截取的横截面结构，其是从正面观察得到的。它显示出突出部14和凹陷部16连续地和交替地设置，其中电极支撑件17由凹陷部16处远离，并接着与电极20互连。顺便说一句，外框11和13、电极支撑件17和电极20总体称作电极部分。
2.引线框装配步骤
半导体芯片5以面朝上的方式焊接到按上面描述加工的引线框10上。图9是表示与半导体芯片5结合的引线框10的平面图，其中引线框10设置在由焊接垫7所围绕的中心区域内，焊接垫7设置在半导体芯片5的外周边部分中。这种设置使得半导体器件具有与半导体芯片5基本上相同的尺寸，而这是开发本发明的最终目的。半导体芯片5的焊接垫7通过焊线8与前述引线框10的电极部分内的相应凹陷部16相连。于是，有可能最终制得引线框组件。
图10是将图9中由虚线E包围的区域放大的放大透视图，其包括外框13的不平整处以及它们的最接近部分。
如图10所示，突出部14和凹陷部16连续地和交替地设置在外框13上，其中将电极20定位的电极支撑件17分别由凹陷部16延伸。在这里，凹陷部16通过焊线8分别与半导体芯片5的焊接垫7相连。凹陷部16的底面安装在半导体芯片5上，中间插入绝缘带19。
3.封入(或封装)步骤
前述引线框组件(实际上是多重连接引线框组件)安装在设置有空腔的组合模中，熔化的树脂被引入空腔中并接着硬化。于是，有可能形成分别与引线框的多个单元联通的一系列封装。在该包封步骤中，树脂被填入到通过拉制电极互连件而形成的空间中，在电极互连件周围树脂硬化。
于是，将一系列硬化材料从组合模中取出，从而得到多单元半导体器件的连续体，其中各个单元的电极20的表面暴露于半导体器件的安装表面。
4.电镀步骤
接着，在半导体器件的安装表面上进行金属电镀。实际上，优选使用低熔点合金，如Sn-Pb合金、Sn-Bi合金、和Sn-Cu合金。使用这样的合金，镀层可在电极20的暴露表面上充分地形成。
5.焊料凸点形成步骤
接下来，形成于电极20暴露表面上的镀层被加热和融化，从而低熔点合金得到球化处理以形成凸点。可选地，将指定的溶剂涂布到镀层表面上，在加热条件下向着镀层按压焊料凸点，于是形成了焊料凸点。
6.切割步骤
对于多单元半导体器件的连续体，切槽4沿着外框11和13以及中间框15形成，如图9所示。图11是显示出正经受切割的半导体器件指定部分的外观的放大透视图，其中沿着外框11和13进行切割。特别是，半切割(half-dicing)进行到由图11中的平面S表示的程度，从而外框11和13的突出部14部分地经受切割。
图11没有具体地表示出中间框15，其在半切割时被除去了，从而电极互连件彼此分开。
于是，有可能如图12所示将凹陷部16互相隔开，由此，电极部分彼此独立地隔开。
图13是沿图9中G-G′线截取的横截面图，其图示出穿过中间框15形成的切槽的侧壁。也就是说，电极支撑件17的切口表面连续地设置，并且暴露于穿过中间框15而形成的切槽的两个侧壁。每个电极支撑件17的切口表面的四个侧面被前述树脂2覆盖和包围，其中将每个电极支撑件17的上侧面从树脂2的表面降低了指定深度’t’。由于在每个电极支撑件17被树脂2牢固地固定和围绕的状态下半导体器件与外电路相连，因此即使当半导体器件受外力拉动时，也可以可靠地防止电极20与树脂2分离。
图14给出与图6相似的图示，它是沿F-F’线截取的横截面视图，该线穿过将电极20定位于图9所示的中间框15两侧的电极支撑件17，其中中间框15经受半切割，从而相应地形成切槽4。在这里，焊料凸点3形成于电极20的表面上，该电极20的表面通过镀层22暴露于树脂2的表面。
图15是显示出在每个外框11和13上形成的切槽4的平面图。如上所述，切槽4通过半切割形成，从而外框11和13的突出部14被切掉并被除去。因此，没有部件暴露在沿每个外框11和13形成的切槽4的侧壁上，而在突出部14被切掉后仅仅剩余的切口表面14a暴露于切槽4的底部。所有的电极支撑件17、凹陷部16、和焊线8都嵌在树脂2中。
图16是沿图15中的H-H’线截取的横截面视图，其显示出前述部件嵌在树脂2中的横截面结构。如图16所示，切槽4的深度止于突出部14的切口表面14a处，从而所有的电极支撑件17、凹陷部16、和焊线8完全地嵌在树脂2中，而仅仅电极20部分地暴露于树脂20的表面，并且焊料凸点3通过镀层22形成于电极20的表面上。
如上所述，本实施例的半导体器件以这样一种方式设计，即仅仅电极表面暴露于树脂表面，其中暴露于在树脂中形成的切槽的电极互连件的切口表面被树脂围绕，并防止其与电极表面连续地结合。这可靠地防止了在镀层形成期间形成跨过电极表面和电极互连件的切口表面的焊料桥。另外，有可能使消耗的焊料总量稳定，因此生产者很容易进行生产管理。
顺便说一句，前述在树脂中形成的切槽可以按原样保留。可选地，在电极互连件彼此分开以后，有可能用绝缘和防潮的树脂填充切槽。由于电极互连件的切口表面用树脂封闭，有可能提高半导体器件的防尘和防潮性能；于是，有可能保证半导体器件的更稳定运行。
而且，有可能在半导体器件的电极表面上形成焊料凸点或焊料球。另外，形成凸点或球时所使用的材料不一定局限于焊料，其例如可以用金、银、铜或包括从金、银和铜中选取的至少两种元素的合金或者导电性聚合物。
如前所述，本发明具有各种效果和优点，这将在下面描述。
(1)本发明的半导体器件的特征在于与外电路连接的电极设置在半导体芯片的焊接垫的外围配置的内侧。这使得半导体器件的总尺寸基本上与半导体芯片的尺寸相同。因此，有可能容易地实现半导体器件的小型化。
(2)该半导体器件被设计来防止电极表面与电极互连件的切口表面连续地结合。这可靠地防止了形成跨接于电极和电极互连件之间的焊料桥。因此，有可能使要消耗的焊料总量稳定；并因此使得制造者容易进行生产管理。
(3)由于所有的电极互连件都嵌在用来封装包括半导体芯片的半导体器件的基本部件的树脂中，因此有可能显著地提高电极与树脂外壳之间的结合力；因此，即使在半导体器件被向上/向下拔或拉时，也有可能可靠地防止电极与树脂外壳分开。
由于本发明可以实施为多种形式而不背离其精神或基本特征，因此本实施例是示例性的而非限制性的，由于本发明的范围由附加的权利要求而非由前面的说明来限定，因此落在权利要求边界和范围之内的所有变化或该边界和范围的等价物都将被权利要求所涵盖。

Claims (16)

1.一种半导体器件，包括：
一半导体芯片(5)；和
多个电极(20)，其与所述半导体芯片连接并且被包封在树脂外壳(2)中，使得所述电极的表面从所述树脂外壳的表面露出，
其中所述电极的表面设置在由所述半导体芯片的多个焊接垫(7)包围的预定区域的内部；
其中通过半切割在其上露出所述电极表面的所述树脂外壳表面上形成多个切槽(4)；
其中所述多个电极被与引线框(10)互连并隐埋在所述树脂外壳中的多个电极支撑件(17)所支撑；
其中所述电极支撑件被部分切除，使得其切口表面从至少一个切槽中露出。
2.根据权利要求1的半导体器件，其中多个凸点(3)或球分别粘接到所述电极的露出表面上。
3.根据权利要求2的半导体器件，其中所述多个凸点或球均由焊料、金、银、铜或者包括从金、银和铜中选取的至少两种元素的合金或者导电聚合物制成。
4.根据权利要求1的半导体器件，其中所述电极支撑件被部分切除，使得其切口表面从至少一个切槽的两个侧壁露出。
5.根据权利要求1的半导体器件，其中所述引线框包括多个外框(11，13)，每一外框包括多个不平整处(14，16)，其中所述多个不平整处包括沿所述外框连续地和交替地设置的一系列突出部(14)和凹陷部(16)。
6.根据权利要求5的半导体器件，其中至少一个外框被切割，使得在所述突出部的切口表面从至少一个切槽的底部露出。
7.根据权利要求5的半导体器件，其中所述引线框还包括用于分割由所述多个外框定义的区域的中间框(15)。
8.根据权利要求5的半导体器件，其中所述多个电极支撑件分别与所述多个不平整处中的多个凹陷部(16)连接。
9.一种制造半导体器件(1)的方法，包括步骤：
压制金属材料以制备引线框(10)，所述引线框包括多个外框(11，13)、与所述多个外框连接的多个电极支撑件(17)以及分别被所述多个电极支撑件所支撑的多个电极(20)；
拉制所述多个电极支撑件，使得其位置低于所述电极和至少一部分所述外框的表面；
形成引线框组件，其中半导体芯片(5)与所述多个电极电连接；
将所述引线框组件包封在树脂外壳(2)内，使得所述电极的表面从所述树脂外壳的表面露出；以及
切割所述电极支撑件的至少预定部分，使得所述多个电极彼此分开。
10.根据权利要求9的制造半导体器件的方法，还包括步骤：
在所述电极的露出表面上分别实施金属镀覆；和
在所述电极的镀覆表面上形成多个凸点(3)或球。
11.根据权利要求10的制造半导体器件的方法，其中当在所述电极的镀覆表面上形成多个凸点或球后，切除所述电极支撑件的预定部分使得所述多个电极彼此分开。
12.根据权利要求10的制造半导体器件的方法，其中所述多个凸点或球均由焊料、金、银、铜、或者包括从金、银和铜中选取的至少两种元素的合金、或者导电聚合物制成。
13.根据权利要求9的制造半导体器件的方法，其中对所述引线框实施压制加工，使得沿至少一个外框形成包括一系列突出部(14)和凹陷部(16)的多个不平整处，并且其中每个突出部位于与每个电极表面匹配的高度，并且每个凹陷部位于低于每个电极表面的高度；
14.根据权利要求9的制造半导体器件的方法，其中所述引线框还包括位于由所述外框定义的区域的中心处的中间框(15)。
15.根据权利要求9的制造半导体器件的方法，其中按照蚀刻、抛光和压制加工中的一种将所述多个电极支撑件拉到适当的位置。
16.根据权利要求13的制造半导体器件的方法，其中对所述外框的突出部实施切割，使得沿所述外框设置的所述突出部的峰部被切除。
CNB2004100059478A 2003-02-21 2004-02-23 半导体器件及其制造方法 Expired - Fee Related CN100446233C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP044495/03 2003-02-21
JP2003044495A JP3952963B2 (ja) 2003-02-21 2003-02-21 半導体装置及びその製造方法
JP044495/2003 2003-02-21

Publications (2)

Publication Number Publication Date
CN1523666A CN1523666A (zh) 2004-08-25
CN100446233C true CN100446233C (zh) 2008-12-24

Family

ID=32866484

Family Applications (2)

Application Number Title Priority Date Filing Date
CNU2004200038320U Expired - Lifetime CN2692838Y (zh) 2003-02-21 2004-02-23 半导体器件
CNB2004100059478A Expired - Fee Related CN100446233C (zh) 2003-02-21 2004-02-23 半导体器件及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNU2004200038320U Expired - Lifetime CN2692838Y (zh) 2003-02-21 2004-02-23 半导体器件

Country Status (5)

Country Link
US (2) US7192808B2 (zh)
JP (1) JP3952963B2 (zh)
KR (1) KR100692325B1 (zh)
CN (2) CN2692838Y (zh)
TW (1) TWI230452B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3952963B2 (ja) * 2003-02-21 2007-08-01 ヤマハ株式会社 半導体装置及びその製造方法
WO2007089209A1 (en) 2006-02-01 2007-08-09 Infineon Technologies Ag Fabrication of a qfn integrated circuit package
US8334467B2 (en) * 2009-06-17 2012-12-18 Lsi Corporation Lead frame design to improve reliability
US8420508B2 (en) * 2010-03-17 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with bump contact on package leads and method of manufacture thereof
US9929076B2 (en) * 2011-04-21 2018-03-27 Alpha And Omega Semiconductor Incorporated Semiconductor package of a flipped MOSFET chip and a multi-based die paddle with top surface groove-divided multiple connecting areas for connection to the flipped MOSFET electrodes
JP2013232620A (ja) 2012-01-27 2013-11-14 Rohm Co Ltd チップ部品

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219463A (ja) * 1996-02-08 1997-08-19 Shinko Electric Ind Co Ltd 半導体装置
JPH11150161A (ja) * 1997-11-17 1999-06-02 Matsushita Electron Corp リードフレームとその製造方法およびそのリードフレームを使用した半導体装置
JP2000315700A (ja) * 1999-04-28 2000-11-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2002190552A (ja) * 2000-12-20 2002-07-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
CN2692838Y (zh) * 2003-02-21 2005-04-13 雅马哈株式会社 半导体器件

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3400877B2 (ja) * 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
JPH08306853A (ja) * 1995-05-09 1996-11-22 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
JPH10144853A (ja) 1996-11-07 1998-05-29 Toshiba Corp 半導体装置
US6083837A (en) * 1996-12-13 2000-07-04 Tessera, Inc. Fabrication of components by coining
KR100246333B1 (ko) 1997-03-14 2000-03-15 김영환 비 지 에이 패키지 및 그 제조방법
JP3611948B2 (ja) * 1997-05-16 2005-01-19 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
JP3655069B2 (ja) * 1997-10-27 2005-06-02 沖電気工業株式会社 樹脂封止型半導体装置とその製造方法
JP3521758B2 (ja) 1997-10-28 2004-04-19 セイコーエプソン株式会社 半導体装置の製造方法
US6097087A (en) * 1997-10-31 2000-08-01 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
JPH11312749A (ja) * 1998-02-25 1999-11-09 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
US6031282A (en) * 1998-08-27 2000-02-29 Advantest Corp. High performance integrated circuit chip package
KR200328474Y1 (ko) * 1998-10-22 2003-11-28 주식회사 하이닉스반도체 볼그리드어레이패키지
JP3297387B2 (ja) * 1998-11-20 2002-07-02 沖電気工業株式会社 半導体装置の製造方法
JP2000232181A (ja) 1998-12-08 2000-08-22 Nec Kyushu Ltd Ｂｇａ構造の半導体装置及びｌｇａ構造の半導体装置並びにその製造方法
JP3976441B2 (ja) 1999-03-30 2007-09-19 三洋電機株式会社 半導体装置
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
US6528349B1 (en) * 1999-10-26 2003-03-04 Georgia Tech Research Corporation Monolithically-fabricated compliant wafer-level package with wafer level reliability and functionality testability
US6847103B1 (en) * 1999-11-09 2005-01-25 Amkor Technology, Inc. Semiconductor package with exposed die pad and body-locking leadframe
JP3420153B2 (ja) 2000-01-24 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2001217354A (ja) * 2000-02-07 2001-08-10 Rohm Co Ltd 半導体チップの実装構造、および半導体装置
JP2002043338A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 半導体デバイス及びその製造装置並びに製造方法
US6762502B1 (en) * 2000-08-31 2004-07-13 Micron Technology, Inc. Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof
US6597065B1 (en) * 2000-11-03 2003-07-22 Texas Instruments Incorporated Thermally enhanced semiconductor chip having integrated bonds over active circuits
US7170149B2 (en) * 2001-04-13 2007-01-30 Yamaha Corporation Semiconductor device and package, and method of manufacture therefor
JP4598316B2 (ja) 2001-07-06 2010-12-15 パナソニック株式会社 樹脂封止型半導体装置およびその製造方法
US6885086B1 (en) * 2002-03-05 2005-04-26 Amkor Technology, Inc. Reduced copper lead frame for saw-singulated chip package
JP3866127B2 (ja) * 2002-03-20 2007-01-10 株式会社ルネサステクノロジ 半導体装置
SG109495A1 (en) * 2002-04-16 2005-03-30 Micron Technology Inc Semiconductor packages with leadfame grid arrays and components and methods for making the same
DE10333841B4 (de) * 2003-07-24 2007-05-10 Infineon Technologies Ag Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
US20050046022A1 (en) * 2003-08-26 2005-03-03 Micrel, Incorporated Semiconductor devices integrated with wafer-level packaging
US20050046016A1 (en) * 2003-09-03 2005-03-03 Ken Gilleo Electronic package with insert conductor array

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219463A (ja) * 1996-02-08 1997-08-19 Shinko Electric Ind Co Ltd 半導体装置
JPH11150161A (ja) * 1997-11-17 1999-06-02 Matsushita Electron Corp リードフレームとその製造方法およびそのリードフレームを使用した半導体装置
JP2000315700A (ja) * 1999-04-28 2000-11-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2002190552A (ja) * 2000-12-20 2002-07-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
CN2692838Y (zh) * 2003-02-21 2005-04-13 雅马哈株式会社 半导体器件

Also Published As

Publication number Publication date
JP2004253719A (ja) 2004-09-09
CN1523666A (zh) 2004-08-25
US20040164399A1 (en) 2004-08-26
US7192808B2 (en) 2007-03-20
US20060012025A1 (en) 2006-01-19
TW200425452A (en) 2004-11-16
KR100692325B1 (ko) 2007-03-09
TWI230452B (en) 2005-04-01
KR20040075761A (ko) 2004-08-30
JP3952963B2 (ja) 2007-08-01
CN2692838Y (zh) 2005-04-13

Similar Documents

Publication Publication Date Title
US7132315B2 (en) Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
CN101834166B (zh) 具有支架触点以及管芯附垫的无引脚集成电路封装
KR100381837B1 (ko) 플라스틱 집적회로 장치 패키지와 마이크로 리드프레임 및
US7579674B2 (en) Semiconductor package configuration with improved lead portion arrangement
JP3038553B2 (ja) 半導体パッケ―ジ用基板及び半導体パッケ―ジ並びにそれらの製造方法
US7662672B2 (en) Manufacturing process of leadframe-based BGA packages
KR102645483B1 (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US20110201159A1 (en) Semiconductor package and manufacturing method thereof
US20110001225A1 (en) Semiconductor device and method for manufacturing the same
KR20060121823A (ko) 가역 리드리스 패키지, 및 이를 제조 및 사용하기 위한방법
TWI556370B (zh) 半導體封裝及用於其之方法
JP2005191240A (ja) 半導体装置及びその製造方法
CN101477972A (zh) 引线框、具备引线框的电子元器件及其制造方法
JP2001326295A (ja) 半導体装置および半導体装置製造用フレーム
KR20140032923A (ko) 와이어리스 모듈
US20040238923A1 (en) Surface-mount-enhanced lead frame and method for fabricating semiconductor package with the same
CN100446233C (zh) 半导体器件及其制造方法
KR100253376B1 (ko) 칩 사이즈 반도체 패키지 및 그의 제조 방법
JP2000196153A (ja) チップ電子部品およびその製造方法
CN106057685A (zh) 封装方法及倒装芯片封装结构
KR100460048B1 (ko) 범프 칩 케리어 패키지 및 그의 제조방법
JP2003197828A (ja) 樹脂封止型半導体装置
JP2006253360A (ja) 半導体装置の製造方法及び半導体装置
KR100800135B1 (ko) 칩 사이즈 패키지 제조방법
JP3500361B2 (ja) リードフレーム及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1064802

Country of ref document: HK

C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1064802

Country of ref document: HK

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081224

Termination date: 20170223