CN106057685A - 封装方法及倒装芯片封装结构 - Google Patents

封装方法及倒装芯片封装结构 Download PDF

Info

Publication number
CN106057685A
CN106057685A CN201610607544.3A CN201610607544A CN106057685A CN 106057685 A CN106057685 A CN 106057685A CN 201610607544 A CN201610607544 A CN 201610607544A CN 106057685 A CN106057685 A CN 106057685A
Authority
CN
China
Prior art keywords
metal
column
metal line
metal column
patterned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610607544.3A
Other languages
English (en)
Inventor
谭小春
陆培良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Silicon Microelectronics Technology Co Ltd
Original Assignee
Hefei Silicon Microelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Silicon Microelectronics Technology Co Ltd filed Critical Hefei Silicon Microelectronics Technology Co Ltd
Priority to CN201610607544.3A priority Critical patent/CN106057685A/zh
Publication of CN106057685A publication Critical patent/CN106057685A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供一种封装方法及倒装芯片封装结构，所述封装方法包括如下步骤：提供一基板及一芯片，所述芯片的焊盘表面具有一第一金属柱；在所述基板上表面形成图形化的金属布线底层，所述金属布线底层具有多个金属垫；在所述金属垫的上表面形成至少一个第二金属柱，所述第二金属柱的高度大于所述第一金属柱的高度；将所述第一金属柱与所述第二金属柱焊接；塑封所述芯片、第一金属柱、第二金属柱及图形化的金属布线底层；去除所述基板，以使金属布线底层的金属垫下表面裸露，形成倒装芯片封装结构。本发明的优点在于，第二金属柱的高度大于芯片侧的第一金属柱的高度，该结构能够降低应力，避免芯片受到损坏，且节约成本，可将成本降低至20％。

Description

封装方法及倒装芯片封装结构
技术领域
本发明涉及半导体封装领域，尤其涉及一种封装方法及倒装芯片封装结构。
背景技术
以往的一级封装技术都是将芯片的有源区面朝上，背对基板和贴后键合，如引线键合和载带自动键合(TAB)。倒装芯片封装则将芯片有源区面对基板，通过芯片上呈阵列排列的焊料凸点实现芯片与衬底的互连。硅片直接以倒扣方式安装到印制电路板，从硅片向四周引出输入输出端，互联的大大缩短，减小了相移电路的延迟，有效地提高了电性能。显然，这种芯片互连方式能提供更高的输入输出端的密度。倒装占有面积几乎与芯片大小一致。在所有表面安装技术中，倒装芯片可以达到最小、最薄的封装。
但是，现有的倒装封装方法存在应力大的缺点，会导致芯片受到损坏。因此，亟需一种封装方法，降低倒装封装的应力，避免芯片受到损坏。
发明内容
本发明所要解决的技术问题是，提供一种封装方法及倒装芯片封装结构，其能够降低应力，避免芯片受到损坏，且节约成本。
为了解决上述问题，本发明提供了一种封装方法，包括如下步骤：提供一基板及一芯片，所述芯片的焊盘表面具有一第一金属柱；在所述基板上表面形成图形化的金属布线底层，所述金属布线底层具有多个金属垫；在所述金属垫的上表面形成至少一个第二金属柱，所述第二金属柱的高度大于所述第一金属柱的高度；将所述第一金属柱与所述第二金属柱焊接；塑封所述芯片、第一金属柱、第二金属柱及图形化的金属布线底层；去除所述基板，以使金属布线底层的金属垫下表面裸露，形成倒装芯片封装结构。
进一步，还包括一在第二金属柱对应位置形成至少一个图形化的金属布线中间层的步骤，所述金属布线中间层在第二金属柱位置具有金属垫，至少一个所述金属布线中间层沿所述第二金属柱高度方向间隔分割所述第二金属柱。
进一步，在第二金属柱对应位置形成至少一个图形化的金属布线中间层的方法包括如下步骤：在所述金属垫的上表面形成至少一个第二金属柱步骤中，缩短所述第二金属柱的高度，在此定义该缩短的第二金属柱为次第二金属柱；采用塑封材料或绝缘材料覆盖所述图形化的金属布线底层、基板及次第二金属柱，形成一绝缘层，所述次第二金属柱的上表面暴露与所述绝缘层上表面；在所述绝缘层上表面形成一图形化的金属布线中间层，所述图形化的金属布线中间层的金属垫对应所述次第二金属柱的位置；在所述图形化的金属布线中间层的金属垫上表面形成一凸起，该凸起与所述次第二金属柱共同构成所述第二金属柱，从而在所述基板表面形成由金属布线底层、第二金属柱及沿所述第二金属柱高度方向间隔分割所述第二金属柱的金属布线中间层构成的结构，所述第二金属柱及所述金属布线中间层的高度之和大于所述第一金属柱的高度。
进一步，在所述金属垫的上表面形成至少一个第二金属柱的步骤中，采用绝缘材料覆盖所述图形化的金属布线底层及基板，形成绝缘层，并在所述金属布线底层的金属垫对应位置形成过孔，暴露出所述金属垫；在所述绝缘层上表面形成一图形化的金属布线中间层的步骤中，同时在所述过孔中沉积金属，形成所述次第二金属柱。
进一步，在焊接步骤之前，还包括一在至少一个所述第二金属柱侧壁和/或至少一个所述图形化的金属布线底层的金属垫的侧壁和/或至少一个所述图形化的金属布线中间层的金属垫的侧壁形成用于锁定封装结构塑封体的凸起的步骤。
进一步，在所述基板一表面形成图形化的金属布线底层及在所述金属垫的上表面形成至少一个第二金属柱的方法包括如下步骤：在所述基板上表面沉积图形化的第一掩膜层；在所述第一掩膜层的图形处沉积金属，形成图形化的金属布线底层，所述第一掩膜层的图形处沉积成所述金属布线底层的金属垫；在所述第一掩膜层及金属布线底层表面沉积图形化的第二掩膜层，所述第二掩膜层的图形处对应所述金属垫；在所述第二掩膜层的图形处沉积金属，以在所述金属垫上表面形成至少一个第二金属柱。
进一步，在去除所述基板的步骤之后，还包括一在所述裸露的金属垫下表面形成可焊层的步骤。
进一步，在焊接步骤之前，还包括一对所述第二金属柱及金属垫金属防氧化处理的步骤。
本发明还提供一种倒装芯片封装结构，包括图形化的金属布线底层、芯片和包覆所述金属布线底层及芯片的塑封体，所述图形化的金属布线底层具有多个金属垫，所述金属垫上表面上设置有至少一个第二金属柱，所述金属垫下表面裸露于所述塑封体，所述芯片朝向所述金属布线底层的表面设置有与芯片焊盘电连接的至少一个第一金属柱，所述第一金属柱与所述第二金属柱对应电连接，且所述第二金属柱的高度大于所述第一金属柱的高度。
进一步，所述封装结构还包括至少一个图形化的金属布线中间层，多个所述金属布线中间层沿所述第二金属柱间高度方向与所述金属布线底层间隔设置。
进一步，至少一个所述第二金属柱侧壁和/或至少一个所述图形化的金属布线底层的金属垫的侧壁和/或至少一个所述图形化的金属布线中间层的金属垫的侧壁具有用于锁定封装结构塑封体的凸起。
进一步，在所述金属布线底层的金属垫的裸露出所述塑封体的下表面具有可焊层，用于与外界焊接。
本发明的优点在于，利用本发明封装方法形成一基板侧的第二金属柱的高度大于芯片侧的第一金属柱的高度的倒装芯片封装结构，该结构能够降低应力，避免芯片受到损坏，且节约成本，可将成本降低至20％。
附图说明
图1是本发明封装方法的步骤示意图；
图2A～图2G是本发明封装方法的流程示意图；
图3A～图3G是在基板表面形成图形化的金属布线底层及在所述金属垫的上表面形成至少一个第二金属柱的流程示意图；
图4A～图4G是在第二金属柱对应位置形成至少一个图形化的金属布线中间层的流程示意图；
图5是形成凸起的结构示意图；
图6是本发明倒装芯片封装结构一个具体实施方式的结构示意图；
图7是本发明倒装芯片封装结构另一个具体实施方式的结构示意图。
具体实施方式
下面结合附图对本发明提供的封装方法及倒装芯片封装结构的具体实施方式做详细说明。
参见图1，本发明封装方法包括如下步骤：步骤S10：提供一基板及一芯片，所述芯片的焊盘表面具有一第一金属柱；步骤S12：在所述基板一表面形成图形化的金属布线底层，所述金属布线底层具有多个金属垫；步骤S14：在所述金属垫的上表面形成至少一个第二金属柱，所述第二金属柱的高度大于所述第一金属柱的高度；步骤S16：将所述第一金属柱与所述第二金属柱焊接；步骤S18：塑封所述芯片、第一金属柱、第二金属柱及图形化的金属布线底层；步骤S20：去除所述基板，以使金属布线底层的金属垫下表面裸露，形成倒装芯片封装结构。
图2A～图2G是本发明封装方法的工艺流程图。
参见图2A及步骤S10，提供一基板200及一芯片300，所述芯片300的焊盘(附图中未标示)表面具有一第一金属柱301。
所述基板200可以为单纯的载体，也可以为表面具有可剥离金属层的载体，所述可剥离金属层可以通过电镀或者其他方式沉积，后续可剥离。所述第一金属柱301可以为事先制作在焊盘表面的铜凸点或者其他金属凸点。
参见图2B、步骤S12及步骤S14，在所述基板200一表面形成图形化的金属布线底层201，所述金属布线底层201具有多个金属垫202。在所述金属垫202的上表面形成至少一个第二金属柱203，所述第二金属柱203的高度大于所述第一金属柱301的高度。
在本具体实施方式中，参见图3A～图3G，在所述基板200一表面形成图形化的金属布线底层201及在所述金属垫202的上表面形成至少一个第二金属柱203的方法包括如下步骤：
参见图3A，在所述基板200的一表面覆盖感光掩膜301。
参见图3B，图形化所述感光掩膜301，形成图形化的第一掩膜层302。
参见图3C，在所述第一掩膜层302的图形处沉积金属，例如电镀铜，形成图形化的金属布线底层201，所述第一掩膜层302的图形处沉积成所述金属布线底层201的金属垫202。
参见图3D，在所述第一掩膜层302及金属布线底层201表面覆盖感光掩膜303。
参见图3E，图形化所述感光掩膜303，形成图形化的第二掩膜层304，所述第二掩膜层304的图形处对应所述金属垫202。
参见图3F，在所述第二掩膜层304的图形处沉积金属，以在所述金属垫202上表面形成至少一个第二金属柱203。
参见图3G，去除所述第一掩膜层302及第二掩膜层304，暴露出图形化的金属布线底层201及第二金属柱203。在该步骤后，还可以包括一对所述第二金属柱203进行防氧化处理步骤，该步骤的处理方法为现有技术，在此不再赘述。
在本发明另一具体实施方式中，参见图4A，还包括一在第二金属柱203对应位置形成至少一个图形化的金属布线中间层205的步骤。所述金属布线中间层205在第二金属柱位置具有金属垫206，至少一个所述金属布线中间层205沿所述第二金属柱203高度方向间隔分割所述第二金属柱203，即所述金属布线中间层205将所述第二金属柱203分成若干份，优选地，等分为若干等份，每一份第二金属柱203定义为次第二金属柱。参见图4A所示，在本具体实施方式中，包含一个所述金属布线中间层205，一个所述金属布线中间层205将所述第二金属柱203分成两份。所述图形化的金属布线中间层205用于将所述芯片300扇出(Fanout)，以匹配PCB板。
所述金属布线中间层的制作方法可分为两种情况，一种情况是步骤S12之后，即在所述基板200一表面形成图形化的金属布线底层201的步骤之后，制作金属布线中间层205；另一种情况是在步骤S14之后，即在所述金属垫202的上表面形成至少一个第二金属柱203步骤之后，制作金属布线中间层205。
下文分别描述两种情况下，所述金属布线中间层的制作方法。
图4B～图4D是所述金属布线中间层的一种制作方法。在所述基板200一表面形成图形化的金属布线底层201的步骤之后形成所述金属布线中间层205。
参见图4B，在所述基板200一表面形成图形化的金属布线底层201的步骤之后，采用绝缘材料覆盖所述图形化的金属布线底层201及基板200，形成绝缘层210，并在所述金属布线底层201的金属垫202对应位置形成过孔211，暴露出所述金属垫202。
参见图4C，在所述绝缘层210上表面形成一图形化的金属布线中间层205，在该步骤中，金属沉积在过孔211中，形成次第二金属柱212，所述图形化的金属布线中间层205的金属垫206对应次第二金属柱212的位置。
参见图4D，在所述图形化的金属布线中间层205的金属垫206上形成一凸起213。该凸起213在后续工艺中，用于与第一金属柱301焊接。该凸起213与所述次第二金属柱212共同构成所述第二金属柱203。在所述基板200表面形成由金属布线底层201、第二金属柱203及沿所述第二金属柱203高度方向间隔分割所述第二金属柱203的金属布线中间层205构成的结构，所述第二金属柱203及所述金属布线中间层205的高度之和大于所述第一金属柱301的高度。
图4E～图4G是所述金属布线中间层的另一种制作方法。在所述金属垫202的上表面形成至少一个第二金属柱203步骤之后，制作金属布线中间层205。
在所述金属垫202的上表面形成至少一个第二金属柱203步骤中，缩短所述第二金属柱203的高度，在此定义该缩短的第二金属柱203为次第二金属柱212；
参见图4E，采用塑封材料或绝缘材料覆盖所述图形化的金属布线底层201、基板200及次第二金属柱212，形成一绝缘层210，所述次第二金属柱212的上表面暴露于所述绝缘层210上表面。
参见图4F，在所述绝缘层上表面形成一图形化的金属布线中间层205，所述图形化的金属布线中间层205的金属垫206对应所述次第二金属柱212的位置。
参见图4G，在所述图形化的金属布线中间层205的金属垫206上表面形成一凸起213，该凸起213与所述次第二金属柱212共同构成所述第二金属柱203，在所述基板200表面形成由金属布线底层201、第二金属柱203及沿所述第二金属柱203高度方向间隔分割所述第二金属柱203的金属布线中间层205构成的结构，所述第二金属柱203及所述金属布线中间层205的高度之和大于所述第一金属柱301的高度。
其中，在该两种方法中，所述图形化的金属布线中间层205及凸起213的制作方法可采用掩膜的方法，该方法为本领域公知的技术，在此不赘述。另外，在制作所述图形化的金属布线中间层205之前可在所述绝缘层210表面形成导电层(附图中未标示)，后续可采用电镀的方法沉积图形化的金属布线中间层205。在本具体实施方式中，覆盖掩膜层及图形化的方法为本领域技术人员常用的方法，在此不再赘述。
参见图2C，在步骤S14之后，还包括一在所述第二金属柱203表面形成可焊层204的步骤，所述可焊层204用于后续工艺中作为焊接层使用。该步骤可以在图3F所示步骤之后进行，即在去除第一掩膜层302及第二掩膜层304的步骤之前形成可焊层204，也可以在去除去除第一掩膜层302及第二掩膜层304的步骤之后形成可焊层204，本文对此不进行限定。
参见图2D及步骤S16，将所述第一金属柱301与所述第二金属柱203焊接。在所述第一金属柱301的表面可预先植入金属球，在进行焊接时，可以将第一金属柱301表面的金属球与所述可焊层204焊接形成焊接层400。
在焊接步骤S16之前，参见图5，还包括一在至少一个所述第二金属柱203侧壁和/或至少一个所述图形化的金属布线底层201的金属垫202的侧壁和/或至少一个所述图形化的金属布线中间层205的金属垫206的侧壁形成用于锁定封装结构塑封体的凸起207的步骤。所述第二金属柱203侧壁、所述图形化的金属布线底层201的金属垫202的侧壁及所述图形化的金属布线中间层205的金属垫206的侧壁中的一个或多个均可以形成凸起207，所述凸起207在侧壁形成类似耳朵的结构，可进一步固定后续封装形成的塑封体500，避免塑封体500与元器件(例如芯片300)分离。在本具体实施方式中，仅在所述图形化的金属布线底层201的金属垫202的侧壁形成凸起207。
参见图2E及步骤S18，塑封所述芯片300、第一金属柱301、第二金属柱203及图形化的金属布线底层201，所述塑封体500包围所述芯片300、第一金属柱301、第二金属柱203及图形化的金属布线底层201。
参见图2F及步骤S20，去除所述基板200，以使金属布线底层201的金属垫202下表面裸露，形成倒装芯片封装结构600。去除所述基板200的方法为本领域常规方法，在此不再赘述。
进一步，参见图2G，在去除所述基板200之后，还包括一在所述金属布线底层201的金属垫202的裸露出所述塑封体500的下表面形成可焊层208的步骤，所述可焊层208用于与外界实现焊接。所述可焊层208可通过化学沉锡、沉积镍金或OSP处理(有机可焊性保护)等方式形成。
本发明还提供一种倒装芯片封装结构，参见图6，倒装芯片封装结构600包括图形化的金属布线底层201、芯片300和包覆所述金属布线底层201及芯片300的塑封体500，所述图形化的金属布线底层201具有多个金属垫202，所述金属垫202上表面上设置有至少一个第二金属柱203，所述金属垫202下表面裸露于所述塑封体500，所述芯片300朝向所述金属布线底层201的表面设置有与芯片焊盘电连接的至少一个第一金属柱301，所述第一金属柱301与所述第二金属柱203对应电连接，且所述第二金属柱203的高度大于所述第一金属柱301的高度。
参见图7，在本发明另一具体实施方式中，所述封装结构还包括至少一个图形化的金属布线中间层205，多个所述金属布线中间层205沿所述第二金属柱203高度方向与所述金属布线底层201间隔设置。在本具体实施方式中，所述封装结构还包括一个图形化的金属布线中间层205，一个所述金属布线中间层205将所述第二金属柱203分成两份。
优选地，至少一个所述第二金属柱203侧壁和/或至少一个所述图形化的金属布线底层201的金属垫202的侧壁和/或至少一个所述图形化的金属布线中间层205的金属垫206的侧壁具有用于锁定封装结构塑封体的凸起207，所述凸起207在侧壁形成类似耳朵的结构，可进一步固定塑封体500，避免塑封体500与元器件(例如芯片300)分离，参见图7，在本具体实施方式中，仅在所述图形化的金属布线底层201的金属垫202的侧壁形成凸起207。
优选地，在所述金属布线底层201的金属垫202的裸露出所述塑封体500的下表面还具有可焊层208，所述可焊层208用于与外界实现焊接。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种封装方法，其特征在于，包括如下步骤：
提供一基板及一芯片，所述芯片的焊盘表面具有一第一金属柱；
在所述基板上表面形成图形化的金属布线底层，所述金属布线底层具有多个金属垫；
在所述金属垫的上表面形成至少一个第二金属柱，所述第二金属柱的高度大于所述第一金属柱的高度；
将所述第一金属柱与所述第二金属柱焊接；
塑封所述芯片、第一金属柱、第二金属柱及图形化的金属布线底层；
去除所述基板，以使金属布线底层的金属垫下表面裸露，形成倒装芯片封装结构。
2.根据权利要求1所述的封装方法，其特征在于，还包括一在第二金属柱对应位置形成至少一个图形化的金属布线中间层的步骤，所述金属布线中间层在第二金属柱位置具有金属垫，至少一个所述金属布线中间层沿所述第二金属柱高度方向间隔分割所述第二金属柱。
3.根据权利要求2所述的封装方法，其特征在于，在第二金属柱对应位置形成至少一个图形化的金属布线中间层的方法包括如下步骤：
在所述金属垫的上表面形成至少一个第二金属柱步骤中，缩短所述第二金属柱的高度，在此定义该缩短的第二金属柱为次第二金属柱；
采用塑封材料或绝缘材料覆盖所述图形化的金属布线底层、基板及次第二金属柱，形成一绝缘层，所述次第二金属柱的上表面暴露于所述绝缘层上表面；
在所述绝缘层上表面形成一图形化的金属布线中间层，所述图形化的金属布线中间层的金属垫对应所述次第二金属柱的位置；
在所述图形化的金属布线中间层的金属垫上表面形成一凸起，该凸起与所述次第二金属柱共同构成所述第二金属柱，从而在所述基板表面形成由金属布线底层、第二金属柱及沿所述第二金属柱高度方向间隔分割所述第二金属柱的金属布线中间层构成的结构，所述第二金属柱及所述金属布线中间层的高度之和大于所述第一金属柱的高度。
4.根据权利要求3所述的封装方法，其特征在于，在所述金属垫的上表面形成至少一个第二金属柱的步骤中，采用绝缘材料覆盖所述图形化的金属布线底层及基板，形成绝缘层，并在所述金属布线底层的金属垫对应位置形成过孔，暴露出所述金属垫；在所述绝缘层上表面形成一图形化的金属布线中间层的步骤中，同时在所述过孔中沉积金属，形成所述次第二金属柱。
5.根据权利要求1或2中任意一项所述的封装方法，其特征在于，在焊接步骤之前，还包括一在至少一个所述第二金属柱侧壁和/或至少一个所述图形化的金属布线底层的金属垫的侧壁和/或至少一个所述图形化的金属布线中间层的金属垫的侧壁形成用于锁定封装结构塑封体的凸起的步骤。
6.根据权利要求1所述的封装方法，其特征在于，在所述基板一表面形成图形化的金属布线底层及在所述金属垫的上表面形成至少一个第二金属柱的方法包括如下步骤：
在所述基板上表面沉积图形化的第一掩膜层；
在所述第一掩膜层的图形处沉积金属，形成图形化的金属布线底层，所述第一掩膜层的图形处沉积成所述金属布线底层的金属垫；
在所述第一掩膜层及金属布线底层表面沉积图形化的第二掩膜层，所述第二掩膜层的图形处对应所述金属垫；
在所述第二掩膜层的图形处沉积金属，以在所述金属垫上表面形成至少一个第二金属柱。
7.根据权利要求1所述的封装方法，其特征在于，在去除所述基板的步骤之后，还包括一在所述裸露的金属垫下表面形成可焊层的步骤。
8.根据权利要求1所述的封装方法，其特征在于，在焊接步骤之前，还包括一对所述第二金属柱及金属垫金属防氧化处理的步骤。
9.一种倒装芯片封装结构，包括图形化的金属布线底层、芯片和包覆所述金属布线底层及芯片的塑封体，所述图形化的金属布线底层具有多个金属垫，所述金属垫上表面上设置有至少一个第二金属柱，所述金属垫下表面裸露于所述塑封体，所述芯片朝向所述金属布线底层的表面设置有与芯片焊盘电连接的至少一个第一金属柱，其特征在于，所述第一金属柱与所述第二金属柱对应电连接，且所述第二金属柱的高度大于所述第一金属柱的高度。
10.根据权利要求9所述的倒装芯片封装结构，其特征在于，所述封装结构还包括至少一个图形化的金属布线中间层，多个所述金属布线中间层沿所述第二金属柱间高度方向与所述金属布线底层间隔设置。
11.根据权利要求9或10任意一项所述的倒装芯片封装结构，其特征在于，至少一个所述第二金属柱侧壁和/或至少一个所述图形化的金属布线底层的金属垫的侧壁和/或至少一个所述图形化的金属布线中间层的金属垫的侧壁具有用于锁定封装结构塑封体的凸起。
12.根据权利要求9所述的倒装芯片封装结构，其特征在于，在所述金属布线底层的金属垫的裸露出所述塑封体的下表面具有可焊层，用于与外界焊接。
CN201610607544.3A 2016-07-28 2016-07-28 封装方法及倒装芯片封装结构 Pending CN106057685A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610607544.3A CN106057685A (zh) 2016-07-28 2016-07-28 封装方法及倒装芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610607544.3A CN106057685A (zh) 2016-07-28 2016-07-28 封装方法及倒装芯片封装结构

Publications (1)

Publication Number Publication Date
CN106057685A true CN106057685A (zh) 2016-10-26

Family

ID=57196553

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610607544.3A Pending CN106057685A (zh) 2016-07-28 2016-07-28 封装方法及倒装芯片封装结构

Country Status (1)

Country Link
CN (1) CN106057685A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110661939A (zh) * 2018-06-29 2020-01-07 宁波舜宇光电信息有限公司 线路板组件、感光组件、摄像模组及感光组件制作方法
US11239140B2 (en) 2017-12-20 2022-02-01 Hefei Smat Technology Co., Ltd. Chip packaging structure with heat dissipation layer, flange and sealing pin

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1450616A (zh) * 2002-04-09 2003-10-22 林大成 翻面芯片以焊蜡球及焊蜡柱加层次性之下层填充结合在基底上
US20050037601A1 (en) * 2003-08-13 2005-02-17 Shih-Ping Hsu Semiconductor package substrate having contact pad protective layer formed thereon and method for fabricating the same
CN101295759A (zh) * 2007-11-30 2008-10-29 曹宏国 功率型led封装底座
CN101621092A (zh) * 2008-07-01 2010-01-06 深圳市九洲光电子有限公司 一种发光二极管
CN201994339U (zh) * 2011-03-18 2011-09-28 广东宏磊达光电科技有限公司 一种led支架
CN103137571A (zh) * 2013-01-22 2013-06-05 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
CN103201835A (zh) * 2010-07-08 2013-07-10 德塞拉股份有限公司 具有双重或多重蚀刻倒装芯片连接体的微电子封装和相应的制造方法
CN103325692A (zh) * 2013-05-29 2013-09-25 南通富士通微电子股份有限公司 半导体器件扇出倒装芯片封装结构的制作方法
CN205920961U (zh) * 2016-07-28 2017-02-01 合肥矽迈微电子科技有限公司 倒装芯片封装结构

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1450616A (zh) * 2002-04-09 2003-10-22 林大成 翻面芯片以焊蜡球及焊蜡柱加层次性之下层填充结合在基底上
US20050037601A1 (en) * 2003-08-13 2005-02-17 Shih-Ping Hsu Semiconductor package substrate having contact pad protective layer formed thereon and method for fabricating the same
CN101295759A (zh) * 2007-11-30 2008-10-29 曹宏国 功率型led封装底座
CN101621092A (zh) * 2008-07-01 2010-01-06 深圳市九洲光电子有限公司 一种发光二极管
CN103201835A (zh) * 2010-07-08 2013-07-10 德塞拉股份有限公司 具有双重或多重蚀刻倒装芯片连接体的微电子封装和相应的制造方法
CN201994339U (zh) * 2011-03-18 2011-09-28 广东宏磊达光电科技有限公司 一种led支架
CN103137571A (zh) * 2013-01-22 2013-06-05 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
CN103325692A (zh) * 2013-05-29 2013-09-25 南通富士通微电子股份有限公司 半导体器件扇出倒装芯片封装结构的制作方法
CN205920961U (zh) * 2016-07-28 2017-02-01 合肥矽迈微电子科技有限公司 倒装芯片封装结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11239140B2 (en) 2017-12-20 2022-02-01 Hefei Smat Technology Co., Ltd. Chip packaging structure with heat dissipation layer, flange and sealing pin
US11735503B2 (en) 2017-12-20 2023-08-22 Hefei SMAT Technology Co., LTD Method of manufacturing chip packaging structure with dissipation layer, flange and sealing pin
CN110661939A (zh) * 2018-06-29 2020-01-07 宁波舜宇光电信息有限公司 线路板组件、感光组件、摄像模组及感光组件制作方法
CN110661936A (zh) * 2018-06-29 2020-01-07 宁波舜宇光电信息有限公司 线路板组件、感光组件、摄像模组及感光组件制作方法
CN110661936B (zh) * 2018-06-29 2024-04-16 宁波舜宇光电信息有限公司 线路板组件、感光组件、摄像模组及感光组件制作方法
CN110661939B (zh) * 2018-06-29 2024-05-14 宁波舜宇光电信息有限公司 线路板组件、感光组件、摄像模组及感光组件制作方法

Similar Documents

Publication Publication Date Title
JP5639052B2 (ja) ウェハレベルでの縁部の積重ね
CN100593232C (zh) 制造倒装芯片器件的结构和方法
CN107808878A (zh) 堆叠型芯片封装结构
CN106816388B (zh) 半导体封装结构及其制作方法
US20090127682A1 (en) Chip package structure and method of fabricating the same
US20150162271A1 (en) Leadframe, package assembly and method for manufacturing the same
US10854560B2 (en) Semiconductor device and semiconductor device manufacturing method
JP2013162128A (ja) パッケージ−オン−パッケージタイプの半導体パッケージ及びその製造方法
KR20090055316A (ko) 반도체 패키지와, 이를 구비하는 전자 기기 및 반도체패키지의 제조방법
CN104779220A (zh) 一种芯片封装结构及其制造方法
KR102385561B1 (ko) 개방 단자를 갖는 차폐된 반도체 패키지 및 이의 제작 방법
JP2001326295A (ja) 半導体装置および半導体装置製造用フレーム
CN211404495U (zh) 半导体装置和半导体基底
TW201011872A (en) Package substrate having semiconductor component embedded therein and fabrication method thereof
US10128221B2 (en) Package assembly having interconnect for stacked electronic devices and method for manufacturing the same
CN108010889A (zh) 芯片封装结构及封装方法
CN103545297A (zh) 多芯片叠合封装结构及其制作方法
US9508677B2 (en) Chip package assembly and manufacturing method thereof
CN205920961U (zh) 倒装芯片封装结构
CN105489565A (zh) 嵌埋元件的封装结构及其制法
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
CN106057685A (zh) 封装方法及倒装芯片封装结构
CN105845585A (zh) 一种芯片封装方法及芯片封装结构
CN109559998A (zh) 用于mram装置的磁屏蔽封装结构及其制造方法
CN105489564A (zh) 电子单体及其制法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20161026

RJ01 Rejection of invention patent application after publication