KR102385561B1 - 개방 단자를 갖는 차폐된 반도체 패키지 및 이의 제작 방법 - Google Patents

개방 단자를 갖는 차폐된 반도체 패키지 및 이의 제작 방법 Download PDF

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Abstract

반도체 디바이스는 기판을 가진다. 전기적 구성요소는 기판의 표면 위에 배치된다. 밀봉재는 전기적 구성요소 및 기판 위에 증착된다. 기판의 표면의 일부분은 밀봉재로부터 노출된 채 유지된다. 차폐 층은 밀봉재 위에 형성된다. 차폐 층의 일부분은 기판의 표면의 일부분을 노출시키도록 제거된다.

Description

개방 단자를 갖는 차폐된 반도체 패키지 및 이의 제작 방법{SHIELDED SEMICONDUCTOR PACKAGE WITH OPEN TERMINAL AND METHODS OF MAKING}
본 발명은 일반적으로 반도체 디바이스와 관련되며, 더 구체적으로, 전자파 간섭(electromagnetic interference) 차폐부 및 인접한 디바이스에 연결되기 위한 하나 이상의 개방 단부 또는 소켓을 갖는 반도체 패키지와 관련된다.
현대의 전자 제품에서 반도체 디바이스가 흔히 발견된다. 반도체 디바이스는 다양한 기능, 가령, 신호 처리, 고속 계산, 전자기 신호 전송 및 수신, 전자 디바이스 제어, 태양광의 전기로의 변환, 및 텔레비전 디스플레이에 대한 시각적 이미지 생성을 수행한다. 반도체 디바이스가 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트, 및 소비자 제품의 분야에서 발견된다. 반도체 디바이스는 군용, 항공, 자동차, 산업용 제어기, 및 사무실 장비에서도 발견된다.
반도체 디바이스는 종종 전자기 간섭(EMI), 무선 주파수 간섭(RFI), 고조파 왜곡 또는 동작과 간섭을 일으킬 수 있는 크로스-토크(cross-talk)라고도 알려진 그 밖의 다른 디바이스들 간 간섭, 가령, 용량성, 유도성, 또는 전도성 결합에 민감하다. 디지털 회로의 고속 스위칭이 또한 간섭을 생성한다.
일반적으로 패키지 내 전자 부품을 EMI 및 그 밖의 다른 간섭으로부터 차폐하기 위해 전도성 층이 반도체 패키지 위에 형성된다. 신호가 패키지 내 반도체 다이 및 이산 구성요소에 충돌할 수 있기 전에 차폐 층이 EMI를 흡수하며, 그렇지 않을 경우 디바이스의 오작동를 야기할 수 있다. 차폐 층은 또한 EMI를 발생시키는 것으로 예상되는 패키지 위에 형성되어, 근처 디바이스를 오작동으로부터 보호할 수 있다.
기존의 반도체 패키지 차폐 방법의 한 가지 문제는 패키지 위체 차폐 층을 형성하는 것이 패키지의 상부를 완전히 덮는다는 것이다. 불행히도, 많은 반도체 패키지가 인접 반도체 디바이스로의 연결을 가능하게 하는 노출된 소켓 또는 단자를 갖는 개방 영역을 필요로 한다. 전통적인 차폐부는 패키지를 완전히 덮고 임의의 노출된 단자 또는 소켓을 함께 단락시킬 것이다. 따라서 EMI 차폐부와 노출된 단자 또는 소켓 모두를 갖는 반도체 디바이스가 필요하다.
도 1a-1d는 노출된 단자를 갖는 반도체 패키지를 형성하는 것을 도시한다.
도 2a-2f는 반도체 패키지 위에 전자기 간섭(EMI) 차폐 층을 형성하고 노출된 단자 위에서 상기 차폐 층을 제거하기 위하 필름 마스크를 이용하는 것을 도시한다.
도 3a-3e는 지그(jig)를 이용해 반도체 패키지 위에 EMI 차폐 층을 형성하는 노출된 단자 위의 차폐 층을 차단하는 것을 도시한다.
도 4a-4d는 제2 지그 실시예를 도시한다.
도 5a-5d는 레이저 절삭을 이용해 노출된 단자 위의 EMI 차폐 층을 제거하는 것을 도시한다.
도 6a-6c는 노출된 단자에 대한 대안 구성을 도시한다.
도 7a 및 7b는 전자 디바이스에 포함되는 차폐된 반도체 패키지 중 하나를 도시한다.
본 발명은 도면을 참조하여 이하에서 하나 이상의 실시예로 기재되며, 도면에서 유사한 도면부호는 동일하거나 유사한 요소를 나타낸다. 본 발명이 본 발명의 목적을 달성하기 위한 최적 모드와 관련하여 기재되지만, 해당 분야의 통상의 기술자라면, 이하의 개시내용과 도면에 의해 뒷받침되는 청구항 및 이의 균등항에 의해 정의되는 본 발명의 사상 및 범위 내에 포함될 때 대안예, 수정예, 및 균등예를 포함하는 것으로 의도됨이 이해될 것이다. 용어 "반도체 다이"는 본 명세서에서 사용될 때, 단수와 복수 형태 모두를 지칭하며, 따라서 단일 반도체 디바이스와 복수의 반도체 디바이스 모두를 지칭할 수 있다.
일반적으로 반도체 디바이스는 프론트-엔드 제조와 백-엔드 제조라는 두 개의 복잡한 제조 공정을 이용해 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상에의 복수의 다이의 형성을 포함한다. 웨이퍼 상의 각각의 다이는 기능 전기 회로를 형성하도록 전기저긍로 연결된 능동 및 수동 전기 구성요소를 포함한다. 능동 전기 구성요소, 가령, 트랜지스터 및 다이오드는 전기 전류의 흐름을 제어할 수 있다. 수동 전기 구성요소, 가령, 커패시터, 인덕터, 및 저항기는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 간 관계를 생성한다.
백-엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단 또는 싱귤레이션하고 구조적 지지, 전기적 인터커넥트, 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이션하기 위해, 웨이퍼는 쏘 스트리트 또는 스크라이브라고 불리우는 웨이퍼의 비-기능 영역을 따라 섯긋기 및 절단된다. 레이저 절단 툴 또는 쏘 블레이드를 이용해 웨이퍼는 싱귤레이션된다. 싱귤레이션 후, 개별 반도체 다이가 다른 시스템 구성요소와의 인터커넥션을 위판 핀 또는 접속 패드를 포함하는 패키지 기판에 장착된다. 그런 다음 반도체 다이 위에 형성되는 접속 패드가 패키지 내의 접속 패드에 연결된다. 전도성 층, 범프, 스터드 범프, 전도성 페이스트 또는 와이어 본드를 이용해 전기 연결이 이뤄질 수 있다. 밀봉재(encapsulant) 또는 그 밖의 다른 몰딩 물질이 패키지 위에 증착되어 물리적 지지 및 전기적 절연을 제공할 수 있다. 그런 다음 완성된 패키지는 전기 시스템으로 삽입되고 반도체 디바이스의 기능이 다른 시스템 구성요소에 의해 이용 가능하게 된다.
도 1a-1d는 반도체 다이(104)를 패키징하는 방법을 도시한다. 반도체 다이(104)는 반도체 다이 상에 그리고 반도체 다이 내에 형성된 회로로의 외부 디바이스의 전기적 인터커넥션을 위한 접속 패드(112)가 위치하는 활성 표면(110)을 포함한다. 범프(114)가 접속 패드(112) 상에 배치된다. 그 밖의 다른 인터커넥트 구조 유형, 가령, 스터드 범프, 전도성 필라, 또는 본드 와이어가 그 밖의 다른 실시예에서 사용된다.
반도체 다이(104)는, 도 1a의 기판(140) 상에 구성요소들을 배치함으로써, 인덕터(120), 커패시터(122), 및 그 밖의 다른 임의의 바람직한 전기적 구성요소와 함께 패키징된다. 하나의 실시예에서, 인덕터(120) 및 커패시터(122)는 반도체 다이(103)로 또는 반도체 다이로부터의 신호를 위한 무선 주파수(RF) 필터를 형성한다. 또 다른 실시예에서, 임의의 전기적 구성요소 또는 이의 조합이 임의의 목적으로 기판(140) 상에 배치될 수 있다. 범프(114)는 리플로우되어 반도체 다이(104)를 기판(140)에 기계적 및 전기적으로 연결할 수 있다. 마찬가지로, 구성요소(120-122) 간에 배치된 솔더 물질이 리플로우되어 이들 구성요소를 연결할 수 있다. 일부 실시예에서, 이산 구성요소(120-122)에 대한 솔더 물질은, 구성요소를 기판으로 표면 장착하기 전에 기판(140) 상에 인쇄되는 솔더 페이스트이다.
도 1a는 기판(140)의 부분 횡단면도이다. 기판(140)의 도시된 부분은 쏘 스트리트(142)에 의해 분리되는 2개의 패키지를 형성하기 위한 공간을 포함한다. 그러나 기판(140)의 전체는 일반적으로 수 백, 수 천, 또는 심지어 그 이상의 패키지를 병렬로 형성하기 위한 공간을 포함할 것이다.
기판(140)은 기저 절연 물질(144)로부터 형성되는데 이때, 전도성 층(146)이 기판의 외부 표면 위에 형성되거나 절연 물질의 층들 사이에 끼워진다. 전도성 층(146)은 원하는 신호 라우팅을 구현하는 데 필요에 따라 구성되는 접속 패드, 전도성 트레이스, 및 전도성 비아를 포함한다. 형성되는 디바이스의 설계 및 기능에 따라, 전도성 층(146)의 일부분이 전기적으로 공통 또는 전기적으로 절연된다. 전도성 층(146)은 PVD, CVD, 전해 도금, 무전해 도금, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용해 형성된다. 전도성 층(146)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 또는 그 밖의 다른 적합한 전기적 전도성 물질의 하나 이상의 층일 수 있다. 일부 실시예에서, 부동태화 또는 솔더 레지스트 층이 전도성 층(146)의 접속 패드를 노출시키기 위한 개구부를 갖는 기판(140)의 상부 및 하부 위에 형성된다.
기판(140)은 또한 임의의 적합한 라미네이트 인터포저, PCB, 웨이퍼-폼, 스트립 인터포저, 리드프레임, 또는 그 밖의 다른 유형의 가판일 수 있다. 기판(140)은 페놀 코튼 페이퍼, 에폭시, 수지, 유리 섬유(woven glass), 매트 유리(matte glass), 폴리에스테르, 및 그 밖의 다른 보강 섬유(fiber 또는 fabric)의 조합을 갖는 폴리테트라플루오로에틸렌(PTFE) 프리-프레그(prepreg), FR-4, FR-1, CEM-1, 또는 CEM-3 중 하나 이상의 라미네이트된 층을 포함할 수 있다. 절연 물질(144)은 실리콘 디옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈럼 펜톡사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 솔러 레지스트, 폴리이미드(PI), 벤조시클로부텐(BCB), 폴리벤조사졸(PBO), 및 유사한 절연 및 구조적 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층을 포함한다. 기판(140)은 아날로그 또는 디지털 회로를 구현하기 위해 하나 이상의 트랜지스터, 다이오드, 및 그 밖의 다른 회로 요소를 갖는 활성 표면을 포함하는 다층 가요성 라미네이트, 세라믹, 구리 피복 라미네이트, 유리, 또는 반도체 웨이퍼일 수 있다.
반도체 다이(104)는 전도성 범프(114)에 의해 기판(140) 상에 장착되고 전도성 층(146)에 전기적으로 연결되는 플립-칩이다. 일부 실시예에서, 기판(140) 상에 배치되는 구성요소는 시스템-인-패키지(SiP) 모듈을 포함한다. 기판(140) 상에 장착되는 구성요소는 반도체 다이, 반도체 패키지, 이산 능동 또는 수동 구성요소, 또는 그 밖의 다른 임의의 전기적 구성요소를 포함할 수 있다.
전도성 층(146)은 외부 인터커넥션을 위한 단자(!50)를 포함한다. 단자(150)는 반도체 다이(104)가 형성되는 것과 동일한 표면인 기판(140)의 상부 표면 상에 형성되며, 최종 패키지에서 또 다른 인접 디바이스 또는 패키지와의 전기적 연결을 위해 노출된 채 유지될 것이다. 단자(150)는 기판(140)의 상부 표면 상에 형성되는 접속 패드이다. 또 다른 실시예에서, 단자(150)는 추가 구조적 양태, 가령, 헤더, 정렬 디텐드 부착 클립, 또는 대응하는 부착 수단에 대한 메일 또는 피메일 소켓을 포함한다. 단자(150)는 또한 인접 디바이스로의 연결이 아닌 그 밖의 다른 목적으로 외부 액세스를 가능하게 하며, 가령, 사용자 수정 가능 셋팅을 위한 점퍼 또는 스위치, 패키지(170)의 회로와 상호작용하기 위한 버튼, 또는 디버깅 또는 진단 목적을 위한 신호 패드가 있다.
도 1b는 반도체 다이(104)가 몰드(160) 내에 배치되는 기판(140)을 도시한다. 몰드(160)는 증착되는 밀봉재를 반도체 패키지를 위한 원하는 형태로 성형한다. 몰드(160)는 단자(150)까지 확장하여 접촉하는 확장부(162)를 포함함으로써, 몰딩 화합물이 단자를 덮는 것을 실질적으로 막을 수 있다. 또 다른 실시예에서 단자(150)를 몰딩 화합물이 없는 상태로 유지하기 위한 다른 방법이 사용된다. 하나의 실시예에서, 단자(150) 위의 마스크를 두고 몰딩 화합물이 증착된다. 또 다른 실시예에서, 단자(150)를 포함해, 기판(140) 전체 위에 몰딩 화합물이 증착되고, 그런 다음 레이저 드릴링, 기계 드릴링, 화학 에칭, 또는 또 다른 적합한 공정에 의해 단자를 노출시키도록 부분적으로 제거될 수 있다.
도 1c는 페이스트 인쇄, 압축 몰딩, 이송 몰딩, 액체 밀봉재 몰딩, 진공 라미네이션, 스핀 코팅 또는 다른 적합한 어플리케이터를 사용하여 기판(140) 상에 그리고 구성요소(104, 120 및 122) 상에 증착된 후의 밀봉재(166)를 도시한다. 밀봉재(166)는 에폭시 수지, 에폭시 아크릴레이트, 또는 충전제를 갖거나 갖지 않는 폴리머와 같은 중합체 복합 재료일 수 있다. 밀봉재(166)는 비전도성이고, 구조적지지를 제공하며, 외부 소자 및 오염물로부터 반도체 디바이스를 환경적으로 보호한다. 밀봉재(166)는 몰드(160)의 확장부(162)가 밀봉재를 차단하는 단자(150) 위에 형성된 개구부(168)를 포함한다.
밀봉재(166)를 갖는 기판(140)은, 사용된다면, 몰드(160)로부터 제거되고, 레이저 절단 도구, 쏘 블레이드, 워터 절단 도구, 또는 개별 패키지(170)를 형성하기 위한 다른 적절한 수단을 사용하여 쏘 스트리트(142)를 통해 싱귤레이션된다. 도 1d는 패키지 전체에 대한 단자(150) 및 개구부(168)의 위치를 보여주는 싱귤레이션 후의 패키지(170)의 투시도이다. 개구부(168)는 단자(150) 및 단자의 작은 주변부 위에만 뻗어 있다. 또 다른 실시예에서, 단자(150)는 도 6a-6c에서 도시된 바와 같이, 기판(140) 상의 다른 지점에 위치하거나, 개구부(168)이 이에 따라 이동될 수 있다. 개구부(168)은 다른 실시예에서 단자(150)의 조합된 풋 프린트보다 크게 형성되어 제조 요건을 용이하게 한다. 예를 들어, 개구부(168)는 유닛의 패널의 전체 길이 또는 폭을 따라 스트라이프로서 형성될 수 있고, 따라서 유닛 당 개별 개구부으로서가 아니라, 각각의 유닛을 개별적으로 완전히 가로질러 뻗어 있다. 단자(150)는 또 다른 디바이스로의 패키지(170)의 인터커넥션을 위해 노출된 채 유지된다.
도 2a-2f는 단자(150)를 노출된 채 유지하면서 반도체 패키지(170) 위에 전자기 간섭(EMI) 차폐 층을 형성하는 하나의 방법을 도시한다. 도 2a에서, 선택적 열 이형, 자외선(UV) 이형, 접착제, 또는 그 밖의 다른 적절한 인터페이스 층(182)을 이용해 반도체 패키지(170)는 캐리어(180) 상에 배치된다. 캐리어(180)는 유리, 알루미늄, 강, 구리, 폴리머, 실리콘, 또는 함께 처리될 다수의 패키지(170)를 지지하기 위한 충분한 강건성을 갖는 또 다른 적합한 물질의 패널이다. 단 2개의 패키지(170)가 도시되지만, 수백, 수천, 또는 그 이상의 패키지가 일반적으로 한 번에 처리된다. 일부 실시예에서, 캐리어(180)는 도 1a-1d의 공정 단계에서 사용된 것과 동일한 캐리어이다. 패키지(170)는 EMI 차폐부의 적용을 위해 상이한 캐리어 상에 배치되는 것보다 싱슐레이션 후 그대로 남겨질 수 있다.
스퍼터 마스크(186)가 각각의 패키지(170)의 단자(150) 위에 배치된다. 스퍼터 마스크(186)는 하나의 실시예에서 절연 필름으로부터 절단된다. 마스크(186)를 위한 필름 스탁(film stock)이 캐리어 위에 평평하게 라미네이트되고 그런 다음 원하는 크기로 절단되다. 스퍼터 마스크(186)는 대략 개구부(178)의 풋프린트의 크기로 절단된다. 선택사항으로서, 스퍼터 마스크(186)는 단자(150)에 인접한 기판(140)의 측면 위에 뻗어 있도록 충분히 크기 형성된다. 스퍼터 마스크(186)는 또한 마스크가 원하는 단자를 덮기에 충분히 큰 한 개구부(168)보다 작게 절단될 수 있다.
필름이 절단되면, 스퍼터 마스크(186)는 선택되어(pick) 단자(150) 위에 놓일 수 있다(place). 도 2a는 단자(150) 위에 부착된 마스크(186)의 단면도를 도시하고 도 2b는 투시도를 도시한다. 마스크(186)를 위한 필름은 금속, PI, PTFE, 플라스틱, 고무, 그 밖의 다른 폴리머, 섬유, 종이, 또는 그 밖의 다른 임의의 적합한 물질일 수 있다. 선택사항으로서 접착제가 마스크(186)를 기판(140)에 부착하도록 사용된다.
도 2c 및 2d에서, 전도성 물질이 패키지(170) 위에 스퍼터링되어 컨포멀 차폐 층(190)을 형성할 수 있다. 차폐 층(190)은 임의의 적합한 금속 증착 기법, 가령, 화학 기상 증착, 물리 기상 증착, 그 밖의 다른 스퍼터링 방법, 또는 무전해 도금을 이용해 형성될 수 있다. 차폐 층(190)은 밀봉재(166), 기판(140), 및 마스크(186)의 노출된 상부 및 측부를 완전히 덮는다. 일부 실시예에서, 기판(140) 내 전도성 층(146)의 일부분이 기판의 측부에서 노출되어 차폐 층(190)을 물리적으로 접촉하고 차폐 층을 접지 전압 노드에 전기적으로 연결할 수 있다.
도 2e 및 2f에서, 마스크(186)는, 단자(150) 위의 차폐 층(190)의 부분과 함께, 제거된다. 마스크(186)는 열 화학, UV, 또는 또 다른 적합한 이형 수단에 의해 분리될 수 있다. 또 다른 실시예에서, 추가 이형 수단 없이, 기계 박리가 사용되어 마스크(186)를 제거할 수 있다. 마스크(186)의 제거는, 전기적 인터커넥션을 위해 단자(150)를 노출시키면서, 차폐 층(190)이, 개구부(168)을 포함해 밀봉재(166)의 상부 및 모든 측부 표면 및 기판(140)의 측부 표면을 완전히 덮게 유지한다. 차폐 층(190)은 반도체 다이(104)의 상부 및 모든 측부를 완전히 감싼다. 패키지(170)는 캐리어(180)로부터 제거되며, 이는 패키지들 간 차폐 층(190)의 부분을 분리한다. 선택 및 놓기(pick and place) 동작을 이용해, 패키지(170)는 더 큰 전자 디바이스의 기판 상에 설치되거나, 배송을 위해 테이프 및 릴(tape and reel)로 패키징되거나, 그 밖의 다른 방식으로 배치된다.
반도체 패키지(170)는 단자(150) 또는 또 다른 유형의 단자 또는 소켓을 위한 개방 소켓 또는 단자 영역을 제외하고 차폐 층(190)에 의해 완전히 차폐된다. 차폐 층(190)은 패키지(170) 내 구성요소에 의해 생성되는 전자기 노이즈가 근처 디바이스로 복사되고 오작동을 유발하는 것 및 그 반대의 경우를 충분히 막을 수 있다.
도 3a-3e는 단자(150)를 노출된 채 유지하면서 반도체 패키지(170) 위에 전자기 간섭(EMI) 차폐 층을 형성하는 또 다른 방법을 도시한다. 도 3a는 도 1d에서의 복수의 패키지(170)를 장착하기 위한 지그(jig)(200)를 도시한다. 단 4개의 패키지(170)만 도시되었지만, 또 다른 실시예에서 수 백 또는 수 천개의 디바이스를 보유할 수 있는 더 큰 지그가 제공된다. 지그(200)는 프레임에 의해 형성되는 복수의 디바이스 개구부(204)을 갖는 그리드 형태로 배향되는 프레임(202)을 포함한다. 디바이스 개구부(204)은 패키지(170)의 풋프린트보다 약간 더 커서, 패키지가 디바이스 개구부 내에 들어 맞을 수 있다. 탭(tab)(206)이 프레임(202)으로부터 각각의 디바이스 개구부(204) 내로 뻗어 있다. 탭(206)은 밀봉재(166)의 개구부(168)과 대략 동일한 크기이거나 약간 더 작다.
도 3b에서, 복수의 패키지(170)가 뒤집혀(flip) 탭(206)이 단자(150)를 커버하고 있는 지그(200) 상에 배치된다. 선택적 절연 층(208)이 탭(206) 상에 배치되어, 패키지(170)가 탭(206)에 부착되는 것을 보조하며, 또한 스퍼터링되는 금속이 단자(150)를 덮지 못하게 완전히 마스크하는 실(seal)을 보장할 수 있다. 절연 층(208)이 상기의 마스크(186)와 유사하게 형성되고, 유사한 물질로 형성된다. 하나의 실시예에서, 절연 층(208)은 PI 층이다. 탭(206) 또는 절연 층208)은 단자(150) 위의 기판(140)에 물리적으로 접촉하며, 이때 갭(210)이 패키지(170)의 나머지 부분 주위에 존재한다. 지그(200)는 탭(206)과 기판(140)의 경계에서만 패키지(170)와 접촉한다. 갭(210)은 탭(206)이 존재하는 영역이 아닌 다른 곳에서 패키지와 프레임(202) 간 패키지(170)를 완전히 둘러싸는 디바이스 개구부(204)의 일부분이다.
도 3c에서, 절연 필름(220)이 지그(200) 및 패키지(170) 위에서 라미네이션된다. 절연 필름(200)은 스퍼터 마스크(186)에 대한 임의의 적절한 물질로 형성되고 지그(200)보다 약간 크게 또는 적어도 모든 패키지(170)를 덮기에 충분히 크게 절단된다. 하나의 실시예에서 절연 필름(220)은 필름과 패키지(170) 간 접착제를 포함한다. 단자(150)가 있는 기판(140)의 영역이 필름(220)과 지그(200)의 탭(206) 사이이도록, 절연 필름(220)은 패키지(170)의 하부 위에 배치된다. 하나의 실싱PDp서 절연 필름(220)은 캐리어 필름이어서, 지그(200)가 지그 상의 패키지(170)의 장착을 방해하지 않으면서, 스퍼터링을 위해 뒤집어질 수 있다. 절연 필름(220)은 또한 기판(140)의 하부를 위한 마스크로서 동작하여, 스퍼터링 동안 기판의 하부 상의 전도성 층(146)의 접촉부가 덮이지 않도록 한다.
도 3d에서, 차폐 층(230)은 도 2c의 차폐 층(190)과 유사하게, 패키지(170) 및 지그(200) 위에 형성된다. 차폐 층(230)은 개구부(168) 내를 포함하여 빌봉재(166)의 상부 및 측부 표면을 완전히 덮는다. 스퍼터링은 탭(206)에 의해 차단되는 곳을 제외하고 기판(140)의 측부 표면을 덮도록 물질을 갭(210)을 통해 투사한다. 탭(206)은 또한 차폐 층(230)이 단자(150)를 덮지 않게 차단한다. 차폐 층(230)은 단자(150) 위에 형성되며, 그런 다음 패키지(170)가 지그(200)로부터 이동될 때 차폐 층의 일부분이 제거된다.
도 3e는 차폐 층(230)이 형성된 후 지그(200)로부터 패키지(170)가 제거되는 것을 도시한다. 절연 필름(220)이 열 또는 UV 이형, 또는 기계 박리를 이용해 제거된다. 일부 실시예에서, 패키지(170)는 지그(200)로부터 절연 필름(220)과 함께 제거되고, 그런 다음 절연 필름으로부터 이형된다.
도 4a-4d는 대안적 지그 실시예를 갖는 패키지를 형성하는 것을 도시한다. 도 4a는 상기의 지그(200)와 유사한 지그(200a)를 도시한다. 지그(200a)는 지그(200)와 동일한 풋프린트, 즉, 디바이스 개구부(204)을 둘러싸는 프레임(200) 및 단자(150)를 덮도록 구성되는 탭(206)을 가진다. 지그(200a)는 지그(200)보다 수직으로 두꺼우며 지그의 전체 상부 표면을 덮는 절연 층(232)을 포함한다. 절연 층 232)은 지그(200a)의 전체 상부 표면을 덮는 것을 제외하고 절연 층(208)과 유사하다. 일부 실시예에서, 지그(200a)는 지그(200a) 및 절연 층(232)에 대해 동일한 풋프린트를 얻도록 금속 상에 이미 있는 절연 물질의 시트를 갖는 금속의 시트로부터 절단된다.
지그(200) 및 절연 층(232)의 조합 두께는 밀봉재(166)의 두께와 거의 동일하도록 구성된다. 패키지(170)가 도 4b에 도시된 바와 같이 프레임(200a)상에 배치될 때, 도 4b에서 하향 배향된 밀봉재(166)의 상부 표면은 절연 층(232)에 대향하는 지그(200a)의 하부 표면과 동일 평면 상에 있거나 거의 동일 평면 상에 있다. 동일 표면을 갖는 것은 절연 필르(220)의 도포를 보조하는데, 왜야하면 지그(200a) 및패키지(170)가 모두 캐리어 상에서 적절하게 지지될 수 있기 때문이다. 일부 실시예에서, 도 3a-3d의 지그(200)는 마찬가지로, 홀로 또는 절연 층(208)과 조합하여 밀봉재(166)만큼 두껍게 만들어진다.
도 4c는 밀봉재(166)가 상향으로 배향되도록 패키지(170)를 갖는 지그(200a)가 뒤집힌 것을 도시한다. 차폐 층(234)은 패키지(170) 및 지그(200a) 위에 스퍼커링되거나 그 밖의 다른 방식으로 배치된다. 패키지(170) 및 지그(200a)가 그 위에 형성되는 상부 수평 표면이 앞서 언급된 동일평면 표면이다. 개구부(168) 내에서 지그(200a)와 밀봉재(166) 사이에 갭이 존재하며, 이로써 단자(150) 주위의 밀봉재의 측부 표면이 차폐 층(234)에서 덮일 수 있다. 또 다른 실시예에서, 탭(206)은 개구부(168)를 완전히 채워서 차폐 층(234)이 하나 이상의 측부 표면 상에 형성되지 않도록 그 크기가 정해진다. 도 4d는 차폐 층(234)을 형성한 후 지그(200a)로부터 제거된 패키지(170)를 도시한다.
도 5는 단자(150)를 노출된 채 유지하면서 반도체 패키지(170) 위에 전자기 간섭(EMI) 차폐 층을 형성하는 또 다른 방법을 도시한다. 패키지(170)는 도 2a와 유사하게, 도 5a의 캐리어(180) 상에 배치된다. 차폐 층(240)이 패키지(170) 위에 형성된다, 가령, 도 2c에서와 유사하게, 그러나 스퍼터 마스크 없이, 단자(150) 상에 직접 형성된다. 도 5b는 차폐 층(240)에 의해 완전히 덮이는 패키지(170)의 투시도를 보여준다.
도 5c에서, 레이저(244)에 의해 레이저 절삭이 수행되어, 단자(150) 위의 차폐 층(240)의 일부분을 제거할 수 있다. 레이저(244)는 DPSS(diode-pumped solid-state) 레이저, ArF, KrF, XeCl, XeF를 이용하는 엑시플렉스 레이저 또는 네오디뮴, 에르븀, 이테르븀, 또는 그 밖의 다른 적합한 물질을 이용하는 또 다른 적합한 엑시머, 자외선, 가시광, 적외선, 또는 이트륨 알루미늄 가넷(YAG) 레이저, μs, ns, ps, 또는 fs 펄스를 이용하는 CO2 레이저이다. 레이저(244)는 단일 레이저, 듀얼 레이저 시스템, 또는 광학 시스템에서 약간의 각을 갖거나 갖지 않는 멀티-레이저 셋업일 수 있다. 다양한 렌즈가 필요에 따라 사용될 수 있으며, 가령, 포커스, 시준기, 아포크로마트, 아크로마트가 사용될 수 있다. 거울, 스캐너, 슬릿, 필터, 또는 또 다른 적절한 디바이스가 광 신호를 레이저(244)로부터 안내 또는 조절하는 데 사용될 수 있다. 레이저(244)에 의해 발산되는 에너지가 단자(150) 위로부터 차폐 층(240)을 박리하여 차폐 층으로부터 단자를 전기적으로 절연시킬 수 있다. 도 5d는 차폐 층(240)이 단자(150)로부터 제거되는 패키지(170)를 도시한다. 단자(150)에 인접한 기판(140)의 측부 표면 위의 차폐 층(240)이 레이저(244)에 의해 선택적으로 제거된다.
도 6a-6c는 패키지 상의 단자 또는 소켓에 대한 대안적 위치를 도시한다. 도 6a에서, 패키지(250)는 패키지의 왼쪽 에지 상에 형성되는 단자(252)를 포함한다. 도 6b는 패키지의 오른쪽 에지 상에 형성되는 단자(262)를 갖는 패키지(260)를 도시한다. 도 6c는 패키지의 에지가 아니라 패키지 내에 중앙에 위치하는 단자(272)를 갖는 반도체 패키지(270)를 도시한다. 패키지(250, 260, 및 270) 중 어느 것도 상기에서 기재된 방법 중 임의의 것을 이용해 몰드(160) 내 확장부(162)의 위치를 변경함으로써 형성될 수 있다. 단자 또는 소켓은 반도체 패키지의 풋프린트 내 임의의 곳에 위치할 수 있고 임의의 원하는 형태를 가질 수 있다. 복수의 단자 똔느 소켓이 패키지의 개별 위치에 형성될 수 있다.
도 7a 및 7b는 상기에서 기재된 차폐된 패키지, 가령 도 2f의 차폐 층(190)을 갖는 패키지(170)를 전자 디바이스에 포함시키는 것을 도시한다. 도 7a는 전자 디바이스의 일부로서 PCB 또는 그 밖의 다른 기판(300) 상에 장착되는 패키지(170)의 부분 횡단면도를 도시한다. 범프(304)가 기판(140)의 반도체 다이(104)의 대향 측부 상에 전도성 층(146)의 접속 패드 상에 형성된다. 전도성 범프(304)는 제조 공정의 임의의 스테이지, 가령, 도 1b의 몰딩 전에, 도 1c의 싱귤레이션 전에, 또는 차폐 층(190, 230, 또는 240)의 형성 후에, 형성될 수 있다. 범프(304)는 PCB(300)의 전도성 층(203) 상으로 리플로우되어 패키지(170)를 PCB에 물리적으로 부착 및 전기저긍로 연결할 수 있다. 또 다른 실시예에서, 열압착 또는 그 밖의 다른 적절한 부착 및 연결 방법이 사용된다. 일부 실시예에서, 패키지(170)와 PCB(300) 사이에 접착 또는 언더필(underfill) 층이 사용된다. 반도체 다이(104)는 범프(114), 전도성 층(146) 및 범프(304)를 통해 전도성 층(302)에 전기저긍로 연결된다.
제2 반도체 패키지(310)가 패키지(170)에 인접하게 기판(140) 상에 배치된다. 패키지(310)는 범프(304)에 의해 PCB에 부착된다. 덧붙여, 패키지(310)는 범프(304)에 의해 단자(150)에 물리적으로 부착되고 전기적으로 연결된 레그(314)를 포함한다. 단자(150)는 기판(140)의 상부에서 패키지(170)로부터 노출되어, 패키지(170)와 인접 반도체 패키지, 가령, 패키지(310) 간 직접 연결을 가능하게 한다. 패키지(170 및 310)는 원하는 전기적 기능을 얻기 위해 협동하는 협업적 회로 요소를 포함한다. 상기 기재된 방법은 차폐 층(190)이 반도체 다이(104) 및 그 밖의 다른 RF 회로 주위에 완전히 형성될 뿐 아니라, 노출된 단자 또는 소켓이 차폐 층 외부에 형성되는 반도체 패키지를 도출한다. 차폐 층(190)은 패키지(170) 내 RF 회로에 의해 발산되는 EMI로부터 반도체 패키지(310)를 보호한다. 패키지(310)는 레그(314) 대신 패키지(310)의 기판의 케이블, 본드 와이어, 전도성 트레이스에 의해, 또는 그 밖의 다른 임의의 적합한 인커머넥트 구조물에 의해 단자(150)로 연결될 수 있다.
도 7b는 PCB의 표면 상에 장착되는 복수의 반도체 패키지, 가령, 패키지(170 및 310)를를 갖는 PCB(300)를 포함하는 전자 디바이스(340)를 도시한다. 전자 디바이스(340)는 경우에 따라 한 가지 유형의 반도체 패키지, 또는 복수 유형의 반도체 패키지를 가질 수 있다.
전자 디바이스(340)는 반도체 패키지를 이용하여 하나 이상의 전기 기능을 수행하는 독립형 시스템일 수 있다. 또는, 전자 디바이스(340)는 더 큰 시스템의 서브구성요소일 수 있다. 예를 들어, 전다 디바이스(340)는 태블릿 컴퓨터, 셀룰러 전화기, 디지털 카메라, 통신 시스템, 또는 또 다른 전자 디바이스의 일부일 수 있다. 전자 디바이스(340)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터로 삽입되는 또 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 로직 회로, 아날로그 회로, RF 회로, 이산 능동 또는 수동 디바이스, 또는 또 다른 반도체 다이 또는 전기 구성요소일 수 있다.
도 7b에서, PCB(300)는 PCB 상에 장착되는 반도체 패키지의 구조적 지지 및 전기적 인터커넥션을 위한 일반적인 기판을 제공한다. 증발증착, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 또 다른 적절한 금속 증착 공정을 이용해 전도성 신호 트레이스(302)가 표면 위에 또는 PCB(300)의 층 내에 형성된다. 신호 트레이스(302)는 반도체 패키지, 장착된 구성요소, 및 또 다른 외부 시스템 또는 구성요소 간 전기적 통신을 제공한다. 트레이스(302)는 또한 필요에 따라 반도체 패키지로 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 2개의 패키징 레벨을 가진다. 제1 레벨 패키징은 반도체 다이를 중간 기판으로 기계적 및 전기적으로 부착하기 위한 기법이다. 제2 레벨 패키징은 중간 기판을 PCB(300)로 기계적 및 전기적으로 부착하는 것을 포함한다. 또 다른 실시예에서, 반도체 디바이스는 다이가 PCB(300)로 직접 기계적 및 전기적으로 장착되는 제1 레벨 패키징만 가질 수 있다.
설명 목적으로, 제1 레벨 패키징의 몇 가지 유형, 가령, 본드 와이어 패키지(346) 및 플립칩(348)이 PCB(300) 상에 나타난다. 또한, 몇 가지 유형의 제2 레벨 패키징, 가령, 볼 그리드 어레이(BGA)(350), 범프 칩 캐리어(BCC)(352), 랜드 그리드 어레이(LGA)(356), 멀티-칩 모듈(MCM)(458), 쿼드 플랫 비-리드 패키지(QFN)(360), 쿼드 플랫 패키지(362), 및 내장형 웨이퍼 레벨 볼 그리드 어레이(eWLB)(364)가, 패키지(170 및 310)와 함께, PCB(300) 상에 장착되는 것이 나타난다. 전도성 트레이스(302)가 PCB(300) 상에 배치된 다양한 패키지 및 구성요소를 패키지(170 및 310)로 전기적으로 연결하여, PCB 상의 다른 구성요소가 패키지(170 및 310) 내 구성요소를 사용할 수 있게 한다.
시스템 요건에 따라, 제1 및 제2 레벨 패키징 스타일의 임의의 조합뿐 아니라 그 밖의 다른 전자 구성요소를 이용해 구성된 반도체 패키지의 임의의 조합이 PCB(300)에 연결될 수 있다. 일부 실시예에서, 전자 디바이스(340)는 단일 부착된 반도체 패키지를 포함하며, 또 다른 실시예에서 복수의 인터커넥트된 패키지를 포함할 수 있다. 단일 기판 위에서 하나 이상의 반도체 패키지를 조합함으로써, 제조업체는 기성 구성요소를 전자 디바이스 및 시스템에 포함시킬 수 있다. 반도체 패키지가 정교한 기능을 포함하기 때문에, 전자 디바이스는 덜 비싼 구성요소 및 간소화된 제조 공정을 이용해 제조될 수 있다. 최종 디바이스가 고장날 가능성이 낮아지고 제조 비용이 낮아져서, 소비자에게 낮은 비용으로 제공될 수 있다.
본 발명의 하나 이상의 실시예가 상세히 기재되었지만, 해당 분야의 통상의 기술자라면 이들 실시예의 수정 및 변경이 이하의 청구항에 의해 제공되는 본 발명의 범위 내에서 가능함을 알 것이다.

Claims (22)

  1. 반도체 디바이스를 제작하는 방법으로서,
    기판을 제공하는 단계,
    상기 기판의 표면 위에 전기적 구성요소를 배치하는 단계,
    상기 전기적 구성요소 및 상기 기판 위에 밀봉재를 증착하는 단계 - 상기 기판의 표면 상의 접속 패드가 밀봉재로부터 노출된 채 유지됨 - ,
    지그(jig) 위에 기판을 배치하는 단계 - 상기 지그의 탭이 접속 패드 위에 있음 - ,
    상기 밀봉재 및 지그 위에 차폐 층을 형성하는 단계, 및
    상기 접속 패드를 노출하도록 지그로부터 상기 기판의 일부분을 제거하는 단계
    를 포함하는, 반도체 디바이스를 제작하는 방법.
  2. 제1항에 있어서, 레이저 절삭을 이용해 상기 차폐 층의 일부분을 제거하는 단계를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  3. 제1항에 있어서,
    상기 접속 패드 위에 마스크를 배치하는 단계, 및
    상기 마스크를 제거함으로써 상기 차폐 층의 일부분을 제거하는 단계
    를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  4. 삭제
  5. 삭제
  6. 반도체 디바이스를 제작하는 방법으로서, 상기 방법은
    기판을 제공하는 단계,
    상기 기판 위에 전기 구성요소를 배치하는 단계,
    상기 전기 구성요소 및 상기 기판 위에 밀봉재를 증착하는 단계 - 상기 기판의 단자가 상기 밀봉재로부터 노출된 채 유지됨 - ,
    지그(jig) 위에 기판을 배치하는 단계 - 상기 지그의 탭이 기판의 단자 위에 있음 - ,
    상기 밀봉재 위에 차폐 층을 형성하는 단계, 및
    상기 차폐 층의 일부분을 제거하여 상기 기판의 단자를 완전히 노출시키는 단계
    를 포함하는, 반도체 디바이스를 제작하는 방법.
  7. 제6항에 있어서,
    상기 기판의 단자 위에 마스크를 배치하는 단계, 및
    상기 마스크를 제거함으로써 상기 차폐 층의 일부분을 제거하는 단계
    를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  8. 삭제
  9. 제6항에 있어서, 상기 기판의 표면의 일부분이 접속 패드를 포함하는,
    반도체 디바이스를 제작하는 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제1항에 있어서, 상기 지그의 탭 상에 절연 층을 배치하고 상기 절연 층 상에 접속 패드를 배치하는 단계를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  18. 반도체 디바이스를 제작하는 방법으로서,
    기판을 제공하는 단계,
    상기 기판의 표면 위에 전기 구성요소를 배치하는 단계,
    상기 전기 구성요소 및 상기 기판 위에 밀봉재를 증착하는 단계 - 상기 기판의 표면의 일부분이 상기 밀봉재로부터 노출됨 - ,
    지그(jig) 위에 상기 기판을 배치하는 단계 - 상기 지그의 탭은 상기 기판의 표면의 일부분 위에 있음 - ,
    상기 지그의 탭이 상기 기판의 표면의 일부분 위에 있도록 하면서 상기 밀봉재 위에 차폐 층을 형성하는 단계, 및
    상기 지그를 제거하여 상기 기판의 표면의 일부분을 노출시키는 단계
    를 포함하는, 반도체 디바이스를 제작하는 방법.
  19. 제18항에 있어서,
    상기 지그의 탭 상에 절연 층을 배치하는 단계, 및
    상기 절연 층과 물리적으로 접촉하면서 상기 기판의 표면의 일부분을 배치하는 단계를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  20. 제19항에 있어서, 상기 절연 층은 지그의 전체 표면을 덮는, 반도체 디바이스를 제작하는 방법.
  21. 제19항에 있어서, 상기 절연 층은 폴리이미드 층인, 반도체 디바이스를 제작하는 방법.
  22. 제18항에 있어서, 상기 기판의 표면의 일부분은 접속 패드를 포함하는, 반도체 디바이스를 제작하는 방법.
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