KR102637279B1 - 매립된 인덕터 또는 패키지를 갖는 집적 sip 모듈을 형성하는 반도체 소자 및 방법 - Google Patents

매립된 인덕터 또는 패키지를 갖는 집적 sip 모듈을 형성하는 반도체 소자 및 방법 Download PDF

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덕경 양
운재 백
이수 박
오한 김
훈택 이
희수 이
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 소자는 제1 개구부 및 제2 개구부가 형성된 기판을 가진다. 제1 반도체 부품이 기판 상에 배치된다. 기판은 캐리어 상에 배치된다. 제2 반도체 부품은 기판의 제1 개구부 내 캐리어 상에 배치된다. 제3 반도체 부품은 제2 개구부 내에 배치된다. 제3 반도체 부품은 일부 실시예에서 반도체 패키지이다. 제1 차폐 층은 반도체 패키지 위에 형성될 수 있다. 봉지재는 기판, 제1 반도체 부품, 및 제2 반도체 부품 위에 증착된다. 차폐 층은 봉지재 위에 형성될 수 있다.

Description

매립된 인덕터 또는 패키지를 갖는 집적 SIP 모듈을 형성하는 반도체 소자 및 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING AN INTEGRATED SIP MODULE WITH EMBEDDED INDUCTOR OR PACKAGE}
국내 우선권 주장
본 출원은 2016년 12월 07일에 출원된 미국 가특허출원 번호 62/431,165의 이익을 주장하고, 이 미국 출원은 본 명세서에 참조로서 포함된다.
발명의 분야
본 발명은 일반적으로 반도체 소자와 관련되고, 더 구체적으로, 매립 인덕터, 패키지, 또는 둘 모두를 갖는 집적 시스템-인-패키지(SiP: system-in-package) 모듈을 형성하는 반도체 소자 및 방법과 관련된다.
반도체 소자는 현대의 전자 제품에서 흔히 발견된다. 반도체 소자는 광범위한 기능, 가령, 신호 처리, 고속 계산, 전자기 신호의 송신 및 수신, 전자 장치의 제어, 광전기 발전, 및 텔레비전 디스플레이용 시각적 이미지를 생성을 수행한다. 반도체 소자는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트, 및 소비자 제품 분야에서 발견된다. 또한 반도체 소자는 군용, 항공, 자동차, 산업 제어기 및 사무실 장비에서 발견된다.
반도체 패키지는 때로 시스템-인-패키지(SiP) 모듈이라고 지칭되는 단일-패키지 시스템으로 다 함께 패키징되는 복수의 능동 반도체 부품, 이산 수동 부품, 및 집적 수동 소자(IPD: integrated passive device)으로 만들어진다. SiP 모듈은 전통적인 반도체 패키징에 비교할 때 더 높은 밀도의 향상된 전기 기능을 제공한다.
SiP 모듈의 능동 및 수동 부품은 일반적으로 구조적 지지 및 전기적 인터커넥트를 위해 기판에 장착된다. 기판 및 부품은 환경적 보호를 위해 봉지화된다. 일반적으로 패키지의 상부 표면에서의 봉지재(encapsulant)가 평탄처리되어 블록 형태의 패키지를 만들 수 있다. 상부 표면이 소자에 걸쳐 평탄하기 때문에, 봉지재 표면은 적어도 SiP 모듈 내 가장 높은 부품만큼 높아야 한다. 더 높은 부품이 사용될 때, 전체 소자에 걸쳐, 심지어 낮은 부품들 위에도 더 많은 봉지재가 필요하다. 봉지재가 낮은 부품들 위에서 낭비되며, 반도체 소자는 필요 이상으로 물리적으로 크게 만들어진다. 따라서 더 높은 부품이 사용될 때 감소된 높이를 갖는 SiP 모듈 및 이를 형성하는 방법이 필요하다.
도 1a-1c는 쏘 스트리트에 의해 분리되는 복수의 반도체 다이를 갖는 반도체 웨이퍼를 도시한다.
도 2a-2i는 매립된 인덕터를 갖는 SiP 모듈을 형성하는 프로세스를 도시한다.
도 3은 매립된 인덕터를 갖는 SiP 모듈을 도시한다.
도 4a-4d는 PCB 유닛을 이용해 SiP 모듈을 형성하는 것을 도시한다.
도 5a-5d는 SiP 모듈의 대안 실시예를 도시한다.
도 6a-6d는 매립된 인덕터와 매립된 반도체 패키지를 모두 갖는 SiP 모듈을 형성하는 프로세스를 도시한다.
도 7은 매립된 인덕터 및 매립된 반도체 패키지를 모두 갖는 SiP 모듈을 도시한다.
도 8a-8c는 SiP 모듈의 대안적 실시예를 도시한다.
도 9a-9c는 SiP 모듈에 대한 전자기 간섭(EMI) 차폐 옵션을 도시한다.
도 10a-10b는 PCB의 표면에 장착된 SiP 모듈을 갖는 인쇄 회로 기판(PCB)을 도시한다.
본 발명은 이하에서 도면을 참조하여 하나 이상의 실시예로 기재되며, 여기서 유사한 숫자가 동일하거나 유사한 요소를 나타낸다. 본 발명이 발명의 목적을 달성하기 위한 최상의 모드와 관련하여 기재되었지만, 해당 분야의 통상의 기술자라면 첨부된 청구항 및 이하의 개시 내용 및 도면에 의해 뒷받침되는 이들의 균등예에 의해 정의된 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정, 및 균등물을 포함하도록 의도됨을 알 것이다.
용어 "반도체 다이"는 본 명세서에서 사용될 때 단수형과 복수형 모두를 지칭하며, 따라서 단일 반도체 소자와 복수의 반도체 소자 모두를 지칭할 수 있다. 용어 "반도체 부품" 또는 단순히 "부품"은 본 명세서에서 사용될 때, 반도체 다이 내에 형성되는 능동 소자, 반도체 다이를 이용해 형성된 패키지, 이산 능동 또는 수동 소자, 집적 능동 또는 수동 회로, 또는 그 밖의 다른 임의의 능동 또는 수동 전기 부품을 지칭한다.
일반적으로 반도체 소자는 다음의 2개의 복잡한 제조 공정을 이용해 제조되는 것이 일반적이다: 프론트-엔드 제조와 백-엔드 제조. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상의 복수의 다이의 형성을 포함한다. 웨이퍼 상의 각각의 다이는 기능 전기 회로를 형성하도록 전기적으로 연결되는 능동 및 수동 전기 부품을 포함한다. 능동 전기 부품, 가령, 트랜지스터 및 다이오드는 전기 전류의 흐름을 제어할 수 있는 능력을 가진다. 수동 전기 부품, 가령, 커패시터, 인덕터, 및 저항기는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 간 관계를 생성한다.
백-엔드 제조는 완성 웨이퍼를 개별 반도체 다이로 절단 또는 싱귤레이션하고 구조적 지지, 전기적 인터커넥트, 및 환경적 분리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이션하기 위해, 웨이퍼는 스코어링(score)되고 쏘 스트리트(saw street) 또는 스크라이브(scribe)라고 지칭되는 웨이퍼의 비-기능 영역을 따라 쪼개진다. 웨이퍼는 레이저 절단 툴 또는 쏘 브레이드를 이용해 싱귤레이션된다. 싱귤레이션 후, 개별 반도체 다이가 타 시스템 부품과의 인터커넥션을 위해 핀(pin) 또는 접속 패드(contact pad)를 포함하는 패키지 기판에 장착된다. 그 후 반도체 다이 위에 형성된 접속 패드는 패키지 내 접속 패드에 연결된다. 전도성 층, 범프, 스터드 범프, 전도성 페이스트, 또는 와이어본드에 의해, 전기 연결이 이뤄질 수 있다. 봉지재 또는 그 밖의 다른 몰딩 물질이 패키지 위에 증착되어 물리적 지지 및 전기적 절연을 제공할 수 있다. 그 후 완성된 패키지가 전기 시스템으로 삽입되고 반도체 소자의 기능이 타 시스템 부품에 이용 가능해진다.
도 1a는 베이스 기판 물질(102), 가령, 실리콘, 게르마늄, 알루미늄 포스파이드, 알루미늄 아르세나이드, 갈륨 아르세나이드, 갈륨 니트라이드, 인듐 포스파이드, 실리콘 카바이드, 또는 구조적 지지를 위한 그 밖의 다른 벌크 물질을 갖는 반도체 웨이퍼(100)를 도시한다. 비-활성, 다이 간(inter-die) 웨이퍼 영역, 즉 쏘 스트리트(106)에 의해 분리되는 복수의 반도체 다이 또는 부품(104)이 웨이퍼(100) 상에 형성된다. 쏘 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이션하기 위한 절단 영역을 제공한다. 하나의 실시예에서, 반도체 웨이퍼(100)는 100-450 밀리미터(mm)의 폭 또는 지름을 가진다.
도 1b는 반도체 웨이퍼(100)의 일부분의 횡단면도를 도시한다. 각각의 반도체 다이(104)는 후면 또는 비-활성 표면(108)과, 다이 내에 또는 다이 위에 형성되고 다이의 전기적 설계와 기능에 따라 전기적으로 인터커넥트되는 능동 소자, 수동 소자, 전도성 층, 및 유전체 층으로 구현되는 아날로그 또는 디지털 회로를 포함하는 활성 표면(110)을 가진다. 회로는 아날로그 회로 또는 디지털 회로, 가령, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 메모리 또는 그 밖의 다른 신호 처리 회로를 구현하도록 활성 표면(110) 내에 형성되는 하나 이상의 트랜지스터, 다이오드, 및 그 밖의 다른 회로 요소를 포함할 수 있다. 또한 반도체 다이(104)는 RF 신호 처리 또는 그 밖의 다른 목적으로 반도체 다이의 표면 위의 인터커넥트 층 내에 또는 상에 형성되는 IPD, 가령, 인덕터, 커패시터, 및 저항기를 포함할 수 있다. 일부 실시예에서, 반도체 다이(104)는 복수의 활성 표면을 포함하며, 이때, 각각의 활성 표면 내에 또는 상에 회로가 형성된다.
전기 전도성 층(112)은 PVD, CVD, 전해 도금, 무전해 도금, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용해 활성 표면(110) 위에 형성된다. 전도성 층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 그 밖의 다른 적합한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도성 층(112)은 활성 표면(110)의 회로에 전기적으로 연결된 접속 패드로서 동작한다.
전기 전도성 범프 물질이 증발증착, 전해 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 이용해, 전도성 층(112) 위에 전도성 층(112) 위에 증착된다. 범프 물질은 선택적 플럭스 솔루션과 함께 Al, Sn, Ni, Au, Ag, 납(Pb), 비스무스(Bi), Cu, 솔더, 또는 이들의 조합일 수 있다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고납 솔더(high-lead solder), 또는 무납 솔더일 수 있다.
범프 물질은 적합한 부착 또는 본딩 공정을 이용해 전도성 층(112)에 본딩된다. 일부 실시예에서, 물질을 이의 융해점보다 높게 가열하여 볼 또는 범프(114)를 형성함으로써 범프 물질은 리플로우된다. 하나의 실시예에서, 범프(114)는 습윤 층, 장벽 층, 및 접착 층을 갖는 UBM(under bump metallization) 위에 형성된다. 범프(114)는 또한 전도성 층(112)에 압착 본딩 또는 열압착 본딩될 수 있다. 범프(114)는 전도성 층(112) 위에 형성될 수 있는 한 가지 유형의 인터커넥트 구조물을 나타낸다. 또한 인터커넥트 구조물은 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 그 밖의 다른 전기적 인터커넥트를 이용할 수 있다.
도 1c에서, 반도체 웨이퍼(100)는 쏘 블레이드 또는 레이저 절단 툴(118)을 이용해 쏘 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이션된다. 상기 개별 반도체 다이(104)는 싱귤레이션 전 또는 후에 KGD(known good die)의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a-2i는 반도체 다이(104) 및 매립 인덕터(embedded inductor)를 포함하는 SiP 모듈을 형성하는 프로세스를 도시한다. 도 2a는 쏘 스트리트(152)에 의해 분리되는 SiP 모듈의 형성을 위한 복수의 영역을 포함하는 기판(150)의 횡단면도이다. SiP 모듈을 형성하기 위한 단 2개의 영역만 도시되지만, 또 다른 실시예에서 기판(150)은 수백 개 또는 수천 개의 SiP 모듈을 병렬로 형성할 공간을 갖고 훨씬 더 크다. 기판(150)은 베이스 절연 물질(153)로부터 형성되며, 이때 전도성 층(154 및 156)이 절연 층의 2개의 주요 표면 상에 형성된다. 하나의 실시예에서, 절연 물질(153)은 몰딩된 기판이다. 일부 실시예에서, 기판(150)은 복수의 전도성 층과 인터리브되는 복수의 절연 층(153)을 이용해 형성되며, 이는 더 복잡한 신호 라우팅을 가능하게 한다. 전도성 층(154 및 156)의 일부분이 형성되는 SiP 모듈의 설계및 기능을 따라 전기적으로 공통 또는 전기적으로 절연된다.
전도성 층(154 및 156)이 Al, Cu, Sn, Ni, Au, Ag, 또는 그 밖의 다른 적합한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도성 비아(158)가 절연 층(153)을 관통해 뻗어 있어서, 전도성 층(154)의 일부분을 전도성 층(156)의 일부분으로 전기적으로 연결할 수 있다. 전도성 층(154 및 156)은 기판(150)을 가로질러 수평 전기적 인터커넥트를 제공하며, 전도성 비아(158)는 기판(150)을 관통하는 수직적 전기적 인터커넥트를 제공한다. 하나의 실시예에서, 에칭, 드릴 가공, 레이저 절삭, 또는 그 밖의 다른 적합한 공정에 의해, 절연 층(153)을 관통하는 개구부(opening)를 제공하고, 그 후 전도성 물질을 상기 개구부 내로 증착 또는 도금함으로써 전도성 비아(158)가 형성된다. 일부 실시예에서, 전도성 비아(158)를 위한 전도성 물질이 전도성 층(154 또는 156)을 형성하는 일부로서 절연 층(153)의 개구부 내로 증착된다.
또한 기판(150)은 임의의 적합한 박판 인터포저(laminate interposer), PCB, 웨이퍼-폼(wafer-form), 스트립 인터포저, 리드프레임, 매립형 트레이스 기판(ETS: embedded trace substrate), 또는 그 밖의 다른 유형의 기판일 수 있다. 기판(150)은 폴리테트라플루오로에틸렌(PTFE) 프리프레그(pregreg), 페놀 면 종이, 에폭시, 수지, 직조 유리, 매트 유리(matte glass), 폴리에스테르, 및 그 밖의 다른 강화 섬유와 조합된 FR-4, FR-1, CEM-1, 또는 CEM-3의 하나 이상의 박판 층을 포함할 수 있다. 절연 층(153)은 실리콘 디옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈럼 펜트옥사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 솔더 레지스트, 폴리이미드, 벤조시클로부텐(BCB), 폴리벤즈옥사졸(PBO), 및 유사한 절연 및 구조적 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층을 포함한다. 기판(150)은 또한 다중층 가요성 박판, 세라믹, 구리 클래드 박판, 유리, 또는 아날로그 또는 디지털 회로를 구현하기 위해 하나 이상의 트랜지스터, 다이오드, 및 그 밖의 다른 회로 요소를 포함하는 활성 표면을 포함하는 반도체 웨이퍼일 수 있다.
기판(150)은 인덕터 또는 그 밖의 다른 높은 부품이 SiP 모듈의 풋프린트 내에 배치될 위치에 홀(hole) 또는 개구부(160)를 포함한다. 개구부(160)는 쏘 블레이드, 레이저 절단 툴, 워터 절단 툴, 에칭 공정, 또는 기판을 관통해 개구부를 형성하기 위한 또 다른 적합한 수단을 이용해 기판(150)을 관통해 형성된다. 또 다른 실시예에서, 기판(150)은 기판이 제조된 후 개구부를 개별적으로 형성할 필요 없이 기판을 관통하는 개구부(160)를 남기는 방식으로 형성된다.
도 2b는 도 2a의 상부에서의 기판(150)의 평면도를 도시한다. 전도성 층(154)은 특정 전기 기능을 구현하기 위한 필요에 따라 반도체 다이 및 이산 부품을 표면 장착하기 위한 복수의 접속 패드를 포함한다. 전도성 층(154)은 임의의 바람직한 개수, 형태, 및 레이아웃의 접속 패드를 포함할 수 있다. 일부 실시예에서, 전도성 층(154 및 156)은 또한 복수의 접속 패드를 서로 전기적으로 연결하기 위한 전도성 트레이스를 포함한다. 개구부(160)는 높은 부품이 배치될 위치에서 기판(150)을 통해 형성된다. 반도체 다이 및 그 밖의 다른 부품을 기판 상에 장착하기 전에, 기판(150)은 도 2a에서 나타나는 현재 스테이지에서 테스트될 수 있다.
도 2c에서, 반도체 다이(104) 및 이산 소자(162)는 전도성 층(154) 상으로 표면 장착된다. 일부 실시예에서, 기판(150)은 반도체 다이(104) 및 이산 소자(162)의 설치를 위해 캐리어 상에 배치된다. 우수한 기판 소자 영역 상의 열등한 다이(bad die) 이용을 피하기 위해, 기판(150) 상으로 장착되기 전에 반도체 다이(104)는 KGD에 대해 테스트될 수 있다. 덧붙여, 부품을 장착하기 전에 기판(150)의 영역이 테스트될 수 있고, 제조 결함을 갖는 기판의 영역이 열등한 기판(bad substrate) 상의 KGD를 낭비하지 않고 폐기될 수 있다. 일부 실시예에서, 열등한 또는 빈 반도체 다이(104)가 기판(150)의 열등 영역 상에 배치되어, 기판 전체에 중량 분포를 고르게 유지하고 뒤틀림을 제어하는 데 도움이 될 수 있다.
도 2c는 인덕터, 커패시터, 저항기, 또는 그 밖의 다른 수동 회로 부품일 수 있는 2개의 이산 소자(162)를 갖는 기판(150)의 각각의 소자 영역을 도시한다. 이산 소자(162)는 또한 능동 기능을 갖는 소자, 가령, 파워 트랜지스터, 과도 전압 억제 다이오드 등일 수 있다. 또 다른 실시예에서, 최종 SiP 모듈의 의도된 기능을 구현하기 위해 필요에 따라 능동 및 수동 소자의 임의의 조합이 기판(150) 상에 제공될 수 있다. 하나의 실시예에서, 이산 소자(162)는 대역-통과 필터 또는 또 다른 무선 주파수(RF) 신호 처리 네트워크를 구현한다. 또 다른 실시예에서, 이산 소자(162)가 반도체 다이(104)로의 전력 신호를 필터링한다. 이산 소자(162)는 임의의 원하는 전기 기능을 구현할 수 있다. 이산 소자(162)는 일부 실시예에서 개구부(160) 내에 배치되는 부품과 함께 동작한다.
이산 소자(162)는 솔더 또는 솔더 페이스트(166)를 통해 전도성 층(154)으로 기계적으로 본딩되고 전기적으로 연결된다. 하나의 실시예에서, 솔더 페이스트(166)는 기판(150) 상으로 인쇄되고, 물리적으로 접촉된 이산 소자(162)로 리플로우되고, 그 후 플럭스 제거(deflux)된다. 반도체 다이(104)는 전도성 범프(114)를 통해 전도성 층(154)으로 기계적으로 본딩 및 전기적으로 연결된다. 일부 실시예에서, 단일 단계로 범프(114) 및 솔더 페이스트(166)는 모든 부품을 표면 장착하는 것과 동시에 리플로우된다.
도 2d에서, 테이프(170)가 반도체 다이(104) 및 이산 소자(162)와 대향하여 기판(150)의 하부 표면 상에 적층(laminate)된다. 테이프(170)는 부품을 제 위치에 고정하기 위한 접착 물질을 포함할 수 있다. 테이프(170)는 개구부(160)를 가로질러 뻗어 있어서 개구부 내에 배치되는 부품을 지원할 수 있다. 테이프(170)는 기판(150)과 함께 캐리어로서 동작하여, SiP 서브모듈을 형성할 수 있다. 일부 실시예에서, 테이프(170)를 지닌 기판(150)은 추가 처리를 위해 또 다른 캐리어 상에 배치된다. 또 다른 실시예에서, 접착성 계면 층을 갖는 또 다른 유형의 캐리어가 테이프(170) 대신 사용된다.
도 2e에서, 이산 소자(174)가 기판(150)의 개구부(160) 내에서 테이프(170) 상에 배치된다. 이산 소자(174)는 반도체 다이(104) 및 이산 소자(162)보다 높다. 이산 소자(174)는 이산 소자(162)처럼 기판(150) 상에 배치되는 것이 아니라 개구부(160) 내에 배치되어, 최종 패키지 내에서의 이산 소자(174)의 높이를 낮출 수 있다. 흔히 인덕터가 SiP 모듈에서 가장 높은 부품이기 때문에 이산 소자(174)는 인덕터로서 도시된다. 그러나 인덕터 외의 다른 부품이 개구부(160) 내에 배치되어, 필요에 따라 어떠한 부품의 높이도 낮출 수 있다. 일부 실시예에서, 복수의 높은 이산 소자가 각각의 SiP 모듈의 단일 개구부(160) 내에 배치된다. 하나의 실시예에서, 각각의 SiP 모듈은 기판(150)을 관통해 형성된 복수의 개구부(160)를 포함한다.
이산 소자(174)는 이산 소자 상의 인터커넥트 구조물(176)을 포함한다. 이산 소자(174)는 인터커넥트 구조물(176)이 테이프(170)와 접촉한 채 개구부(160) 내에 배치된다. 그 후 테이프(170)가 제거될 때, 인터커넥트 구조물(176)이, 다음 전기적 인터커넥트를 위해 전도성 층(156)의 접속 패드와 함께, 노출된다. 하나의 실시예에서, 인터커넥트 구조물(176)은 전도성 층(156)과 유사한 접속 패드이다. 또 다른 실시예에서, 인터커넥트 구조물(176)은 범프(114)와 유사한 솔더 범프 또는 솔더 페이스트(166)와 유사한 솔더 페이스트이다.
도 2f에서, 페이스트 인쇄, 압착 몰딩, 이송 몰딩, 액체 봉지재 몰딩, 진공 박판, 스핀 코팅, 또는 또 다른 적절한 애플리케이터를 이용해 봉지재 또는 몰딩 화합물(180)이 기판(150), 반도체 다이(104), 및 이산 소자(162 및 174) 위에 증착된다. 봉지재(180)는 폴리머 복합 물질, 가령, 에폭시 수지, 에폭시 아크릴레이트, 또는 충전재(filler)가 있거나 없는 폴리머일 수 있다. 봉지재(180)는 비전도성이며, 구조적 지지를 제공하고, 반도체 소자를 외부 요소 및 오염물질로부터 환경적으로 보호한다. 봉지재(180)는 반도체 다이(104) 아래에서 전도성 범프(114) 사이로 흐르고, 이산 소자(162) 아래에서 솔더 페이스트(166)들 사이로 흐르며, 이산 소자(174) 아래에서 인터커넥트 구조물(176) 사이로 흘러, 기판(150)과 반도체 다이 및 이산 소자 사이의 공간을 완벽하게 채울 수 있다. 또 다른 실시예에서, 개별 언더필(underfill)이 일부 또는 모든 부품을 위해 사용된다.
봉지재(180)로 덮인 기판(150)이 패널(182)을 형성한다. 높은 이산 소자(174)를 기판(150)의 개구부(160) 내에 있게 함으로써, 패널(182)에서 높은 부품의 높이를 낮출 수 있고, 따라서 모든 부품을 덮는 데 필요한 봉지재(180)의 최소 두께가 작아질 수 있다. 일부 실시예에서, 봉지재(180)는 필요한 것보다 두껍게 증착되고 패널(182)의 두께를 감소시키도록 후면연마(backgrind)된다. 후면연마는 화학 기계 평탄화(CMP: chemical mechanical planarization), 에칭 공정, 레이저 직접 절삭(LDA), 또는 또 다른 적절한 씨닝(thinning) 절차를 이용해 수행된다.
도 2g에서, 패널(182)은 뒤집어 지고, 기판(150)이 캐리어 반대쪽으로 배향되도록 캐리어(184) 상에 배치된다. 인터페이스 층 또는 양면 테이프(186)가 캐리어(184) 위에 임시 접착성 본딩 필름, 에칭-저지 층, 또는 열 분리 층(thermal release layer)으로서 형성된다. 테이프(170)는 열 분리, 자외선 분리, 기계적 박리, 또는 사용되는 테이프의 유형에 적합한 그 밖의 다른 제거 공정을 이용해 제거된다.
도 2h에서, 전도성 범프(190)가 전도성 층(156) 및 인터커넥트 구조물(176) 위의 패널(182) 상에 형성된다. 범프(190)는 반도체 다이(104) 상의 범프와 유사하고, 솔더 범프, 스터드 범프, 전도성 필라(pillar), 또는 또 다른 적합한 인터커넥트 구조물일 수 있다. 범프(190)는 전도성 층(156) 상으로 리플로우되거나 압착 본딩될 수 있다. 인터커넥트 구조물(176)이 솔더 범프를 포함하는 실시예에서, 인터커넥트 구조물(176)은 대응하는 범프(190)와 함께 리플로우되어 솔더의 하나의 연속적인 몸체를 형성할 수 있다.
도 2i에서, 쏘 블레이드, 레이저 절단 툴, 또는 워터 절단 툴(192)을 이용해 패널(182)은 쏘 스트리트(152)에서 기판(150) 및 봉지재(180)를 통과해 복수의 SiP 모듈(196)로 싱귤레이션된다. 일부 실시예에서, 패널(182)은 개구부(160)를 관통해 싱귤레이션된다.
도 3은 열 분리, UV 분리, 기계적 탈착, 또는 또 다른 적절한 수단을 이용해 캐리어(184)로부터 이동된 완성된 SiP 모듈(196)을 도시한다. 범프(190)는 전자 소자의 PCB 또는 그 밖의 다른 기판에 연결되어 SiP 모듈(196)의 기능을 전자 소자로 통합시킬 수 있다. 반도체 다이(104) 및 이산 소자(162)가 전도성 층(154), 전도성 비아(158), 전도성 층(156), 및 전도성 범프(190)를 통해 기저 PCB로 전기적으로 연결된다. 일부 실시예에서, 반도체 다이(104)는 전도성 층(154 또는 156)을 통해 산 소자(162)에 연결된다. SiP 모듈(196)은 복수의 부품을 제공하며, 각각은 더 큰 전자 소자에 의해 패키지를 통합하기 용이하도록 단일로 사용 가능하다.
이산 소자(174)는 비교적 높은 부품이다. 이산 소자(174)는 기판(150)의 개구부(160) 내에 배치되어 SiP 모듈(196)의 전체 높이를 감소시킬 수 있다. 이산 소자(174) 아래에서 기판(150)을 제거함으로써, 더 높은 부품이 이산 소자(162)보다 더 낮은 평면 상에 안착될 수 있다. 따라서 SiP 모듈(196) 내 가장 높은 부품의 상부, 및 따라서 SiP 모듈의 전체 상부 표면이 이산 소자(174)가 기판(150) 상에 증착된 경우보다 더 낮다.
일부 실시예에서, 기판(150) 위에서의 봉지재(180)의 높이가 이산 소자(174)의 높이보다 낮아서, 이산 소자가 기판 상에 배치되고 봉지재 높이가 동일하게 유지되는 경우 이산 소자(174)가 봉지재 내에 들어맞지 않을 것이다. 이산 소자(174)가 기판(150)의 높이 내에 배치되는데, 즉, 이산 소자(174)의 수직 길이의 일부분이 기판(150)의 상부 표면과 하부 표면 사이에 수직으로 위치한다. 이산 소자(174)가 기판(150)의 풋프린트 내에 있지 않기 때문에, 이산 소자(174)는 기판(150)과 동일한 수직 공간을 차지한다. 오히려, 이산 소자(174)는 기판(150)의 개구부에 인접하게 또는 개구부 내에 위치한다.
기판(150)을 관통하는 개구부(160)를 추가함으로써, 기판 상에 모든 부품을 갖는 소자에 비교할 때 동일하지만 크기가 감소된 부품을 갖는 SiP 모듈이 도출된다. 높은 인덕터가 기판 상에 아니라 패키지의 하부에 부착되기 때문에 패키지 높이가 감소된다. SiP 모듈(196)을 포함하는 전자 소자가 더 작게 만들어질 수 있으며, 이는 오늘날의 전자 소자 시장에서 중요한 고려사항이다. 덧붙여, 기판(150) 상이 아니라 개구부(160) 내에 인덕터를 배치함으로써, 인덕터가 다른 부품으로부터 분리되고 인덕터의 신뢰성이 증가될 수 있다.
도 4a-4d는 함께 형성되는 모든 SiP 모듈들에게 공통인 스트립 기판(150)이 아닌 각각의 SiP 모듈에 대해 개별 PCB 유닛(200)을 갖는 SiP 모듈을 형성하는 것을 도시한다. 도 4a는 단일 PCB 유닛(200)의 횡단면도를 도시하고, 도 4b는 평면도를 도시한다. PCB 유닛(200)은 기판(150)과 유사하지만, 단일 SiP 모듈에 대해 필요한 크기로 절단된다. 일부 실시예에서, 개구부(160)가 기판을 통해 형성되는 것이 아니라 개별 PCB 유닛으로 싱귤레이션되는 것을 제외하고, PCB 유닛(200)은 상기 기판(150)과 정확히 동일한 방식으로 형성된다.
도 4c는 PCB 유닛(200) 상으로 장착되는 반도체 다이(104) 및 이산 소자(162)의 평면도를 도시한다. PCB 유닛(200) 및 이산 소자(174)는 테이프(170) 상에 배치된다. 도 4c는 각각의 SiP 모듈에 대해 개별 PCB 유닛(200)을 갖는 것을 제외하고 도 2e와 유사한 상태의 제공 공정을 도시한다. 유닛은 앞서 기재된 바와 같이 봉지화되고, 싱귤레이션되고, 범핑되어, 도 4d의 SiP 모듈(220)을 형성할 수 있다. SiP 모듈(220)은 SiP 모듈(196)과 유사하여, PCB 유닛(200)의 풋프린트 외부에 높은 이산 소자(174)를 배치함으로써 소자 높이와 유사한 이점을 제공한다.
도 5a는 기판(232)과 함께 형성되는 SiP 모듈(230)을 도시한다. 기판(232)은 소자당 2개의 개구부(160)를 포함하는 것을 제외하면 기판(150)과 유사하다. 2개의 개구부(160)에 의해 2개의 개별적으로 위치하는 이산 소자(174)가 기판 풋프린트의 외부에서 사용될 수 있다. 도 5a가 소자의 가장자리 상의 2개의 개구부(160)를 도시하지만, 또 다른 실시예에서 개구부(160)는 SiP 모듈 내에서 더 중앙에 위치한다.
도 5b는 기판(242)을 갖는 SiP 모듈(240)을 도시한다. 기판(242)은 반도체 다이(104)와 이산 소자(162) 사이의 이산 소자(174)를 갖는 개구부(160)를 포함한다. 또 다른 실시예에서, 복수의 이산 소자(174)는 하나의 더 큰 개구부 내에 배치된다. PCB 유닛은 PCB 유닛(200)과 유사하게 하나의 실시예에서 스트립 기판이 아니라 개구부와 함께 사용된다. 이산 소자(174)의 임의의 적절한 개수 및 위치가 고려된다.
도 5c는 기판(252)을 갖는 SiP 모듈(250)을 도시한다. 기판(252)은 모든 장착된 부품이 능동 소자가 아닌 수동 소자인 이산 소자(162)이도록 구성된다. SiP 모듈(250)은 어떠한 능동 기능도 갖지 않으며, 원하는 수동 부품의 세트를 더 큰 시스템으로 통합되도록 제공할 뿐이다. 개구부(160) 내에 높은 이산 소자(174)를 배치함으로써, SiP 모듈(250)의 전체 패키지 높이를 감소시킬 수 있다.
도 5d는 패키지 위에 형성된 차폐 층(262)을 갖는 SiP 모듈(260)을 도시한다. SiP 모듈(260)은 SiP 모듈(196)과 유사하지만, 차폐 층(262)이 패키지 위에 도금되도록 하는 공정에 의해 형성된다. 하나의 실시예에서, 도 2i에서 싱귤레이션 후 패널(182)이 뒤집히고 또 다른 캐리어로 이송되며, 차폐 층(262)이 싱귤레이션된 패키지 위에 스퍼터링된다. 선택사항으로서 차폐 층(262)은 차폐 층을 접촉하기 위해 기판(150)의 가장자리로 라우팅되는 전도성 층(204)의 부분(204a)을 통해 기저 기판의 접지 노드로 전기적으로 연결된다. 또한 차폐 층(262)은 전도성 층(206)을 통해 접지 노드로 연결될 수 있다. 차폐 층(262)은 SiP 모듈(260) 내 기판, SiP 모듈에 매립된 반도체 패키지, 또는 더 큰 전자 소자의 기저 기판의 접지 라인으로 연결될 수 있다.
도 6a-6d는 매립된 인덕터를 갖고 또한 매립된 서브패키지를 갖는 SiP 모듈을 형성하는 것을 도시한다. 도 6a는 쏘 스트리트(302)를 갖는 기판(300)의 횡단면도를 도시하면, 도 6b는 평면도를 도시한다. 기판(300)은 앞서 기재된 기판(150)과 실질적으로 유사하다. 전도성 층(154 및 156) 및 비아(158)와 유사하게, 전도성 층(304) 및 전도성 층(306)이 전도성 비아(308)를 통해 서로 전기적으로 연결된다. 기판(300)은 앞서 언급된 개구부(160)와 각각 유사하게, 기판을 통해 형성되는 한 쌍의 개구부(310 및 312)를 포함한다. 일부 실시예에서, 개별 PCB 유닛이 전차 소자 시트에 대해 더 큰 기판(300)이 아니라 각각의 소자에 대해 사용된다.
기판(300)을 관통하는 개구부(310)는 유사한 인덕터 또는 그 밖의 다른 이산 소자(174)를 수용하기 위해 개구부(160)와 유사한 크기를 가진다. 개구부(310)는 SiP 모듈로 포함될 서브패키지가 들어맞도록 구성된다. 예시적 실시예에서, 개구부(312)는 개구부(310)보다 크다. 개구부는 SiP 모듈에 대해 선택된 특정 부품을 수용하기 위한 임의의 상대적 크기를 갖거나, 단일 개구부가 복수의 부품을 위해 사용될 수 있다.
도 6c에서, 기판(300)은 앞서 언급된 테이프(170)와 유사한 테이프(320) 상에 배치된다. 이산 소자(162)가 전도성 층(154)의 경우처럼, 전도성 층(304) 상으로 장착된다. 이산 소자(174)는 개구부(160)의 경우처럼, 개구부(310) 내에 장착된다. 반도체 패키지(330)가 개구부(312) 내 테이프(320) 상에 배치된다. 반도체 패키지(330)는 기판(332) 상에 배치된 전기적 부품, 가령, 반도체 다이(104) 및 이산 소자(162)의 임의의 바람직한 조합을 포함한다. 패키지(330)를 제조하기 위해, 기판(332)은 일반적으로 복수의 패키지(330)를 위한 부품이 배치된 시트로서 제공되고, 그 후 봉지재(334)로 몰딩되며 개별 패키지로 싱귤레이션된다.
반도체 패키지(330)는 사전에 제조되고 SiP 모듈과 별개로 알려진 우수한 패키지(known good package)인지 전체로서 테스트될 수 있다. 일부 실시예에서, 반도체 패키지(330)는 SiP 모듈로 포함될 기능부, 가령, RF 모듈, 디스플레이 모듈, 또는 그 밖의 다른 유용한 모듈을 갖는 시스템을 포함한다.
또 다른 실시예에서, 그 밖의 다른 패키지 유형이 개구부(312) 내에 배치됨으로써 SiP 모듈에 포함된다. 기판(332)은 또 다른 유형의 기판, 가령, 반도체 기판, 다중 층 기판, 또는 리드프레임으로 교체될 수 있다. 패키지(330)의 부품은 솔더 범프, 스터드 범프, 솔더 페이스트, 본드 와이어, 또는 그 밖의 다른 적절한 인터커넥트 구조물에 의해 기판에 연결될 수 있다. 패키지(330)의 일부 실시예가 기판을, 가령, 도 8a에서 아래에 도시된 바와 같이, 사용하지 않는다. 임의의 적합한 반도체 패키지가 SiP 모듈로 포함되기 위해 적절한 크기의 개구부(312) 내에 배치될 수 있다.
도 6d에서, 봉지재(340)는 패키지(330), 이산 소자(162), 및 이산 소자(174) 위에 증착된다. 봉지재(340)는 앞서 언급된 봉지재(180)와 유사하고, 유사하게 증착된다. 테이프(320)가 제거되고, 범프(344)가 추가되며, 쏘 블레이드, 레이저 절단 툴, 워터 절단 툴, 또는 그 밖의 다른 적절한 수단을 이용해, 쏘 스트리트(302)를 통해 절단함으로써, 복수의 개별 SiP 모듈(350)이 생성된다. 기판(332)과 기판(300) 모두 범핑을 위해 노출된 접속 패드를 갖는 유사한 전도성 층(306)을 포함한다. 기판(332 및 300)의 전도성 층(306)들이 봉지화를 위해 테이프(320)와 접촉하도록 배치되었기 때문에 이들은 실질적으로 동 평면 상에 있다. 하나의 범핑 공정이 범프를 두 기판(332 및 300) 모두에 적용한다. 범프(344)는 사용될 수 있는 하나의 가능한 인터커넥트 구조물이다. 또 다른 실시예에서, 스터드 범프, 구리 필라, 또는 그 밖의 다른 적절한 인터커넥트 구조물이 사용된다.
도 7은 싱귤레이션된 SiP 모듈(350)을 도시한다. SiP 모듈(350)은 기판(300)의 개구부 내에 매립형 반도체 패키지(330) 및 이산 소자(174)를 포함한다. 높은 부품(330 및 174)을 기판 상이 아니라, 기판(300)의 개구부 내에 배치함으로써 SiP 모듈(350)의 높이가 감소된다. 패키지(330) 및 이산 소자(174)가 이산 소자(162)의 높이보다 큰 높이를 가진다. 패키지(330) 및 이산 소자(174)를 기판(300)의 개구부 내에 배치함으로써, 이들 부품의 상부가 낮아져, 전체적으로 더 얇은 패키지가 가능해질 수 있다. 일부 기능부를 서브패키지로서 매립하는 것이, 다양한 기능 다이 또는 모듈을 적용될 수 있게 함으로써, 설계 유연성을 증가시킬 수 있다. 개별 서브패키징된 모듈을 가짐으로써, 또한 모듈은 SiP 모듈(350)로 포함되기 전에 테스트될 수 있다. 일부 실시예에서, 또한 이산 소자(174)가 기판에 매립되게 하지 않으면서, 서브패키지가 SiP 모듈 내에서 사용된다.
도 8a-8c는 매립된 패키지를 갖는 SiP 모듈을 위한 대안 구성을 도시한다. 도 8a에서, SiP 모듈(360)은 패키지(362)에 의해 교체된 패키지(330)를 가진다. 패키지(362)는 기판 없이 부품을 봉지재(334)에 매립함으로써 형성된 패키지이다. 부품 상의 인터커넥트 구조물, 가령, 범프(114) 및 솔더 페이스트(166)가 범프(344)의 부착을 위해 봉지재(334)로부터 노출된 채 유지된다. 하나의 실시예에서, 부품이 접착 테이프 상으로 집히고 배치된다(pick and place). 부품 상의 인터커넥트 구조물이 몰딩 동안 테이프와 접촉하여, 테이프를 제거하는 것이 인터커넥트 구조물을 노출시킨다. 봉지재(340) 및 기판(300)이 싱귤레이션되어 SiP 모듈(360)로 포함되기 위한 개별 패키지(362)를 만들 수 있다.
도 8b는 수동 부품만 갖는 SiP 모듈(370)을 도시한다. 패키지(370)는 수동 이산 소자(162), 가령, 인덕터, 커패시터, 및 저항기만 포함한다. 패키지(370)의 부품은 특정 기능, 가령, 대역 통과 필터를 수행할 수 있다. 부품은 이산 수동 소자 또는 기판(332) 상 또는 내에 금속 층을 이용해 형성되는 집적된 수동 소자일 수 있다. 본 명세서에서 언급되는 어떠한 유형의 서브패키지라도 수동 소자만, 또는 능동 소자만, 또는 능동 소자와 수동 소자의 조합을 갖도록 사용될 수 있다.
도 8c는 기판(382)의 개구부 내 복수의 매립된 패키지를 갖는 SiP 모듈(380)을 도시한다. 패키지(362)는 도 8a에서와 같이 개구부(310) 내에 배치된다. 패키지(330)는 이산 소자(174)와 함께 확대된 개구부(384) 내에 배치된다. 매립된 패키지의 개수, 위치, 유형, 및 기능이 개시된 실시예에 한정되지 않으며, 필요에 따라 상이하게 구성될 수 있다.
도 9a-9c는 매립된 패키지를 갖는 SiP 모듈을 위한 차폐 옵션을 도시한다. 도 9a에서, SiP 모듈(390)은 앞서 언급된 차폐 층(262)과 유사한 방식으로 적용되는 차폐 층(392)을 포함한다. 차폐 층(392)은 전체 SiP 모듈(390) 위에 스퍼터링 또는 도금된다. 차폐 층(392)은 선택사항으로서 전도성 층(304a), 또는 전도성 층(306)의 일부분, 및 전도성 범프(344a)를 통해 기저 기판의 접지 노드로 연결된다. 또 다른 실시예에서, 차폐 층(392)은 기판(332)의 접지 노드에 연결된다.
도 9b는 서브패키지(330) 위에 형성된 차폐 층(402)을 갖는 SiP 모듈(400)을 도시한다. 차폐 층(402)은 차폐 층(262 및 292)과 유사한 방식으로, 그러나 서브패키지 레벨로 도포된다. 차폐 층(402)은 선택사항으로서 전도성 층(304a)을 통해 접지 노드에 연결된다. 복수의 서브패키지를 갖는 소자에서, 각각의 서브패키지는 차폐 층을 포함하거나, 서브패키지의 일부분만 차폐부를 포함할 수 있다. 도 9c는 SiP 모듈 레벨에서의 차폐 층(392)과 서브패키지 레벨에서의 차폐 층(402)을 모두 갖는 실시예를 도시한다. 일부 실시예에서, 기판(332 또는 300) 내 전도성 층(304 또는 306)이 차폐 층(392 또는 402)을 접지 노드로 연결한다.
도 10a-10b는 앞서 기재된 SiP 모듈을 전자 소자로 포함시키는 것을 도시한다. 도 10a는 전자 소자의 일부로서 PCB 또는 그 밖의 다른 기판(502) 상으로 장착되는 도 3의 SiP 모듈(196)의 부분 단면도를 도시한다. 범프(190)가 전도성 층(504) 상으로 리플로우되어 SiP 모듈(196)을 PCB(502)로 물리적으로 부착하고 전기적으로 연결할 수 있다. 앞서 기재된 SiP 모듈 중 임의의 것이 마찬가지로 PCB(502) 상으로 장착될 수 있다. 또 다른 실시예에서, 열압착 또는 그 밖의 다른 적합한 부착 및 연결 방법이 사용된다. 일부 실시예에서, 접착성 또는 언더필 층이 SiP 모듈(196)과 PCB(502) 사이에서 사용된다.
반도체 다이(104)는 범프(114), 기판(150), 및 범프(190)를 통해 전도성 층(504)으로 전기적으로 연결된다. 이산 소자(162)는 솔더 페이스트(166), 기판(150), 및 범프(190)를 통해 전도성 층(504)으로 연결된다. 일부 실시예에서, 기판(150)은 반도체 다이(104)와 이산 소자(162)를 서로 연결한다. 또 다른 실시예에서, 전도성 층(504)이 반도체 다이(104)와 이산 소자(162)를 서로 연결한다. 반도체 다이(104) 및 이산 소자(162)는 전자 소자의 필요에 따라 전도성 층(504)을 통해 이산 소자(174)로 연결된다.
도 10b는 SiP 모듈(196)을 포함하는 PCB의 표면 상에 장착되는 복수의 반도체 패키지를 갖는 PCB(502)를 포함하는 전자 소자(505)를 도시한다. 전자 소자(505)는 경우에 따라 한 가지 유형의 반도체 패키지 또는 복수의 유형의 반도체 패키지를 가질 수 있다.
전자 소자(505)는 반도체 패키지를 이용해 하나 이상의 전기적 기능을 수행하는 자립형 시스템일 수 있다. 대안으로, 전자 소자(505)가 더 큰 시스템의 서브부품일 수 있다. 예를 들어, 전자 소자(505)는 태블릿 컴퓨터, 휴대 전화기, 디지털 카메라, 통신 시스템, 또는 그 밖의 다른 전자 장치의 일부일 수 있다. 전자 소자(505)는 또한 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터로 삽입되는 그 밖의 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 로직 회로, 아날로그 회로, RF 회로, 이산 능동 또는 수동 소자, 또는 그 밖의 다른 반도체 다이 또는 전기 부품을 포함할 수 있다.
도 10b에서, PCB(502)는 PCB 상에 장착되는 반도체 패키지의 구조적 지지 및 전기적 인터커넥션을 위한 일반적인 기판을 제공한다. 증발증착, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 그 밖의 다른 적절한 금속 증착 공정을 이용해, 전도성 신호 트레이스(504)가 PCB(502)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(504)가 반도체 패키지, 장착된 부품, 및 그 밖의 다른 외부 시스템 또는 부품 각각 간 전기 통신을 위해 제공된다. 트레이스(504)는 또한 필요에 따라 반도체 패키지 각각으로 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 소자는 2개의 패키징 레벨을 가진다. 제1 레벨 패키징은 반도체 다이를 중간 기판으로 기계적 및 전기적으로 부착하기 위한 기법이다. 제2 레벨 패키징은 중간 기판을 PCB(502)로 기계적 및 전기적으로 부착하는 것을 포함한다. 또 다른 실시예에서, 반도체 소자는 다이가 PCB(502)에 기계적 및 전기적으로 장착되는 제1 레벨 패키징만 가질 수 있다.
예시 목적으로, 본드 와이어 패키지(506) 및 플립칩(508)을 포함하는 몇 가지 유형의 제1 레벨 패키징이 PCB(502) 상에 나타난다. 덧붙여, 볼 그리드 어레이(BGA)(510), 범프 칩 캐리어(BCC)(512), 랜드 그리드 어레이(LGA)(516), 멀티-칩 모듈(MCM)(518), 쿼드 플랫 무납 패키지(QFN)(520), 매립형 웨이퍼 레벨 볼 그리드 어레이(eWLB)(524), 및 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(526)를 포함하는 몇 가지 유형의 제2 레벨 패키징이 SiP 모듈(196)과 함께 PCB(502) 상에 장착되는 것으로 나타난다. 하나의 실시예에서, eWLB(524)가 팬-아웃 웨이퍼 레벨 패키지(Fo-WLP)이고 WLCSP(526)가 팬-인 웨이퍼 레벨 패키지(Fi-WLP)이다. 전도성 트레이스(504)는 기판(502) 상에 배치된 다양한 패키지를 SiP 모듈(196)의 반도체 다이(104), 이산 소자(162), 및 이산 소자(174)로 전기적으로 연결한다.
시스템 요건에 따라, 제1 및 제2 레벨 패키징 스타일의 임의의 조합뿐 아니라 그 밖의 다른 전자 부품으로 구성된 반도체 패키지의 임의의 조합이 PCB(502)로 연결될 수 있다. 일부 실시예에서, 전자 소자(505)는 단일 부착된 반도체 패키지를 포함하며, 그 밖의 다른 실시예가 복수의 인터커넥트된 패키지를 필요로 한다. 단일 기판 위에 하나 이상의 반도체 패키지를 조합함으로써, 제조업체는 사전 제작된 부품을 전자 소자 및 시스템으로 포함시킬 수 있다. 반도체 패키지가 정교한 기능을 포함하기 때문에, 전자 소자는 덜 비싼 부품 및 간소화된 제작 공정을 이용해 제작될 수 있다. 최종 소자가 고장 날 확률이 낮고 제작 비용이 낮아, 소비자에게 더 낮은 가격을 제공한다.
본 발명의 하나 이상의 실시예가 상세히 기재되었지만, 해당 분야의 통상의 기술자라면, 이들 실시예에 대한 수정 및 변형이 다음의 청구항에서 제공되는 본 발명의 범위 내에서 이뤄질 수 있음을 알 것이다.

Claims (15)

  1. 다음을 포함하는 반도체 소자를 제작하는 방법:
    제1 기판을 제공하는 단계;
    상기 제1 기판 위에 제1 반도체 부품을 배치하는 단계;
    상기 제1 기판에 인접한 위치에 솔더 범프 또는 접속 패드를 포함하는 제2 반도체 부품을 배치하는 단계; 그리고
    상기 제1 기판, 제1 반도체 부품, 및 제2 반도체 부품 위에 봉지재를 증착하는 단계 - 상기 봉지재는 상기 제2 반도체 부품의 솔더 범프 또는 접속 패드와 접촉하고, 상기 기판과 상기 제2 반도체 부품의 솔더 범프 또는 접속 패드는 봉지재로부터 노출됨.
  2. 삭제
  3. 제1항에 있어서, 상기 봉지재 위에 제1 차폐 층을 형성하는 단계를 더 포함하는, 반도체 소자를 제작하는 방법.
  4. 제3항에 있어서, 상기 제2 반도체 부품은 제2 차폐 층을 포함하는, 반도체 소자를 제작하는 방법.
  5. 제1항에 있어서, 상기 제2 반도체 부품은 차폐 층을 포함하는, 반도체 소자를 제작하는 방법.
  6. 다음을 포함하는 반도체 소자:
    제1 기판;
    상기 제1 기판 위에 배치되는 제1 반도체 부품;
    상기 제1 기판에 인접하게 배치되는 솔더 범프 또는 접속 패드를 포함하는 제2 반도체 부품;
    상기 제1 기판, 제1 반도체 부품, 및 제2 반도체 부품 위에 증착되는 봉지재 - 상기 봉지재는 상기 제2 반도체 부품의 솔더 범프 또는 접속 패드와 접촉하고, 상기 기판 및 상기 제2 반도체 부품의 솔더 범프 또는 접속 패드는 상기 봉지재로부터 노출됨.
  7. 삭제
  8. 제6항에 있어서, 상기 봉지재 위에 형성되는 차폐 층을 더 포함하는, 반도체 소자.
  9. 제6항에 있어서, 상기 봉지재 위에 형성되는 제1 차폐 층을 더 포함하는, 반도체 소자.
  10. 제9항에 있어서, 상기 제2 반도체 부품은 제2 차폐 층을 포함하는, 반도체 소자.
  11. 제6항에 있어서, 상기 제2 반도체 부품은 차폐 층을 포함하는, 반도체 소자.
  12. 제6항에 있어서, 상기 제2 반도체 부품은 상기 제1 기판의 개구부 내에 배치되는, 반도체 소자.
  13. 다음을 포함하는 반도체 소자:
    제1 기판;
    상기 제1 기판 위에 배치되는 제1 반도체 부품;
    상기 제1 기판에 인접하게 배치되는 제2 반도체 기판;
    상기 제2 반도체 기판 위에 배치되는 제2 반도체 부품;
    상기 제1 기판에 인접하여 배치되는 제3 반도체 부품;
    상기 제1 기판, 제1 반도체 부품, 제2 반도체 기판, 제2 반도체 부품, 및 제3 반도체 부품 위에 증착되는 봉지재 - 상기 제3 반도체 부품의 일 단자가 상기 봉지재로부터 노출됨; 그리고
    상기 봉지재 위에 형성되는 차폐 층.
  14. 제13항에 있어서, 상기 제2 반도체 부품 위에 형성되는 제2 차폐 층을 더 포함하는, 반도체 소자.
  15. 제13항에 있어서, 상기 제2 반도체 기판이 상기 제1 기판의 개구부 내에 배치되는, 반도체 소자.
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