KR20240097806A - 레이저-기반 재배선 및 멀티-스택 패키지 - Google Patents

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KR20240097806A
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layer
package
shielding layer
semiconductor device
patterned
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KR1020240077279A
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창오 김
경희 박
성환 박
진희 정
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 장치는 제1 패키지 층을 갖는다. 제1 차폐층은 제1 패키지 층 위에 형성된다. 제1 차폐층은 재배선 층을 형성하도록 패터닝된다. 전기 컴포넌트는 재배선 층 위에 배치된다. 인캡슐런트는 전기 컴포넌트 위에 증착된다. 인캡슐런트 위에 제2 차폐층이 형성된다. 제2차폐층이 패터닝된다. 제1 차폐층 및 제2 차폐층의 패터닝은 레이저로 수행될 수 있다. 제2 차폐층은 패턴화되어 안테나를 형성하도록 한다.

Description

레이저-기반 재배선 및 멀티-스택 패키지{laser-based redistribution and multi-stacked packages}
본 발명은 일반적으로 반도체 장치 제조에 관한 것이며, 보다 상세하게는 레이저 기반 재배선 및 다중 적층 패키지를 사용하여 전자파 간섭(EMI) 차폐 패키지를 형성하기 위한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 현대 전자 제품에서 흔히 볼 수 있다. 반도체 장치는 신호 처리, 고속 계산, 전자기 신호 송수신, 전자 장치 제어, 태양광을 전기로 변환, 텔레비전 디스플레이용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 장치는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 사용된다. 반도체 장치는 군용 애플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무 장비에서도 찾아볼 수 있다.
반도체 장치는 종종 전자파 간섭(EMI), 무선 주파수 간섭(RFI), 고조파 왜곡, 또는 이들의 동작을 방해하는 누화라고도 알려진 용량성, 유도성 또는 전도성 결합과 같은 기타 장치간 간섭에 취약하다. RF(무선 주파수) 필터 또는 디지털 회로와 같은 고속 아날로그 회로도 간섭을 생성한다.
전도층은 EMI 및 기타 간섭으로부터 패키지 내의 전자 컴포넌트를 보호하기 위해 일반적으로 반도체 패키지 위에 형성된다. 차폐 층은 신호가 패키지 내의 반도체 다이 및 개별 컴포넌트에 닿기 전에 EMI를 흡수하며, 그렇지 않으면 장치의 오작동을 일으킬 수 있다. 차폐 층은 또한 주변 장치를 보호하기 위해 EMI를 생성할 것으로 예상되는 컴포넌트가 있는 패키지 위에 형성된다.
종래 기술의 반도체 패키지 차폐 방법의 한 가지 문제는 패키지 위에 차폐층을 형성하는 방법이 다층 패키지를 형성하는 것을 어렵게 만들 수 있다는 점이다. 그러나 전자 장치가 소형화되고 더 많은 기능을 수행함에 따라 반도체 장치는 제한된 영역에 더 높은 밀도의 컴포넌트를 수용해야 한다. 패키지에 여러 층을 적층하는 것은 컴포넌트 밀도를 높이는 한 가지 옵션이지만 EMI 차폐가 포함될 때는 어렵다. 따라서, EMI 차폐 및 다중 플레이어 적층 컴포넌트를 갖는 반도체 장치 및 반도체 장치를 제조하는 방법에 대한 필요성이 존재한다.
도 1a 내지 도 1c는 톱 스트리트(saw street)에 의해 분리된 복수의 반도체 다이를 갖는 반도체 웨이퍼를 도시한다.
도. 2a-2h는 레이저 기반 재배선 및 EMI 차폐를 갖는 이중층 패키지를 형성함을 도시한 도면이다.
도 3a-3c는 인캡슐런트 위에 엠보싱된 EMI 차폐층 영역을 형성함을 도시한다.
도 4a 내지 도 4d는 인캡슐런트에 새겨진 EMI 차폐층 영역을 형성함을 도시한다.
도 5a 및 도 5b는 인쇄 공정을 이용하여 패터닝된 층을 형성함을 도시한다.
도 6은 임의의 수의 층의 연속적인 형성을 도시한다.
도 7a 및 도 7b는 다층 패키지를 전자 장치에 통합함을 도시한다.
본 발명은 도면을 참조하여 다음의 설명에서 하나 이상의 실시예로 설명되며, 도면에서 유사한 번호는 동일하거나 유사한 부분을 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최선의 방식으로 설명되지만, 첨부된 특허청구범위에 의해 정의된 발명 및 다음 개시 및 도면에 의해 뒷받침되는 그 등가물에 의해 정의되는 바의, 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 균등물을 포함하도록 의도된 것임을 본 기술 분야의 숙련자는 인식할 것이다. 본 명세서에서 사용되는 "반도체 다이"라는 용어는 단수형 및 복수형을 모두 의미하므로, 단일 반도체 소자 및 다중 반도체 소자를 모두 지칭할 수 있다. "다이"와 "반도체 다이"라는 용어는 같은 의미로 사용된다.
반도체 장치는 일반적으로 프론트 엔드 제조 및 백 엔드 제조의 두 가지 복잡한 제조 공정을 사용하여 제조된다. 프론트 엔드 제조는 반도체 웨이퍼의 표면에 복수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동 전기 컴포넌트를 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 소자는 전류의 흐름을 제어할 수 있다. 커패시터, 인덕터 및 저항과 같은 수동 전기 소자는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 생성한다.
백엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단 또는 싱귤레이팅하고 구조적 지지, 전기적 상호접속 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이팅하기 위해 웨이퍼는 톱 스트리트 또는 스크라이브라고 하는 웨이퍼의 비기능 영역을 따라 스코어링되고 절단된다. 웨이퍼는 레이저 절단 도구 또는 톱날을 사용하여 싱귤레이트된다. 싱귤레이션 후에 개별 반도체 다이는 다른 시스템 컴포넌트와의 상호 연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드는 다음에 패키지 내의 접촉 패드에 연결된다. 상기 전기 연결은 전도성 층, 범프, 스터드 범프, 전도성 페이스트, 와이어본드 또는 기타 적절한 상호 연결 구조로 이루어질 수 있다. 물리적 지지와 전기적 절연을 제공하기 위해 패키지 위에 인캡슐런트 또는 기타 몰딩 화합물이 증착된다. 그런 다음 완성된 패키지를 전기 시스템에 삽입하고 반도체 장치의 기능을 다른 시스템 컴포넌트에서 사용할 수 있게 된다.
도 1a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비화물, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 실리콘 카바이드, 또는 다른 벌크 반도체 물질과 같은 베이스 기판 물질(102)을 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 컴포넌트(104)는 전술한 바와 같이 비활성, 다이간 웨이퍼 영역 또는 톱 스트리트(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 톱 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이트하기 위한 절단 영역을 제공한다. 일 실시예에서, 반도체 웨이퍼(100)는 100-450밀리미터(mm)의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 일부의 단면도를 도시한다. 반도체 다이(104) 각각은 전기적 설계 및 기능에 따라 전기적으로 상호 연결되고, 다이 내부 또는 다이 위에 형성된, 능동 소자, 수동 소자, 전도층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함하는 후면 또는 비활성 표면(108) 및. 능동 표면(110)을 갖는다. 예를 들어, 회로는 디지털 신호 프로세서(DSP), ASIC, MEMS, 메모리 또는 기타 신호 처리와 같은 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(110) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 요소를 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 처리를 위한 인덕터, 커패시터 및 저항기와 같은 집적된 수동 소자(IPD)를 포함할 수 있다. 반도체 웨이퍼(100)의 후면(108)은 베이스 재료(102)의 일부를 제거하고 반도체 웨이퍼(100) 및 반도체 다이(104)의 두께를 감소시키기 위해 기계적 연삭 또는 에칭 공정으로 선택적 백그라인딩 작업을 겪을 수 있다.
전기 전도성 층(112)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 공정을 사용하여 활성 표면(110) 위에 형성된다. 전도층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 다른 적절한 전기 전도성 재료의 하나 이상의 층을 포함한다. 도전층(112)은 활성 표면(110) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다.
도전층(112)은 도 1b에 도시된 바와 같이 반도체 다이(104)의 에지로부터 제1 거리만큼 나란히 배치된 접촉 패드로서 형성될 수 있다. 선택적으로, 도전층(112)은 제1 행의 접촉 패드가 다이의 에지로부터 제1 거리만큼 떨어져 배치되고, 제2 행의 접촉 패드가 다이 가장자리에서 제2 거리만큼 떨어져 배치되며 제1 행과 교대로 배치되도록 다중 행으로 오프셋된 접촉 패드로서 형성될 수 있다. 도전층(112)은 더 큰 시스템으로의 후속적인 전기적 상호접속을 위한 접촉 패드를 갖는 반도체 다이(104) 위에 형성된 마지막 도전층을 나타낸다. 그러나, 활성 표면(110) 상의 실제 반도체 장치와 신호 라우팅을 위한 접촉 패드(112) 사이에 하나 이상의 중간 도전성 및 절연층이 형성될 수 있다.
전기 전도성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 전도성 층(112) 위에 증착된다. 범프 재료는 선택적인 플럭스 솔루션이 있는, Al, Sn, Ni, Au, Ag, 납(Pb), 비스무트(Bi), Cu, 땜납 및 이들의 조합일 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연 솔더 또는 무연 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 공정을 사용하여 도전층(112)에 본딩된다. 일 실시예에서, 범프 재료는 전도성 볼 또는 범프(114)를 형성하기 위해 재료를 융점 이상으로 가열함으로써 리플로우된다. 전도성 범프(114)는 선택적으로 습윤층, 장벽층 및 접착층을 갖는 범프 하부 금속화(UBM) 위에 형성된다. 전도성 범프(114)는 또한 전도성 층(112)에 압축 본딩되거나 열압착 본딩될 수 있다. 전도성 범프(114)는 기판에 대한 전기 연결을 위해 전도성 층(112) 위에 형성될 수 있는 한 유형의 상호접속 구조를 나타낸다. 상호 연결 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프 또는 기타 전기 상호 연결을 사용할 수 있다.
도 1c에 도시된 바와 같이, 반도체 웨이퍼(100)는 톱날 또는 레이저 절단 도구(118)를 사용하여 톱 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이션된다. 상기 개별 반도체 다이(104)는 알려진 좋은 다이 (KGD) 포스트-싱귤레이션 식별을 위해 조사되고 전기적으로 테스트된다.
도 2a는 반도체 다이(104)로 형성되는 예시적인 반도체 패키지(200)의 단면도를 도시한다. 도 2a는 패키지의 제1 층(210)이 완성된 중간 형성 단계에서의 반도체 패키지(200)를 도시한다. 기판(212)은 하나 이상의 도전층(216)이 개재된 하나 이상의 절연층(214)을 포함한다. 절연층(214)은 일 실시예에서 코어 절연 기판이며, 도전층(216)이, 예를 들어 구리-클래드 라미네이트 기판 상부 및 하부 표면 위에 패터닝된다. 상기 도전층(216)은 또한 수직 상호접속을 위해 절연층(214)을 통해 전기적으로 결합된 도전성 비아를 포함한다.
기판(212)은 서로 위에 삽입된 임의의 수의 도전층(216) 및 절연층(214)을 포함할 수 있다. 솔더 마스크 또는 패시베이션 층이 기판(212)의 어느 한 면 또는 양 면 위에 형성될 수 있다. 후속 상호접속을 위해 도전층(216)의 접촉 패드를 노출시키기 위해 패시베이션 층에 개구가 형성된다. 임의의 적합한 유형의 기판 또는 리드프레임이 다른 실시예에서 기판(212)에 사용된다. 전형적으로, 제1 층(210)은 한번에 수백 내지 수천 개의 패키지를 형성하기에 충분히 큰 패널 또는 스트립으로서 기판(212) 상에 형성된다. 제1 층(210)은 일단 완성되면 스트립으로부터 분리될 수 있거나, 패키지(200)는 모든 원하는 층의 완성 후에 개별 패키지로 분리될 수 있다.
제1 층(210)의 기능을 위해 요구되는 임의의 컴포넌트가 기판(212) 상에 장착되거나 배치되고, 땜납, 땜납 페이스트, 본드 와이어, 또는 다른 적절한 메커니즘을 사용하여 전도성 층(216)에 전기적으로 연결된다. 도 2a는 개별 전기 컴포넌트(224)과 함께 기판(212) 상에 장착된 반도체 다이(104)를 예시한다. 개별 전기 컴포넌트(224)은 커패시터, 저항기 또는 인덕터와 같은 수동 컴포넌트, 다이오드 또는 트랜지스터와 같은 능동 컴포넌트, 또는 임의의 다른 원하는 전기 컴포넌트일 수 있다. 다수의 반도체 다이가 기판(212) 상에 배치될 수 있다. 반도체 다이(104)는 베어 다이보다는 더 작은 서브-패키지의 일부로서 제공될 수 있다. 수동 소자, 반도체 다이, 웨이퍼 레벨 칩 스케일 패키지(WLCSP) 또는 시스템 인 패키지(SiP) 모듈과 같은 임의의 원하는 전기 컴포넌트가 기판(212)에 장착될 수 있다. 실장된 컴포넌트는 반도체 패키지(200) 형성의 일부로서 제공되는 차폐에 추가하여 개별 컴포넌트 위에 형성된 EMI 차폐층을 가질 수 있다.
반도체 다이(104)는, 예를 들어, 픽 앤 플레이스 공정 또는 기계를 사용하여 기판 상에 반도체 다이를 배치하고, 그 다음 범프(114)를 리플로우하여 물리적 및 전기적으로 범프를 노출된 접촉 패드에 연결함으로써 기판(212)에 장착된다. 개별 컴포넌트(224)는 유사한 솔더 범프 또는 솔더 페이스트(226)에 의해 연결된다. 솔더 페이스트(226)는 기판 상에 개별 컴포넌트를 선택하고 배치하기 전에 기판(212) 또는 개별 컴포넌트(224) 상에 인쇄될 수 있다. 리플로우 솔더 페이스트(226)는 개별 컴포넌트(224)를 전도성 층(216)의 접촉 패드에 물리적 및 전기적으로 연결한다.
반도체 다이(104), 개별 컴포넌트(224), 및 임의의 다른 원하는 전기 컴포넌트를 기판(212) 상에 장착한 후, 개별 컴포넌트는 인캡슐런트 또는 몰딩 화합물(228)에 의해 캡슐화된다. 인캡슐런트(228)는 기판(212), 반도체 다이(104) 및 개별 컴포넌트(224) 위에 증착된다. 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 인캡슐런트 몰딩, 진공 적층, 스핀 코팅 또는 다른 적절한 도포기를 사용한다. 인캡슐런트(228)는 에폭시 수지, 에폭시 아크릴레이트 또는 필러가 있거나 없는 폴리머와 같은 폴리머 복합 재료일 수 있다. 인캡슐런트(228)는 비전도성이며 구조적 지지를 제공하며 외부 요소 및 오염 물질로부터 반도체 장치를 환경적으로 보호한다.
도전층(216)의 접촉 패드를 노출시키기 위해 인캡슐런트(228)를 통해 개구부가 형성된다. 개구부는 도전성 비아(230)를 형성하기 위해 임의의 적절한 금속 증착 기술을 사용하여 도전성 재료로 채워진다. 도전성 비아(230)를 위한 개구부는 기계적 드릴링, 화학적 에칭, 레이저 드릴링 또는 기타 적절한 공정에 의해 형성될 수 있다. 전도성 물질은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적절한 전기 전도성 물질일 수 있다. 전도성 비아(230)는 제1 층(210)과 이후에 형성되는 반도체 패키지(200) 층 사이에 수직 상호접속을 제공한다. 다른 실시예에서, 전도성 비아(230)는 전도성 필라, 솔더 범프, 구리 클래드 솔더 범프(CCSB), PCB 유닛, 모듈식 인터커넥트 유닛, 또는 인캡슐런트(228)의 증착 전 임의의 적절한 상호연결 구조로서 기판(212)상에 형성된다. 전도성 비아(230)가 인캡슐런트(228)의 증착 전 형성될 때, 상기 인캡슐런트는 필요한 경우 전도성 비아를 노출시키기 위해 백그라인딩 공정을 겪는다.
봉입된 컴포넌트와 결합된 기판(212) 및 인캡슐런트(228)는 함께 연결된 다중 장치 패널이며, 도2a는 그 중 하나만을 도시한다. 인캡슐런트(228)로 캡슐화한 후, 패널은 선택적으로 톱날, 레이저 절단 도구, 물 절단 도구, 또는 각 개별 유닛에 대한 인캡슐런트 및 기판(212)의 측면을 노출시키는 다른 적절한 도구를 사용하여 개별 장치로 싱귤레이트된다. 이 같은 유닛은 추가 처리를 위해 제자리에 유지되거나 장치들 사이에 추가 간격을 허용하기 위해 다른 캐리어로 이동될 수 있다. 다른 실시 예에서, 원하는 층의 전부 또는 일부가 완료될 때까지 싱귤레이션이 발생하지 않는다. 아래에 놓인 층들이 개별 유닛이 아니라 유닛 스트립이나 패널로 남아 있는 동안 후속 층들을 형성하면 일부 제조 공정에서 후속 층들을 성형함을 더 쉽게 할 수 있다. 일 실시예에서, 패키지(200)는 최종 층들이 완전히 형성된 후까지 그러나 최종 차폐 층을 형성하기 전에, 싱귤레이트 되지 않은 패널로 유지되어서, 최종 차폐 층이 모든 층의 측면에 대한 차폐를 제공하도록 한다.
전도성 재료는 제1 층(210) 위에 스퍼터링되어 차폐층(246)을 형성하도록 한다. 차폐층(246)은 임의의 적절한 금속 증착 기술, 예를 들어, 화학 기상 증착, 물리적 기상 증착, 기타 스퍼터링 방법, 분무 또는 도금을 사용하여 형성된다. 스퍼터링된 재료는 구리, 강철, 알루미늄, 금, 이들의 조합, 또는 임의의 다른 적합한 재료일 수 있다. 차폐층(246)은 인캡슐런트(228), 기판(212) 및 전도성 비아(230)의 노출된 표면을 완전히 커버한다.
특히, 인캡슐런트(228)의 모든 4개의 측면 표면 및 상부 표면 모두는 캡슐화된 컴포넌트를 둘러싸도록 차폐층(246)에 의해 덮여 있다. 기판(212)의 모든 측면은 차폐층(246)에 의해 덮여있다. 차폐층(246)은 전형적으로 기판(212)의 바닥면 상에 형성되지 않는데, 그 이유는 스퍼터링 공정이 위에서부터 금속 분자를 증착하기 때문이다. 차폐층(246)은 인캡슐런트(228)의 존재로 인해 기판(212)의 상부면 상에 형성되지 않는다. 다른 실시예에서, 기판(212)의 상부면은 인캡슐런트(228)로부터 부분적으로 노출되어 차폐층(246)이 상부면과 접촉하도록 한다. 전도층(216)은 차폐층(246)을 기판을 통해 접지에 연결하기 위해 기판(212)의 측면에서 노출될 수 있다.
범프(248)는 제조 공정의 임의의 단계에서 기판(212)의 바닥 표면 상에 형성된다. 범프(248)는 반도체 다이(104) 상의 범프(114)와 유사하고 유사한 방식으로 형성된다. 제1 층(210)에 대해 하나의 특정 패키지 유형이 도시되어 있지만, 제1 층은 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB) 또는 기판(212)의 양면이 캡슐화된 컴포넌트를 갖는 양면 SiP 모듈과 같은 임의의 적합한 패키지 유형으로 형성될 수 있다.
도 2b는 차폐층(246)에 의해 완전히 덮인 사시도로 제1층(210)을 도시한다. 차폐층(246) 아래의 전도성 비아(230)의 위치는 점선으로 표시된다. 4개의 전도성 비아(230)만이 도시되어 있지만, 일반적으로 층 사이에 전력, 접지, 데이터, 어드레스, 클록 및 임의의 다른 원하는 신호를 전송하기 위해 필요에 따라 더 많은 전도성 비아가 형성될 것이다.
도 2c에 도시된 바와 같이, 레이저(252)를 사용하여 차폐층(246)을 복수의 접촉 패드(256a), 전도성 트레이스(256b), 및 임의의 다른 원하는 전도성 구조로 패턴화함으로써 제2 층(250)의 형성이 시작된다. 레이저(252)는 DPSS(diode-pumped solid-state) 레이저, 엑시머 레이저, CO2 레이저, 또는 네오디뮴(Nd), 에르븀(Eb), 또는 이테르븀(Yb) 도핑된 YAG(Yttrium aluminum garnet) 레이저일 수 있다. 레이저(252)는 자외선, 가시광선 또는 적외선 스펙트럼의 빛을 방출할 수 있다. 펄스 레이저 패터닝은 마이크로초(μs), 나노초(ns) 또는 펨토초(fs) 정도의 펄스로 수행할 수 있다. 임의의 다른 적합한 유형의 레이저 및 패터닝 공정이 다른 실시예에서 사용된다. 임의의 적절한 에칭 수단이 원하는 대로 사용될 수 있다.
레이저(252)는 차폐층(246)을 선택적으로 제거한다. 차폐층(246)이 제거되는 영역은 인캡슐런트(228)가 노출되게 한다. 차폐층(246)이 레이저(252)에 의해 제거되지 않은 영역은 접촉 패드(256a), 도전성 트레이스(256b), 및 임의의 다른 원하는 도전성 구조로 남게 된다. 접촉 패드(256a)는 하부 비아(230)에 대한 연결, 반도체 컴포넌트의 후속 장착 및 추가 층이 형성되어야 하는 경우 상부 층에 대한 후속 상호연결을 위해 원하는 대로 분포된다. 예를 들어, 접촉 패드(256a)의 어레이는 플립 칩 또는 표면 실장 집적 회로의 적용을 위해 남아 있다. 개별 수동 소자의 장착을 위해 접촉 패드 쌍이 남아 있다. 접촉 패드(256a)는 제2 층(250)을 제1 층(210)의 하부 컴포넌트에 연결하기 위해 전도성 비아(230) 상에 남아 있다. 전도성 트레이스(256b)는 패키지(200)의 원하는 전기적 기능을 구현하기 위해 필요에 따라 접촉 패드(256a)를 서로 연결한다. 일정 실시 예에서 차폐층(246)은 EMI 차폐로서 작동하도록 남겨진다. 인캡슐런트(228)의 상부 표면 상의 차폐층(246)의 일부만이 패터닝되는 것으로 예시되어 있지만, 레이저(252)는 또한 원하는 경우 차폐층의 측벽을 패터닝하는데 사용될 수 있다.
도 2d는 접촉 패드(256a) 상에 장착된 반도체 다이(262), eWLB 패키지(264), WLCSP(266), 및 개별 커패시터(268)를 도시한다. 장착된 컴포넌트는 픽 앤 플레이스 기계와 같은 임의의 적절한 공정을 사용하여 제1 층(210) 위에 배치된다. 실장된 컴포넌트(262-268)의 접촉 패드와 접촉 패드(256a) 사이에서 리플로우된 솔더 범프 또는 페이스트는 기계적 결합과 전기적 결합 모두를 제공한다. 몰드 언더필이 컴포넌트와 제1 층(210) 사이에 증착될 수 있다. 임의의 원하는 전기 컴포넌트는 차폐층을 패터닝한 후에 제2 층(250)의 일부로서 차폐층(246) 상에 장착될 수 있다. 상기 컴포넌트는 개별 수동 또는 능동 소자, 베어 다이, WLCSP 또는 단면 또는 양면 몰드 SiP 모듈이 될 수 있다. 임의의 컴포넌트는 패키지(200)의 일부로서 형성된 차폐에 추가하여 개별 컴포넌트 위에 또는 그 내부에 형성된 자체 차폐층을 선택적으로 갖는다.
도 2e에서, 인캡슐런트(270)는 제2 층(250)을 위한 패키지 본체를 제공하기 위해 장착된 컴포넌트(262-268) 위에 증착된다. 인캡슐런트(270)는 인캡슐런트(228)와 유사하며, 즉 유사한 공정으로 증착되고 유사한 재료로 형성된다. 인갭슐런트(270)는 싱귤레이팅된 제1 층(210) 유닛의 풋프린트 위에 수용된 인갭슐런트를 유지하기 위해 몰드를 사용하여 형성될 수 있다. 다른 실시예에서, 인캡슐런트(270)는 개별 제1 층(210) 유닛 사이에 증착된 후 제거된다. 인캡슐런트(270)의 사전에 형성된 시트는 복수의 제1 층(210) 유닛 위에 적층될 수 있으며, 인캡슐런트가 차폐 층(246) 위의 유닛 사이로 흘러내리지 않고 다중 유닛을 덮을 수 있다. 인캡슐런트(270)의 사전에 형성된 시트는 부분적으로 미리 응고되어서, 상기 인캡슐런트가 완전히 액체가 되지 않고 제2 층(250)의 일부로서 장착된 디바이스를 둘러쌀 수 있도록 한다. 제1 층(210)이 싱귤레이션 되지 않은 패널 또는 스트립으로 남아 있는 실시예에서, 액체 인캡슐런트는 제1 층의 유닛 사이를 흐르는 인캡슐런트(270)와 관련된 문제 없이 증착될 수 있다.
전도성 비아(272)는 위의 전도성 비아(230)와 유사한 방식으로 인캡슐런트(270)를 통해 형성된다. 전도성 비아(272)는 전도성 비아(230) 바로 위 또는 패키지(200)의 원하는 기능에 따라 다른 위치에 형성될 수 있다. 전도성 비아(272)는 선택적이며 제2 층(250)을 넘어 추가적인 수직 라우팅이 필요하지 않은 실시예에서는 형성되지 않을 수 있다. 전도성 비아(230, 272)를 사용하는 대신에, 차폐층의 측벽을 패터닝함으로써 수직 라우팅이 제공될 수 있다.
도 2f는 패키지(200)의 제2 층(250) 위에 형성된 차폐층(276)을 도시한다. 차폐층(276)은 차폐층(246)과 유사한 방식으로 유사한 물질로 형성된다. 차폐층(276)은 인캡슐런트(270)의 상부 표면 및 모든 측면과 접촉하고 완전히 덮는다. 차폐층(276)은 차폐층(276)을 접촉 패드(256a), 전도성 트레이스(256b), 및 제2 층(250)의 일부로서 그 위에 장착된 컴포넌트에 전기적으로 연결하는 전도성 비아(272)의 노출된 상부 표면과 물리적으로 접촉한다. 차폐층(276)은 또한 차폐 층(246)이 여전히 노출된 채로 남아 있는 제1 층(210)의 측면 위에 형성된다. 따라서, 제1 층(210)은 이제 제1 층을 완전히 둘러싸는 차폐층(246) 및 차폐층(276) 모두의 이중 차폐층을 포함한다.
도 2g에서, 차폐층(276)은 다시 레이저(252) 또는 다른 적절한 공정을 사용하여 임의의 원하는 전도성 구조로 패터닝된다. 도 2g는 인캡슐런트(270) 위의 차폐층(276)으로 형성된 패치 안테나(280)의 어레이를 도시한다. 임의의 유형의 마이크로 스트립 라인 또는 패치 안테나(280)가 형성될 수 있다. 직사각형, 원형, 삼각형, U자형 또는 E자형과 같은 적절한 패치 모양을 사용할 수 있다. 일 실시예에서, 패키지(200)는 5G 송수신기이고 차폐층(276)은 5G 전송에 적합한 안테나로 형성된다. 안테나(280)는 전도성 비아(272), 전도성 트레이스(256b), 전도성 비아(230), 및 전도성 층(216)에 의해 제1 층(210) 및 제2 층(250)의 하부 컴포넌트에 전기적으로 결합된다.
도 2g는 완성된 패키지(200)의 사시도를 도시하고, 도 2h는 단면도를 도시한다. 패키지(200)는 제1 층(210) 및 제2 층(250)의 2개 층의 컴포넌트를 포함한다. 제1 층(210) 상에 형성된 차폐층(246)은 제2 층(250)에 대한 재배선 층으로서 작동하도록 패터닝된다. 제2 층(250) 상에 형성된 차폐층(276)은 안테나로서 동작하도록 또는 기타 원하는 목적을 수행하도록 패터닝된다. 패턴화된 차폐층을 재배선층 또는 안테나로 활용하면 패키지 크기를 줄이고, 고밀도 패키지가 가능하며, 그리고 광범위한 다양한 기능을 단일 패키지에 통합할 수 있다.
일부 실시예에서, 차폐층(276)은 차폐층(246)에서와 같이 복수의 접촉 패드 내로 패텅화 되어서, 보드-대-보드(B2B) 커넥터 또는 다른 컴포넌트가 패키지(200) 상에 장착될 수 있도록 한다. 레이저(252)를 사용하여 차폐 층(246)을 패텅닝함은 재배선 층 및 안테나 패턴의 형성을 포함하여 회로 설계 유연성을 제공한다. 차폐층(246, 276)의 임의의 부분은 EMI 차폐 효과를 갖도록 접지에 연결될 수 있다.
패키지 층 각각은 각각의 인캡슐런트의 상부 표면 위에 엠보싱되거나 새겨진 각각의 차폐 층 패턴을 가질 수 있다. 도 3a - 3c는 엠보싱된 차폐층을 형성하는 것을 도시하고, 도 4a-4d는 새겨진 차폐층을 형성하는 것을 도시한다. 도 3a는 캡슐화 후의 제1 층(210)을 도시한다. 도 3b에서 차폐층(246)은 인캡슐런트(228)의 평평한 표면 위에 도포된다. 도 3c에서, 차폐층(246)은 레이저(252)로 패터닝된다. 차폐층(246)의 나머지 부분(246a-246d)은 차폐층의 두께와 동일한 인캡슐런트(228)의 상부 표면 위에서 일정한 높이를 갖는다. 도 3c에서 상기 나머지 부분(246a-246d)의 두께는 설명을 위해 과장되어 도시된다. 4개의 정사각형만 예시되어 있지만 원하는 목적을 위해 임의의 적절한 패턴을 형성할 수 있다.
대안적으로, 차폐층(246) 패턴은 엠보싱 처리되지 않고 인갭슐런트(228)의 상부 표면 내에 매립되거나 새겨 넣어 질 수 있다. 도 4a는 캡슐화 후 차폐층 형성 전의 제1층(210)을 다시 도시한다. 도 4b에 도시된 바와 같이, 차폐층(246)을 위한 원하는 패턴은 먼저 인캡슐런트(228) 내로 에칭된다. 이 같은 에칭은 화학적 에칭, 레이저 에칭, 또는 기계적 에칭과 같은 임의의 적절한 에칭 공정일 수 있다. 에칭은 차폐층(246)의 최종 패턴화된 형태에 필요한 접촉 패드, 전도성 트레이스, 및 기타 구조에 대응하는 인캡슐런트(228)의 상부 표면 내에 공동(290)을 형성한다.
도 4c에 도시된 바와 같이, 차폐층(246)은 인캡슐런트(228) 및 공동(290) 위에 형성된다. 차폐층(246)은 일 실시예에서 공동(290)의 형상을 따르는 등각 코팅으로서 형성된다. 다른 실시예에서, 차폐층(246)은 공동(290)을 완전히 채운다. 도 4d에서, 차폐층(246)은 공동(290) 외부의 인캡슐런트(228)의 나머지 상부 표면으로부터 제거된다. 차폐층(246)은 일 실시예에서 레이저(252)를 사용한 레이저 패터닝을 사용하여 제거된다. 2단계 공정이 차폐층(246)을 먼저 해칭한 다음 박리함에 의해 사용될 수 있다. 다른 실시예에서, 차폐층(246)의 원하는 부분은 제1층(210)의 상부를 기계적으로 연마함으로써 제거될 수 있다. 차폐층(246)은 공동(290) 내 측면 및 저부 표면 위로 등각으로 코팅된 채로 유지된다. 일부 실시예에서, 차폐층(246)은 공동(290)을 완전히 채운 상태로 유지된다. 임의의 패키지 층에 대해 본 명세서에 개시된 차폐층 중 임의의 차폐층은 패터닝이 엠보싱되거나 음각될 수 있다.
도 5a 및 도 5b는 레이저 에칭 대신 인쇄를 통해 재배선층이 형성된는 공정을 도시한다. 도 5a는 인캡슐런트(228)가 증착되지만 차폐층(246)이 없는 제1 층(210)을 도시한다. 전체 패키지 위에 차폐층(246)을 형성한 다음 차폐층을 원하는 전기 구조로 패터닝하는 대신, 재배선 층이 단순히 인캡슐런트(228)의 상부 표면에 인쇄된다. 도 5b는 원하는 회로 패턴(302)을 인쇄하기 위해 인캡슐런트(228) 위에 전도성 물질을 증착하는 잉크젯 또는 전기유체역학(EHD) 제트 노즐(300)을 도시한다. 일 실시예에서, 전도성 비아(230)를 위한 홀 형성은 레이저(252)를 사용하여 수행되고, 그 다음 홀은 잉크젯 노즐(300)에 의해 채워진다. 임의의 패키지 층은 도 5b에 도시된 바와 같이 상부 층을 포함하여 형성될 수 있다.
도 6은 임의의 적절한 수의 층에 무한정으로 추가 층을 적층하는 것을 도시한다. 위의 실시예는 2개의 층(210, 250)만을 도시하지만, 추가 층은 무한정으로 계속해서 형성될 수 있다. 차폐층(276)은 제3층에 대한 임의의 원하는 전기 컴포넌트를 수용하도록 패터닝되고, 이어서 캡슐화되고, 차폐되며, 그 다음 차폐층이 패터닝되도록 한다. 패터닝, 컴포넌트 실장, 몰딩 또는 부분 몰딩, 그리고 나서 금속 증착 또는 EMI 차폐의 공정은 원하는 상부 층(310)이 형성될 때까지 무한정 반복될 수 있다. 상부 층(310)은 그 위에 형성된 B2B 커넥터용 안테나 또는 터미널을 가질 수 있다.
도 7a 및 도 7b는 전술한 패키지, 예를 들어 제1 층(210) 및 제2 층(250)을 갖는 패키지(200)를 전자 디바이스(400)에 통합하는 것을 예시한다. 도 7a는 전자 디바이스(400)의 일부로서 인쇄 회로 기판(PCB) 또는 다른 기판(402) 상에 장착된 패키지(200)의 부분 단면을 도시한다. 범프(248)는 기판(212)의 저부 상의 도전층(216) 상에 형성된다. 도전성 범프(248)는 인캡슐런트(228)를 몰딩하기 전, 싱귤레이션 전, 또는 차폐층(276)을 형성하고 패터닝한 후에 제조 공정의 임의의 단계에서 형성된다. 범프(248)는 패키지(200)를 물리적으로 부착하고 전기적으로 연결하기 위해 PCB(402)의 전도층(404) 상으로 리플로우된다. PCB. 다른 실시예에서, 열압착 또는 다른 적절한 부착 및 연결 방법이 사용된다. 일부 실시예에서, 접착제 또는 언더필 층이 패키지(200)와 PCB(402) 사이에 사용된다. 반도체 다이(104)는 기판(212) 및 범프(248)를 통해 전도성 층(404)에 전기적으로 결합된다.
도 7b는 패키지(200)를 포함하여 PCB(402)의 표면 상에 실장된 복수의 반도체 패키지를 갖는 전자 디바이스(400)를 예시한다. 전자 디바이스(400)는 애플리케이션에 따라 한 유형의 반도체 패키지 또는 다중 유형의 반도체 패키지를 가질 수 있다. 전자 디바이스(400)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 대안적으로, 전자 디바이스(400)는 더 큰 시스템의 서브컴포넌트일 수 있다. 예를 들어, 전자 디바이스(400)는 태블릿 컴퓨터, 셀룰러 폰, 디지털 카메라, 통신 시스템, 또는 다른 전자 디바이스의 일부일 수 있다. 전자 장치(400)는 또한 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입되는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 능동 또는 수동 소자, 기타 반도체 다이 또는 전기 컴포넌트를 포함할 수 있다.
도 7b에 도시된 바와 같이, PCB(402)는 PCB 상에 실장된 반도체 패키지의 구조적 지지 및 전기적 상호접속을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(404)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 공정을 사용하여 PCB(402)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(404)는 반도체 패키지, 장착된 컴포넌트, 및 기타 외부 시스템 또는 컴포넌트 사이의 전기 통신을 제공한다. 트레이스(404)는 또한 필요에 따라 반도체 패키지에 대한 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 2개의 패키징 단계를 갖는다. 제 1단계 패키징은 반도체 다이를 중간 기판에 기계적으로 전기적으로 부착하는 기술이다. 제2 단계 패키징은 중간 기판을 PCB(402)에 기계적으로 및 전기적으로 부착하는 것을 포함한다. 다른 실시예에서, 반도체 디바이스는 다이가 PCB(402)에 기계적 및 전기적으로 직접 장착되는 제1 단계 패키징만을 가질 수 있다.
예시의 목적으로, 본드 와이어 패키지(406) 및 플립칩(408)을 포함하는 여러 유형의 제1 단계 패키징이 PCB(402)에 도시되어 있다. 또한, 볼 그리드 어레이(BGA)(410), 범프 칩 캐리어(BCC)(412), 랜드 그리드 어레이(LGA)(416), 다중 칩 모듈(MCM)(418), 쿼드 플랫 무연 패키지(QFN)(420), 쿼드 플랫 패키지(422) 및 eWLB(424)를 포함하는 여러 유형의 제2 단계 패키징이 패키지(200)와 함께 PCB(402) 상에 실장된 것으로 도시되어 있다. 전도성 트레이스(404)는 PCB(402) 상에 배치된 다양한 패키지 및 컴포넌트를 패키지(200)에 전기적으로 연결하여, 패키지(200) 내의 컴포넌트를 PCB 상의 다른 컴포넌트에 사용하도록 한다.
시스템 요구사항에 따라, 제1 및 제2 단계 패키징 스타일의 임의의 조합뿐만 아니라 다른 전자 컴포넌트로 구성된 반도체 패키지의 임의의 조합이 PCB(402)에 연결될 수 있다. 일부 실시예에서, 전자 장치(400)는 단일 부착 반도체 패키지를 포함할 수 있는 반면, 다른 실시예는 다중 상호 연결된 패키지를 요구한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써 제조업체는 미리 만들어진 컴포넌트를 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지는 정교한 기능을 포함하고 있기 때문에 더 저렴한 컴포넌트와 간소화된 제조 공정을 사용하여 전자 장치를 제조할 수 있다. 결과적인 장치는 실패할 가능성이 적고 제조 비용이 저렴하여 소비자 비용이 절감된다.
본 발명의 하나 이상의 실시예가 상세하게 예시되었지만, 당업자는 이러한 실시예에 대한 수정 및 적응이 다음 청구범위에 기재된 본 발명의 범위를 벗어남이 없이 이루어질 수 있음을 이해할 것이다.

Claims (25)

  1. 제1 패키지 층;
    상기 제1 패키지층 위에 형성된 제1 차폐층, 제1 차폐층이 패터닝되어 재배선층을 형성;
    재배선층 위에 배치되는 전기 컴포넌트;
    전기 컴포넌트 위에 증착되는 인캡슐런트; 및
    인캡슐런트 위에 형성되고, 패터닝된 제2 차폐층;을 포함하는 반도체 장치
  2. 제1항에 있어서, 안테나를 포함하도록 제2 차폐층이 패터닝된 반도체 장치
  3. 제1항에 있어서, 인캡슐런트를 통해 형성된 전도성 비아를 더 포함하고, 전기 컴포넌트는 전도성 비아를 통해 제2 차폐층에 결합되는, 반도체 장치
  4. 제1항에 있어서, 접촉 패드를 포함하도록 제2 차폐층을 패터닝하고; 및 접촉 패드 위에 보드-대-보드(B2B) 커넥터를 배치하는; 반도체 장치
  5. 제1항에 있어서, 인캡슐런트 내에 패터닝된 공동을 더 포함하고, 제2 차폐층이 패터닝되어 패터닝된 공동과 일치하는, 반도체 장치
  6. 제1항에 있어서, 접촉 패드를 포함하도록 제1 차폐층이 패터닝된 반도체 장치
  7. 제1 패키지 층;
    제1 패키지 층에 형성된 패터닝된 공동 ;
    제1 패키지 층 위에 형성된 제1 차폐층, 제1 차폐층이 패터닝되어 패터닝된 공동과 일치하는 재배선층을 형성;
    제1 패키지 층 위에 형성되고, 재배선층을 활용하는 제2 패키지 층; 및
    제2 패키지 층 위에 형성되고, 패터닝된 제 2 차폐층; 을 포함하는 반도체 장치
  8. 제7항에 있어서, 안테나를 포함하도록 제2 차폐층이 패터닝된 반도체 장치
  9. 제7항에 있어서, 제1 패키지 층이 재배선층을 통해 제2 패키지층과 결합되는 반도체 장치
  10. 제7항에 있어서, 제2 차폐층 위에 배치된 보드-대-보드(B2B) 커넥터를 더 포함하는 반도체 장치
  11. 제7항에 있어서, 재배선층은 접지면을 포함하는 반도체 장치
  12. 제7항에 있어서, 접촉 패드를 포함하도록 제1 차폐층이 패터닝된 반도체 장치
  13. 제12항에 있어서, 제2 패키지 층은 접촉 패드 위에 탑재된 전기 컴포넌트를 포함하는 반도체 장치
  14. 제1 패키지 층;
    제1 패키지 층 위에 형성된 차폐층, 차폐층이 재배선층으로 패터닝됨; 및
    재배선층 위에 증착되는 인캡슐런트;를 포함하는 반도체 장치
  15. 제14항에 있어서, 재배선층은 제1 패키지 층에 매립되는 반도체 장치
  16. 제14항에 있어서, 제1 차폐층을 패터닝하여 안테나를 형성하는 반도체 장치
  17. 제14항에 있어서, 인캡슐런트 위에 형성된 제2 차폐층을 더 포함하는 반도체 장치
  18. 제17항에 있어서, 제2 차폐층이 패터닝되는 반도체 장치
  19. 제14항에 있어서, 재배선층 위에 탑재된 전기 콤포넌트를 더 포함하고, 전기 콤포넌트 위에 인캡슐런트가 증착되는 반도체 장치
  20. 제1 패키지 층;
    제1 패키지 층 위에 형성된 재배선층;
    재배선층 위에 형성된 제2 패키지 층;
    제2 패키지 층 위에 형성된 안테나; 및
    제1 패키지 층 또는 제2 패키지 층 내에 배치된, 안테나에 결합된, 5G 송수신기;를 포함하는 반도체 장치
  21. 제20항에 있어서, 재배선층은 제1 패키지 층에 매립되는 반도체 장치
  22. 제20항에 있어서, 안테나는 제2 패키지 층에 매립되는 반도체 장치
  23. 제20항에 있어서, 제1 패키지 층을 재배선층에 결합시키도록, 제1 패키지 층을 통해 형성된 전도성 비아;를 더 포함하는 반도체 장치
  24. 제20항에 있어서, 제1 패키지 층 주위에 형성된 제1 차폐층; 및
    제1 차폐층과 제1 패키지 층 주위에 형성된 제2 차폐층;을 더 포함하는 반도체 장치
  25. 제24항에 있어서, 제2 패키지 층 위에 제2 차폐층이 형성되는 반도체 장치
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