JP2002033432A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2002033432A
JP2002033432A JP2000214993A JP2000214993A JP2002033432A JP 2002033432 A JP2002033432 A JP 2002033432A JP 2000214993 A JP2000214993 A JP 2000214993A JP 2000214993 A JP2000214993 A JP 2000214993A JP 2002033432 A JP2002033432 A JP 2002033432A
Authority
JP
Japan
Prior art keywords
lead frame
sealing portion
semiconductor device
thin plate
plate member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000214993A
Other languages
English (en)
Inventor
Yoshihiko Shimanuki
好彦 嶋貫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Semiconductor Package and Test Solutions Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Yonezawa Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Yonezawa Electronics Co Ltd filed Critical Hitachi Ltd
Priority to JP2000214993A priority Critical patent/JP2002033432A/ja
Publication of JP2002033432A publication Critical patent/JP2002033432A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 片面モールドタイプの半導体装置の製造にお
いてその製造性を向上し、かつ製造コストの低減と半導
体装置の品質向上を図る。 【解決手段】 モールド金型のフローキャビティに封止
用樹脂を充填してリードフレーム1の表面1gに封止部
3とこれより高さが僅かに高い支持用モールド部8とを
形成することにより、搬送工程などでリードフレーム1
を積層した際に、下側のリードフレーム1に形成された
支持用モールド部8によって上側に配置された他のリー
ドフレーム1が支持され、その際、封止部3より支持用
モールド部8の方が高さが高いため、上側のリードフレ
ーム1の裏面1iと下側のリードフレーム1の封止部3
との間に間隙部9が形成され、その結果、上側のリード
フレーム1の裏面1iの半田メッキ層10が下側のリー
ドフレーム1の封止部3と擦れることなく、メッキ剥が
れやメッキ屑の発生を防げる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、片面モールドタイプの半導体装置の製造性
向上に適用して有効な技術に関する。
【0002】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【0003】小形化を図った半導体装置として、QFN
(Quad Flat Non-leaded Package)と呼ばれる半導体チ
ップより若干大きい程度の小形半導体パッケージが開発
されており、モールドによって形成された封止部の裏面
の周縁部に外部端子となる複数のリードが露出して配置
され、このような構造の半導体パッケージは、ペリフェ
ラル形と呼ばれている。
【0004】なお、QFNは、リードフレーム(薄板部
材)を用いて組み立てられる半導体パッケージであり、
その際、組み立ての効率アップのために、1枚のリード
フレームで複数のQFNを製造可能なように多数個取り
のリードフレームとなっている。
【0005】ここで、リードフレームを用いて組み立て
るQFNの構造については、例えば、株式会社プレスジ
ャーナル1998年7月27日発行、「月刊Semic
onductor World増刊号'99半導体組立・
検査技術」、53〜57頁に記載されている。
【0006】
【発明が解決しようとする課題】ところが、前記した技
術のQFNでは、モールド工程終了後以降、リード切断
工程の前の段階(後工程)で工程間搬送などを行う際に
は、リードフレーム状態で行わなければならず、その
際、封止部が形成された複数のリードフレームを重ねて
汎用ラックに収納して搬送する。
【0007】なお、QFNでは、封止部の裏面に露出す
るリードの被実装面には半田などのメッキ層が形成され
ており、したがって、汎用ラックに個々のリードフレー
ムを仕切る仕切りが形成されていない場合には、リード
フレーム上の封止部とこれに積層した他のリードフレー
ムの裏面のメッキ層とが擦れてメッキ剥がれやメッキ屑
の発生という問題が起こる。
【0008】また、個々のリードフレームを仕切る仕切
りが形成された段付きラックは、コストが高く、したが
って、QFNの製造コスト低減が図れないことが問題と
なる。
【0009】本発明の目的は、製造性を向上し、かつ製
造コストの低減と品質の向上とを図る半導体装置の製造
方法を提供することにある。
【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0011】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0012】すなわち、本発明の半導体装置の製造方法
は、封止部を形成可能な薄板部材を用いて組み立てるも
のであり、前記薄板部材の表裏面の何れか一方の面に半
導体チップを接合する工程と、前記半導体チップを樹脂
封止して前記薄板部材の前記一方の面に封止部を形成す
る工程と、前記薄板部材とこれに積層可能な他の薄板部
材とを積層した際にその間に配置される層間支持部材に
よって前記他の薄板部材を支持して、前記薄板部材に形
成された前記封止部と前記他の薄板部材との間に間隙部
を形成して前記薄板部材と前記他の薄板部材とを積層配
置する工程とを有し、前記封止部が形成された前記薄板
部材を用いて前記半導体装置を組み立てるものである。
【0013】さらに、本発明の半導体装置の製造方法
は、封止部を形成可能な薄板部材であるリードフレーム
を用いて組み立てるものであり、前記リードフレームの
チップ支持部に半導体チップを接合する工程と、モール
ド工程において、前記半導体チップをモールドによって
樹脂封止して前記リードフレームのチップ支持側の面に
封止部とこれより高さが高い支持用モールド部とを形成
する工程と、前記リードフレームとこれに積層可能な他
のリードフレームとを積層した際に上側に配置される前
記他のリードフレームをフレーム間に配置される層間支
持部材である前記支持用モールド部によって支持して、
前記リードフレームに形成された前記封止部と前記他の
リードフレームとの間に間隙部を形成して前記リードフ
レームと前記他のリードフレームとを積層配置する工程
とを有し、前記封止部が形成された前記リードフレーム
を用いて前記半導体装置を組み立てるものである。
【0014】本発明によれば、リードフレーム積層時
に、下側のリードフレームに形成された封止部と上側の
他のリードフレームとの間に間隙部を形成して積層する
ことができるため、下側のリードフレームの封止部と上
側のリードフレームの裏面との干渉を避けることがで
き、その結果、下側のリードフレームの封止部と上側の
リードフレームの裏面とが擦れることを防止できる。
【0015】これにより、半導体装置におけるリードの
メッキ層の剥がれやメッキ屑の発生を防止することがで
きる。
【0016】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【0017】図1は本発明の実施の形態の半導体装置の
製造方法によって組み立てられる半導体装置の一例であ
るQFNの構造を示す図であり、(a)は平面図、
(b)は側面図、(c)は底面図、図2は図1に示す半
導体装置の構造を示す拡大断面図、図3は図1に示す半
導体装置の製造における組み立て手順の一例を示すプロ
セスフロー図、図4は図3に示す組み立て手順における
リードフレームのモールド時の状態の一例を示す部分拡
大断面図、図5はモールド後のリードフレームの構造の
一例を示す部分拡大平面図、図6は図5に示すリードフ
レームの構造を示す側面図、図7は図5に示すリードフ
レームの積層状態の構造の一例を示す側面図である。
【0018】図1に示す本実施の形態の半導体装置の製
造方法によって組み立てられる半導体装置は、図4に示
すリードフレーム(薄板部材)1を用い、かつこのリー
ドフレーム1の片方の面である表面(チップ支持側の
面)1g側にモールドによって図1に示す封止部3が形
成される片面モールドの樹脂封止形の小形半導体パッケ
ージであり、さらに、封止部3の裏面3aの周縁部に複
数のリード1aの被実装面1dを露出させて配置したペ
リフェラル形のものでもあり、前記半導体装置の一例と
して、QFN5を取り上げて説明する。
【0019】したがって、QFN5の各リード1aは、
封止部3に埋め込まれたインナリードと、封止部3の裏
面3aの周縁部に露出するアウタリードとの両者の機能
を兼ねている。
【0020】また、ここでのQFN5は、図2に示すよ
うに、半導体チップ2を支持するタブ(チップ支持部)
1bが封止部3内に埋め込まれたタブ埋め込み構造のも
のである。
【0021】図1、図2を用いて、QFN5の詳細構成
について説明すると、半導体チップ2が樹脂封止されて
形成された封止部3と、半導体チップ2を支持するチッ
プ支持面1cを備えたタブ1bと、タブ1bを支持する
とともに封止部3の裏面3aの周縁部の4つの角部に露
出して配置されたタブ吊りリード1eと、タブ1bの周
囲に配置され、かつ封止部3の裏面3aの周縁部に並ん
で被実装面1dを露出して配置された複数のリード1a
と、半導体チップ2のパッド(表面電極)2aとこれに
対応するリード1aとを接続するボンディング用のワイ
ヤ(導通部材)4とからなる。
【0022】なお、図2に示すように、半導体チップ2
は、タブ1bのチップ支持面1c上にダイボンド材(例
えば、銀ペーストなど)12によって固定されている。
【0023】また、QFN5の封止部3の裏面3aの周
縁部に並んで配置された外部端子であるリード1aの被
実装面1dには、厚さ10μm程度の半田メッキ層(メ
ッキ層)10が形成されている。
【0024】また、タブ1b、タブ吊りリード1eおよ
び各リード1aは、例えば、銅などの薄板材によって形
成され、その厚さは、0.15〜0.2mm程度である。
【0025】さらに、半導体チップ2のパッド2aとこ
れに対応するリード1aとを接続するワイヤ4は、例え
ば、金線などである。
【0026】また、封止部3は、モールド方法による樹
脂封止によって形成され、その際用いられる図4に示す
封止用樹脂7は、例えば、熱硬化性のエポキシ樹脂など
である。
【0027】次に、本実施の形態によるQFN5(半導
体装置)の製造方法を図3に示すプロセスフロー図にし
たがって説明する。
【0028】まず、図2に示す半導体チップ2を支持可
能なチップ支持面1cを備えたタブ1bと、樹脂封止さ
れた際に封止部3の裏面3aの周縁部に露出する被実装
面1dを備えた複数のリード1aとを有した図4に示す
薄板部材であるリードフレーム1を準備する(ステップ
S1)。
【0029】ここで、リードフレーム1は、1枚のリー
ドフレーム1から複数個のQFN5を製造することが可
能な短冊状の細長い多連のものであり、さらに、1枚の
リードフレーム1上でマトリクス配列でQFN5を製造
可能とするものであり、したがって、1枚のリードフレ
ーム1には、1個のQFN5に対応したパッケージ領域
がマトリクス配列で複数個形成されており、さらに、両
側部に位置決めピン用の複数のガイド孔1jが形成され
ている。
【0030】また、リードフレーム1は、例えば、銅
(Cu)などによって形成された薄板材であり、その厚
さは、例えば、0.15〜0.2mm程度であるが、前記材
料や前記厚さなどは、これらに限定されるものではな
い。
【0031】続いて、主面2bに半導体集積回路が形成
された半導体チップ2を準備し、その後、リードフレー
ム1のタブ1b(チップ支持部)のチップ支持面1cと
半導体チップ2の裏面2cとを接合するステップS2に
示すダイボンディング(ペレットボンディングまたはチ
ップマウントともいう)を行う。
【0032】その際、リードフレーム1のタブ1bにダ
イボンド材(例えば、銀ペーストなど)12を介して主
面2bを上方に向けて半導体チップ2を固定する。
【0033】続いて、図2に示すように、半導体チップ
2のパッド2aとこれに対応するリード1aのボンディ
ング面1fとを導通部材であるボンディング用のワイヤ
4によってワイヤボンディングして接続する(ステップ
S3)。
【0034】その後、ステップS4に示すモールド(こ
こでは、トランスファーモールド)によって半導体チッ
プ2を樹脂封止してリードフレーム1の表面1g(チッ
プ支持側の面)側に封止部3を形成する(片面モールド
を行う)。
【0035】ここでは、図4に示すモールド金型6の上
金型6aと下金型6bとによってワイヤボンディング後
のリードフレーム1をクランプした後、キャビティ6c
内に液状の封止用樹脂7を供給して樹脂モールドを行
う。
【0036】なお、本実施の形態の半導体装置の製造方
法のモールド工程で用いられるモールド金型6の上金型
6aには、リードフレーム1のチップ支持側の面である
表面1gに支持用モールド部(層間支持部材)8を形成
するフローキャビティ6dが形成されている。
【0037】ここで、モールド金型6におけるフローキ
ャビティ6dは、キャビティ6cに封止用樹脂7の充填
を行う際のキャビティ6cへのボイドの浸入や、キャビ
ティ6cへの封止用樹脂7の充填性を制御するものであ
る。
【0038】すなわち、モールド金型6において、封止
用樹脂7の注入経路の上流側のフローキャビティ6d
(図4における右側のフローキャビティ6d)は、キャ
ビティ6cに浸入しようとするボイドを受け止める機能
を有し、したがって、キャビティ6cへのボイドの浸入
を阻止するものであり、一方、下流側のフローキャビテ
ィ6d(図4における左側のフローキャビティ6d)
は、上流側と下流側のキャビティ6cへの封止用樹脂7
の充填バランスを調整する機能を有しているものであ
る。
【0039】本実施の形態の半導体装置の製造方法で
は、これらのフローキャビティ6dを利用し、フローキ
ャビティ6dに封止用樹脂7を充填し、これによって、
支持用モールド部8を複数個形成する。その際、図6に
示すように、支持用モールド部8が封止部3より僅かに
高くなるように形成する。
【0040】これにより、図7に示すように、リードフ
レーム1の上側に他のリードフレーム1を積層すると、
下側のリードフレーム1に形成された支持用モールド部
8によって上側のリードフレーム1が支持され、その
際、下側のリードフレーム1の表面1gに形成された封
止部3より層間支持部材である支持用モールド部8の方
が高さが高いため、上側のリードフレーム1の裏面1i
と下側のリードフレーム上の封止部3との間に間隙部9
が形成される。
【0041】その結果、上側のリードフレーム1(他の
リードフレーム1)の裏面1iの半田メッキ層10が下
側のリードフレーム1の封止部3と擦れることはなく、
したがって、メッキ剥がれやメッキ屑は発生しない。
【0042】なお、半田メッキ層10の厚さは、例え
ば、10μm程度であるため、封止部3と支持用モール
ド部8との高さの差は、これより若干大きい程度でよい
が、特に限定されるものではない。
【0043】また、リードフレーム1において支持用モ
ールド部8を形成する位置は、例えばリードフレーム1
において封止部3を形成しない空き領域であり、図5に
示すように、リードフレーム1の両端部に複数個形成す
ることが好ましいが、形成位置や形成数などは特に限定
されるものではない。
【0044】本実施の形態の半導体装置の製造方法で
は、モールド後の工程(後工程)において、複数のリー
ドフレーム1を図7に示すように積層させて搬送するこ
とが可能になり、複数のリードフレーム1を積層させて
収納できる汎用ラックの使用が可能になる。
【0045】その後、封止部3から突出する各リード1
aおよびタブ吊りリード1eをリードフレーム1から切
断分離するステップS5に示すリード切断(個片化)を
行い、これにより、図1、図2に示すQFN5を完成さ
せる(ステップS6)。
【0046】さらに、図1に示す完成したQFN5を所
定の梱包などを行って客先に出荷する(ステップS
7)。
【0047】本実施の形態のQFN5(半導体装置)の
製造方法によれば、以下のような作用効果が得られる。
【0048】すなわち、モールド工程においてリードフ
レーム1の表面(チップ支持側の面)1gに封止部3と
この封止部3より高さが高い支持用モールド部8とを形
成し、半導体製造工程の後工程における工程間搬送など
でリードフレーム1を積層して搬送する際に、上側に配
置されるリードフレーム1(図7では他のリードフレー
ム1)を支持用モールド部8によって支持することによ
り、下側のリードフレーム1に形成された封止部3と上
側のリードフレーム1の裏面1iとの間に間隙部9を形
成して積層することができる。
【0049】したがって、リードフレーム積層時に、下
側のリードフレーム1の封止部3と上側のリードフレー
ム1(他のリードフレーム1)の裏面1iとの干渉を避
けることができ、その結果、下側のリードフレーム1上
の封止部3と上側のリードフレーム1の裏面1iとが擦
れることを防止できる。
【0050】これにより、QFN5におけるリード1a
の半田メッキ層10の剥がれやメッキ屑の発生を防止す
ることができる。
【0051】その結果、前記メッキ屑がリードフレーム
1などのワークに付着してQFN5の製造に悪影響を及
ぼすことを防げるため、したがって、QFN5の製造性
を向上できるとともに、リード1aの半田メッキ層10
の剥がれが無くなるため、QFN5の品質を向上でき
る。
【0052】また、封止部3の擦れを防止できるため、
QFN5の封止部3に付された図1(a)に示す製品番
号などのマーク15の擦れ消えや外観キズの発生を防止
でき、前記同様、QFN5の品質を向上できる。
【0053】また、リードフレーム1の積層が可能にな
るため、後工程における工程間搬送などにおいて汎用ラ
ックの使用が可能になり、その結果、高価な段付きラッ
クを使用せずに済むため、QFN5の製造コストの低減
化を図ることができる。
【0054】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【0055】例えば、前記実施の形態では、層間支持部
材として、モールド工程においてモールド金型6に設け
られたフローキャビティ6dによってリードフレーム1
に支持用モールド部8を形成し、この層間支持部材であ
る支持用モールド部8によって、積層された他のリード
フレーム1を支持する場合を説明したが、前記層間支持
部材は、予めリードフレーム1に曲げ成形などによって
形成された図8〜図10の変形例に示す折り曲げ部1h
であってもよい。
【0056】すなわち、図8に示すように、リードフレ
ーム1において封止部3を形成しない空き領域に、図9
に示すように、その裏面1i側への折り曲げ部1hをそ
の曲げ高さが封止部3の高さより僅かに高くなるように
曲げ成形によって形成し、これにより、図10に示すよ
うに、リードフレーム1を積層した際に、上側の他のリ
ードフレーム1の裏面1iと下側のリードフレーム1の
封止部3との間に間隙部9を形成することができ、その
結果、前記実施の形態と同様の効果を得ることができ
る。
【0057】したがって、リードフレーム1に設けられ
る前記層間支持部材は、封止部3より高さが高ければ、
モールドによって形成される支持用モールド部8や曲げ
成形によって形成される折り曲げ部1h以外の他の部材
であってもよい。
【0058】なお、リードフレーム1に折り曲げ部1h
を形成した場合、リードフレーム1の両側部には封止部
3より高さが低く、かつ図4に示すキャビティ6cへの
ボイド侵入の阻止と樹脂充填性の制御とを目的とした補
助モールド部16が形成される。
【0059】また、前記実施の形態では、半導体装置
が、リードフレーム1(薄板部材)を用いて組み立てら
れるQFN5の場合を説明したが、前記半導体装置は、
片面モールドタイプのものであれば、図11に示す変形
例のように、BGA(Ball Grid Array)11などであっ
てもよく、さらに、LGA(Land Grid Array)などであ
ってもよい。
【0060】すなわち、BGA11は、薄板部材として
セラミック基板やガラスエポキシ基板などの多数個取り
のBGA基板13を用い、かつこれに半導体チップ2を
搭載するとともに、半導体チップ2と導通部材であるワ
イヤ4とをBGA基板13のチップ支持側の面である表
面13a側でモールドして封止部3を形成する片面モー
ルド構造のものである。
【0061】なお、このBGA11の組み立ての際に、
半導体製造工程の後工程などにおけるBGA基板搬送時
にBGA基板13を積層する場合にも、図12に示すよ
うに、封止部3より高さの高い支持用モールド部8をB
GA基板13の表面13a側に形成しておくことによ
り、下側のBGA基板13の封止部3と上側のBGA基
板13の裏面13bに取り付けられた外部端子であるボ
ール電極14との間に間隙部9を形成することができ、
封止部3とボール電極14との干渉によるボール電極1
4の脱落や損傷、あるいは封止部3の外観キズなどの発
生を防ぐことができる。
【0062】つまり、支持用モールド部8を封止部3よ
り高く形成する際に、ボール電極14の高さ分よりも高
く形成しておくことにより、BGA基板13を積層した
際に下側のBGA基板13の封止部3と上側のBGA基
板13のボール電極14との間に間隙部9が形成され、
これによって、完成品のBGA11に外傷を与えること
なく複数のBGA基板13を積層できる。
【0063】また、前記実施の形態では、QFN5がタ
ブ埋め込み構造の場合を説明したが、QFN5は、タブ
1bが封止部3の裏面3aに露出するタブ露出構造であ
ってもよい。
【0064】さらに、前記実施の形態および前記変形例
では、リードフレーム1やBGA基板13などの薄板部
材において、半導体チップ2が搭載されるチップ支持側
の面をその表面1g,13aとしたが、前記チップ支持
側の面を、それぞれリードフレーム1やBGA基板13
の裏面1i,13bとしてもよく、その場合、封止部3
も裏面1i,13b側に形成されることになる。
【0065】また、前記実施の形態および前記変形例で
は、図7、図10および図12に示すように、リードフ
レーム1やBGA基板13を2段に積層した場合を図示
して説明したが、それぞれの積層数は何段であってもよ
い。
【0066】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0067】(1).モールド工程においてリードフレ
ームのチップ支持側の面に封止部とこの封止部より高さ
が高い支持用モールド部とを形成し、工程間搬送などで
リードフレームを積層する際に、上側に配置される他の
リードフレームを支持用モールド部によって支持するこ
とにより、下側のリードフレームに形成された封止部と
上側のリードフレームとの間に間隙部を形成して積層す
ることができる。したがって、リードフレーム積層時
に、下側のリードフレームの封止部と上側のリードフレ
ームの裏面とが擦れることを防止でき、その結果、半導
体装置におけるリードのメッキ層の剥がれやメッキ屑の
発生を防止することができる。
【0068】(2).前記(1)により、メッキ屑がリ
ードフレームなどのワークに付着して半導体装置の製造
に悪影響を及ぼすことを防げるため、したがって、半導
体装置の製造性を向上できるとともに半導体装置の品質
を向上できる。
【0069】(3).封止部の擦れを防止できるため、
半導体装置のマーク消えや外観キズの発生を防止でき、
その結果、半導体装置の品質を向上できる。
【0070】(4).リードフレームの積層が可能にな
るため、汎用ラックの使用が可能になり、その結果、高
価な段付きラックを使用せずに済むため、半導体装置の
製造コストの低減化を図ることができる。
【図面の簡単な説明】
【図1】(a),(b),(c)は本発明の実施の形態の半
導体装置の製造方法によって組み立てられる半導体装置
の一例であるQFNの構造を示す図であり、(a)は平
面図、(b)は側面図、(c)は底面図である。
【図2】図1に示す半導体装置の構造を示す拡大断面図
である。
【図3】図1に示す半導体装置の製造における組み立て
手順の一例を示すプロセスフロー図である。
【図4】図3に示す組み立て手順におけるリードフレー
ムのモールド時の状態の一例を示す部分拡大断面図であ
る。
【図5】モールド後のリードフレームの構造の一例を示
す部分拡大平面図である。
【図6】図5に示すリードフレームの構造を示す側面図
である。
【図7】図5に示すリードフレームの積層状態の構造の
一例を示す側面図である。
【図8】図5に示すリードフレームに対する変形例のリ
ードフレームのモールド後の構造を示す部分拡大平面図
である。
【図9】図8に示すリードフレームの構造を示す側面図
である。
【図10】図8に示すリードフレームの積層状態の構造
の一例を示す側面図である。
【図11】図1に示す半導体装置に対する変形例の半導
体装置(BGA)の構造を示す拡大断面図である。
【図12】図11に示すBGAの製造に用いられるBG
A基板のモールド後の積層状態の構造の一例を示す側面
図である。
【符号の説明】
1 リードフレーム(薄板部材) 1a リード 1b タブ(チップ支持部) 1c チップ支持面 1d 被実装面 1e タブ吊りリード 1f ボンディング面 1g 表面(チップ支持側の面) 1h 折り曲げ部(層間支持部材) 1i 裏面 1j ガイド孔 2 半導体チップ 2a パッド(表面電極) 2b 主面 2c 裏面 3 封止部 3a 裏面 4 ワイヤ(導通部材) 5 QFN(半導体装置) 6 モールド金型 6a 上金型 6b 下金型 6c キャビティ 6d フローキャビティ 7 封止用樹脂 8 支持用モールド部(層間支持部材) 9 間隙部 10 半田メッキ層 11 BGA(半導体装置) 12 ダイボンド材 13 BGA基板(薄板部材) 13a 表面(チップ支持側の面) 13b 裏面 14 ボール電極 15 マーク 16 補助モールド部
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M109 AA01 BA01 BA04 CA21 DA10 FA03 FA04 5F061 AA01 BA01 BA04 CA21 CB13 DA01 DD12 5F067 AA01 AB04 BA02 BC13 DE01

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 封止部を形成可能な薄板部材を用いて組
    み立てる半導体装置の製造方法であって、 前記薄板部材の表裏面の何れか一方の面に半導体チップ
    を接合する工程と、 前記半導体チップを樹脂封止して前記薄板部材の前記一
    方の面に封止部を形成する工程と、 前記薄板部材とこれに積層可能な他の薄板部材とを積層
    した際にその間に配置される層間支持部材によって前記
    他の薄板部材を支持して、前記薄板部材に形成された前
    記封止部と前記他の薄板部材との間に間隙部を形成して
    前記薄板部材と前記他の薄板部材とを積層配置する工程
    とを有し、 前記封止部が形成された前記薄板部材を用いて前記半導
    体装置を組み立てることを特徴とする半導体装置の製造
    方法。
  2. 【請求項2】 封止部を形成可能な薄板部材であるリー
    ドフレームを用いて組み立てる半導体装置の製造方法で
    あって、 前記リードフレームのチップ支持部に半導体チップを接
    合する工程と、 前記半導体チップをモールドによって樹脂封止して前記
    リードフレームのチップ支持側の面に封止部を形成する
    工程と、 前記リードフレームとこれに積層可能な他のリードフレ
    ームとを積層した際にフレーム間に配置される層間支持
    部材によって前記他のリードフレームを支持して、前記
    リードフレームに形成された前記封止部と前記他のリー
    ドフレームとの間に間隙部を形成して前記リードフレー
    ムと前記他のリードフレームとを積層配置する工程とを
    有し、 前記封止部が形成された前記リードフレームを用いて前
    記半導体装置を組み立てることを特徴とする半導体装置
    の製造方法。
  3. 【請求項3】 封止部を形成可能な薄板部材であるリー
    ドフレームを用いて組み立てる半導体装置の製造方法で
    あって、 前記リードフレームのチップ支持部に半導体チップを接
    合する工程と、 モールド工程において、前記半導体チップをモールドに
    よって樹脂封止して前記リードフレームのチップ支持側
    の面に封止部とこれより高さが高い支持用モールド部と
    を形成する工程と、 前記リードフレームとこれに積層可能な他のリードフレ
    ームとを積層した際に上側に配置される前記他のリード
    フレームをフレーム間に配置される層間支持部材である
    前記支持用モールド部によって支持して、前記リードフ
    レームに形成された前記封止部と前記他のリードフレー
    ムとの間に間隙部を形成して前記リードフレームと前記
    他のリードフレームとを積層配置する工程とを有し、 前記封止部が形成された前記リードフレームを用いて前
    記半導体装置を組み立てることを特徴とする半導体装置
    の製造方法。
  4. 【請求項4】 封止部を形成可能な薄板部材であるリー
    ドフレームを用いて組み立てる半導体装置の製造方法で
    あって、 前記リードフレームのチップ支持部に半導体チップを接
    合する工程と、 前記半導体チップをモールドによって樹脂封止して前記
    リードフレームのチップ支持側の面に封止部を形成する
    工程と、 前記リードフレームとこれに積層可能な他のリードフレ
    ームとを積層した際に上側に配置される前記他のリード
    フレームを、前記封止部より曲げ高さが高くかつ前記リ
    ードフレームもしくは前記他のリードフレームの何れか
    一方に形成された層間支持部材である折り曲げ部によっ
    て支持して前記リードフレームに形成された前記封止部
    と前記他のリードフレームとの間に間隙部を形成して前
    記リードフレームと前記他のリードフレームとを積層配
    置する工程とを有し、 前記封止部が形成された前記リードフレームを用いて前
    記半導体装置を組み立てることを特徴とする半導体装置
    の製造方法。
  5. 【請求項5】 封止部を形成可能な薄板部材であるリー
    ドフレームを用いて組み立てる半導体装置の製造方法で
    あって、 前記リードフレームのチップ支持部に半導体チップを接
    合する工程と、 前記半導体チップの表面電極と前記リードフレームのリ
    ードとを導通部材によって接続する工程と、 モールド工程において、前記半導体チップをモールドに
    よって樹脂封止して前記リードフレームのチップ支持側
    の面に封止部とこれより高さが高い複数の支持用モール
    ド部とを形成する工程と、 前記リードフレームとこれに積層可能な他のリードフレ
    ームとを積層した際に上側に配置される前記他のリード
    フレームをフレーム間に配置される層間支持部材である
    前記支持用モールド部によって支持して、前記リードフ
    レームに形成された前記封止部と前記他のリードフレー
    ムとの間に間隙部を形成して前記リードフレームと前記
    他のリードフレームとを積層配置する工程と、 前記封止部から突出する前記リードフレームの前記リー
    ドを前記リードフレームから切断分離する工程とを有す
    ることを特徴とする半導体装置の製造方法。
JP2000214993A 2000-07-14 2000-07-14 半導体装置の製造方法 Pending JP2002033432A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000214993A JP2002033432A (ja) 2000-07-14 2000-07-14 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000214993A JP2002033432A (ja) 2000-07-14 2000-07-14 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2002033432A true JP2002033432A (ja) 2002-01-31

Family

ID=18710486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000214993A Pending JP2002033432A (ja) 2000-07-14 2000-07-14 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2002033432A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2008091526A (ja) * 2006-09-29 2008-04-17 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2012074599A (ja) * 2010-09-29 2012-04-12 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012146770A (ja) * 2011-01-11 2012-08-02 Apic Yamada Corp 樹脂モールド方法及び樹脂モールド装置並びに供給ハンドラ
JP2014056965A (ja) * 2012-09-13 2014-03-27 Sumitomo Metal Mining Co Ltd リードフレーム及びこれを用いた半導体パッケージの製造方法
JP2014160768A (ja) * 2013-02-20 2014-09-04 Dainippon Printing Co Ltd 樹脂付きリードフレームの多面付け体、光半導体装置の多面付け体
JP2014160767A (ja) * 2013-02-20 2014-09-04 Dainippon Printing Co Ltd 樹脂付きリードフレームの多面付け体、光半導体装置の多面付け体

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2008091526A (ja) * 2006-09-29 2008-04-17 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2012074599A (ja) * 2010-09-29 2012-04-12 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012146770A (ja) * 2011-01-11 2012-08-02 Apic Yamada Corp 樹脂モールド方法及び樹脂モールド装置並びに供給ハンドラ
JP2014056965A (ja) * 2012-09-13 2014-03-27 Sumitomo Metal Mining Co Ltd リードフレーム及びこれを用いた半導体パッケージの製造方法
JP2014160768A (ja) * 2013-02-20 2014-09-04 Dainippon Printing Co Ltd 樹脂付きリードフレームの多面付け体、光半導体装置の多面付け体
JP2014160767A (ja) * 2013-02-20 2014-09-04 Dainippon Printing Co Ltd 樹脂付きリードフレームの多面付け体、光半導体装置の多面付け体

Similar Documents

Publication Publication Date Title
US6476474B1 (en) Dual-die package structure and method for fabricating the same
US6261865B1 (en) Multi chip semiconductor package and method of construction
US6630729B2 (en) Low-profile semiconductor package with strengthening structure
US7375415B2 (en) Die package with asymmetric leadframe connection
US7968376B2 (en) Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
JP2000133767A (ja) 積層化半導体パッケ―ジ及びその製造方法
US10943857B2 (en) Substrate with multi-layer resin structure and semiconductor device including the substrate
JP3837215B2 (ja) 個別半導体装置およびその製造方法
US7728411B2 (en) COL-TSOP with nonconductive material for reducing package capacitance
JP2005191342A (ja) 半導体装置およびその製造方法
US6495908B2 (en) Multi-chip semiconductor package
JP2002033432A (ja) 半導体装置の製造方法
JP2000299423A (ja) リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2682200B2 (ja) 半導体装置
JP2012074599A (ja) 半導体装置の製造方法
KR100923999B1 (ko) Pcb를 사용하지 않는 적층 반도체 패키지 구조의 제조방법
JP2002261193A (ja) 半導体装置の製造方法
JP2002026222A (ja) 樹脂封止型半導体装置用リードフレーム
KR100333386B1 (ko) 칩 스캐일 패키지
JP2003188332A (ja) 半導体装置およびその製造方法
JP4446719B2 (ja) 樹脂封止型半導体装置の製造方法
KR100379092B1 (ko) 반도체패키지 및 그 제조 방법
JP2008060562A (ja) 樹脂封止型半導体装置とその製造方法、半導体装置用基材、および積層型樹脂封止型半導体装置
JP2007095799A (ja) 半導体装置、電子機器および半導体装置の製造方法
KR100566780B1 (ko) 적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지