JP2006066545A - 電子部品パッケージ - Google Patents

電子部品パッケージ Download PDF

Info

Publication number
JP2006066545A
JP2006066545A JP2004245850A JP2004245850A JP2006066545A JP 2006066545 A JP2006066545 A JP 2006066545A JP 2004245850 A JP2004245850 A JP 2004245850A JP 2004245850 A JP2004245850 A JP 2004245850A JP 2006066545 A JP2006066545 A JP 2006066545A
Authority
JP
Japan
Prior art keywords
terminal
electronic component
package
mold resin
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004245850A
Other languages
English (en)
Inventor
Masahiko Nakanishi
雅彦 中西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2004245850A priority Critical patent/JP2006066545A/ja
Priority to TW094109743A priority patent/TW200608551A/zh
Priority to US11/094,165 priority patent/US20060043566A1/en
Priority to KR1020050060587A priority patent/KR20060049873A/ko
Priority to CNA2005100825683A priority patent/CN1741268A/zh
Publication of JP2006066545A publication Critical patent/JP2006066545A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】端子の端面側に半田フィレットを出来やすくして、パッケージの上面からの観察で半田フィレットを見やすくすることにより、基板との半田接合が十分に行なわれているかどうかを容易に確認できると共に、モールド樹脂と端子との剥離が発生しにくい電子部品パッケージを提供する。
【解決手段】ダイスパッド１上に配設された電子部品２の基板と、上記ダイスパッド１の周囲に複数個配設された端子３と、上記端子３と上記電子部品２の基板の信号端子とを接続するワイヤ４と、上記端子３の下面３Ａ及び一端面３Ｂが露出するように、上記ダイスパッド１、電子部品２の基板及びワイヤ４を封止するモールド樹脂５を備え、上記端子３の一端面３Ｂが上記モールド樹脂５から突出しないようにすると共に、上記端子３の下面３Ａに上記一端面３Ｂに開口する凹所を形成した構成とする。
【選択図】図１

Description

この発明は、電子部品パッケージ、特にＱＦＮ(Quad Flat Non-leaded Package ) などに代表されるパッケージ側面から外方に電気接続用端子が突出していないタイプの電子部品パッケージに関するものである。
図１２は、従来のＱＦＮパッケージの概略構成を一部切り欠いた状態で示す斜視図である。
この図に示すように、ダイスパッド１上に配設、固定された半導体チップ等の電子部品の基板２と、ダイスパッド１の周囲に複数個並設された端子３と、上記半導体チップ２の信号端子と所定の端子３とを接続するワイヤ４と、上記端子３の下面３Ａ及び一端面３Ｂが露出するように、上記ダイスパッド１、半導体チップ２及びワイヤ４を封止するモールド樹脂５とからパッケージ６が構成されている。
このようなパッケージ６の製造方法について簡単に説明すると、図１３に示すマトリックスフレームと呼ばれる成型金属板７に複数のパッケージ６を形成し、各パッケージ６の周縁部に端子３を構成する領域を形成すると共に、それぞれの中心部に図１２に示すようなダイスパッド１と半導体チップ２を配設し、マトリックスフレーム７の下面にフィルムを貼って、モールド樹脂が端子３の下面に流れ込むのを防止した後、マトリックスフレーム７を樹脂成型用の型に入れ、周知の方法によって全領域の上面をモールド樹脂５で封止する。
この状態では隣接する各パッケージ６が端子３によって接続され、全パッケージがモールド樹脂５で封止された状態であるため、例えば切断用の回転歯（ダイシングブレード）（図示せず）をモールド樹脂５の上面に押し当て、パッケージ６の相互の境界部分に沿って縦方向及び横方向に移動させて切断し、図１２に示すような個々のパッケージ６に分割していた。（例えば特許文献１参照）。
特開２００１−７７２７９号公報（段落００３１−００４８、図１−図８）
従来の電子部品パッケージは上記のように構成されるが、マトリックスフレーム７は多くの場合、電気抵抗が低く熱伝導性にも優れている銅を主原料とした金属で形成されており、この材料によってパッケージ周縁の端子３も形成されるが、そのままでは表面に形成される酸化膜のために半田との馴染みが悪く端子３としては不都合であるため、例えばパラジウムメッキなどがマトリックスフレーム７の全表面に施されている。
一方、各パッケージ６はダイシングブレード等によって切断されるため、端子３の拡大図を図１４に示すように、パッケージ周面に露出する外端面３Ｂはダイシングブレード等による切断面となり、マトリクスフレーム７の心材が露出しているため、図１５に示すように、端子３の下面３Ａを回路基板８の接続部（図示せず）に半田９によって接続した場合、端子３の下面３Ａは回路基板８の接続部に強固に接続されたとしても、端子３の外端面３Ｂが半田９に馴染みにくいため、半田９が端面３Ｂに這い上がることがなく、端面３Ｂへの半田フィレットが形成されないため、パッケージ６の上方から観察した場合、回路基板８への半田接合が十分に行なわれているのかどうか確認するのが難しいという問題点があった。
また、製造工程において、パッケージ相互を分割する際に、ダイシングブレード等によって端子３が上方から下方に向けて強く押されるため、モールド樹脂５と端子上面３Ｃとの間で剥離が生ずる場合があり、剥離した部分から水などが浸入して電子部品の性能劣化を招く恐れがあるという問題点もあった。
この問題を軽減する１つの方法として、例えば特許文献１では、端子３のダイシングブレードで切断する部分の厚みを薄くしているが、このように厚みを薄くすると端子３の強度が下がり、切断する際に端子３が変形してしまい、かえってモールド樹脂５と端子３との間に剥離を生じやすいという問題点があった。
この発明は、上記のような問題点を解消するためになされたもので、端子の端面側に半田フィレットを出来やすくしてパッケージの上面からの観察で半田フィレットを見やすくすることにより、回路基板との半田接合が十分に行なわれているかどうかを容易に確認できるようにすると共に、モールド樹脂と端子との剥離が発生しにくい電子部品パッケージを提供することを目的とする。
この発明に係る電子部品パッケージは、ダイスパッド上に配設された電子部品の基板と、上記ダイスパッドの周囲に複数個配設された端子と、上記端子と上記電子部品の基板の信号端子とを接続するワイヤと、上記端子の下面及び一端面が露出するように、上記ダイスパッド、電子部品の基板及びワイヤを封止するモールド樹脂を備え、上記端子の一端面が上記モールド樹脂から突出しないようにすると共に、上記端子の下面または上面に上記一端面に開口する凹所を形成したものである。
この発明に係る電子部品パッケージは上記のように構成されているため、端子の端面側に半田フィレットが出来やすくなり、パッケージの上面からこの半田フィレットを観察することにより、パッケージと基板との半田接合が十分に行なわれているかどうかを容易に確認することができる。
また、モールド樹脂が端子上面の凹所に充填されモールド樹脂と端子の接触面積が増大するため、モールド樹脂と端子との間の剥離が発生しにくくなるものである。
更に、端子の下面または上面に凹所を設けることによって、端子の高さを変更することなく外端面の面積が小さくなるため、ダイシングブレード等によってパッケージを切断して分離する際に、端子１個当りの加工中に加わるストレスが低減され、モールド樹脂と端子との剥離が更に発生しにくくなるものである。
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、実施の形態１の概略構成を一部切り欠いた状態で示す斜視図、図２は、実施の形態１の端子の構造を示す拡大図、図３は、パッケージを端子の外端面側から見た概略図である。
これらの図に示すように、ダイスパッド１上に配設、固定された半導体チップ等の電子部品の基板２と、ダイスパッド１の周囲に、上述した従来技術と同様に、フレームの心材で形成され複数個並設された端子３と、上記半導体チップ２の信号端子と所定の端子３とを接続するワイヤ４と、上記端子３の下面３Ａ及び一端面３Ｂが露出するように、上記ダイスパッド１、半導体チップ２及びワイヤ４を封止するモールド樹脂５とからパッケージ６が構成されている。
また、図２に端子３の拡大図を示すように、端子３の下面３Ａの端面３Ｂに近い部分に、端面３Ｂに開口する凹所１０を形成している。この凹所１０はマトリックスフレーム７自体の端子形成部分を例えば腐食することによって最初から形成されているため、上述のように、マトリックスフレーム７全体に例えばパラジウムメッキを施す際、凹所１０の内面にも図４に示すように、パラジウムメッキ層１１が形成されている。
従って、図５に示すように、パッケージ６を端子３を介して回路基板８に実装した場合、パラジウムメッキ層１１は半田馴染みが良好なので、端子３の下面３Ａは半田９によって回路基板８の接続部に十分強固に固定される他、凹所１０の内面に半田フィレット９Ａが図示のように盛り上がり、外端面３Ｂの外方にも突出するため、パッケージの上方からこの半田フィレット９Ａを観察しやすく、また、半田フィレット９Ａを観察することによって端子３が回路基板８に十分に固定されていることを認識することができる。
実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。なお、端子以外のパッケージ６の構成は図１と同じであるため、図１を援用して説明を省略する。
図６は、実施の形態２の端子の構成を示す拡大図、図７は、パッケージ６を端子３の外端面３Ｂ側から見た概略図、図８は、パッケージ６を回路基板８に実装した状態を示す概略図である。
これらの図に示すように、端子３の上面３Ｃの端面３Ｂに近い部分に、端面３Ｂに開口する凹所１２を形成している。この凹所１２はマトリックスフレーム７自体の端子形成部分を例えば腐食することによって最初から形成されているため、実施の形態１の凹所１０と同様に、凹所１２の内面にもパラジウムメッキ層１１が形成されている。
なお、凹所１２を設ける個所は端面３Ｂに開口する部分に限られるものではなく、端子の上面３Ｃの内方に形成されていてもよい。
実施の形態２では端子３の上面３Ｃに凹所１２を形成しているため、モールド樹脂５で全体を封止する際、図７、図８に示すように、モールド樹脂５が凹所１２にも充填され、なおかつ端子３の厚さは凹所１２を設けたことによっても変化せずに端子３の曲げに対する強度はほとんど変化しないため、ダイシングブレードで切断する際、パッケージ６の上方から下向きの力が端子３に作用した場合でも、モールド樹脂５と端子３との接触面積が増大したことにより、応力が分散されてモールド樹脂５と端子３との剥離が生じにくくなるものである。
さらに、端子３の凹所１２とモールド樹脂５の界面に剥離が生じたとしても、この界面が外側から内側に向かって直線ではなく、途中に屈曲部１２Ａがあるため、剥離がパッケージの外側から内側に向かって進行する過程で途中で進行が止まり、パッケージの内側まで剥離が進行することを防止することができる。
実施の形態３．
次に、実施の形態１と実施の形態２とを組み合わせた実施の形態３を図にもとづいて説明する。なお、端子以外のパッケージ６の構成は図１と同じであるため、図１を援用して説明を省略する。図９は、実施の形態３の端子の構成を示す拡大図、図１０は、パッケージ６を端子３の外側面３Ｂ側から見た概略図、図１１は、図１０のＢ−Ｂ線に沿った端子の断面構造を含むパッケージ６を回路基板８に実装した状態を示す概略図である。
これらの図に示すように、端子３の下面３Ａ及び上面３Ｃの端面３Ｂに近い部分に、端面３Ｂに開口する凹所１０と凹所１２を形成している。それぞれの詳細は実施の形態１及び実施の形態２の場合と同じであるため説明を省略する。
実施の形態３のようにすることにより、図１１に示すように、パッケージ６を端子３を介して回路基板８に実装した場合、凹所１０の内面に半田フィレット９Ａが図示のように盛り上がり、外端面３Ｂの外方にも突出するため、パッケージの上方からこの半田フィレット９Ａを観察しやすく、また、半田フィレット９Ａを観察することによって端子３が回路基板８に十分固定されていることを認識することができるのと同時に、モールド樹脂５が充填された凹所１２により、モールド樹脂５と端子３との接触面の応力が分散されてモールド樹脂５と端子３との剥離が生じにくくなり、さらに、端子３の凹所１２とモールド樹脂５の界面に剥離が生じた場合でも、屈曲部１２Ａがあることで剥離がパッケージの内部まで進行することを防止できるものである。
なお、上記の各実施の形態では、電子部品の基板２として半導体チップを例示したが、これに限られるものではなく、半導体チップ以外のセラミックやダイヤモンドなどをベースとした電子部品であっても同様の効果を奏することは言うまでもない。
この発明の実施の形態１の概略構成を示す斜視図である。 実施の形態１の端子の構造を示す拡大図である。 実施の形態１において、パッケージを端子の外端面側から見た概略図である。 実施の形態１の端子の図３におけるＡ−Ａ線に沿った断面構造と表面処理の状況を示す概略図である。 実施の形態１において、パッケージを回路基板に装着した状態を示す概略断面図である。 この発明の実施の形態２の端子の構造を示す拡大図である。 実施の形態２において、パッケージを端子の外端面側から見た概略図である。 実施の形態２において、パッケージを回路基板に装着した状態を示す概略断面図である。 実施の形態３の端子の構造を示す拡大図である。 実施の形態３において、パッケージを端子の外端面側から見た概略図である。 実施の形態３において、パッケージを回路基板に装着した状態を示す概略断面図である。 従来のＱＦＮパッケージの概略構成を示す斜視図である。 マトリックスフレームの概略構成を示す斜視図である。 従来の端子の構造を示す拡大図である。 従来の端子の断面構造を示す概略図である。
符号の説明
１ ダイスパッド、 ２ 半導体チップ、 ３ 端子、 ３Ａ 下面、 ３Ｂ 端面、
３Ｃ 上面、 ４ ワイヤ、 ５ モールド樹脂、 ６ パッケージ、
７ マトリックスフレーム、 ８ 回路基板、 ９ 半田、 ９Ａ 半田フィレット、
１０、１２ 凹所、 １１ 表面処理、 １２Ａ 屈曲部。

Claims (6)

  1. ダイスパッド上に配設された電子部品の基板と、上記ダイスパッドの周囲に複数個配設された端子と、上記端子と上記電子部品の基板の信号端子とを接続するワイヤと、上記端子の下面及び一端面が露出するように、上記ダイスパッド、電子部品の基板及びワイヤを封止するモールド樹脂を備え、上記端子の一端面が上記モールド樹脂から突出しないようにすると共に、上記端子の下面に上記一端面に開口する凹所を形成したことを特徴とする電子部品パッケージ。
  2. 上記凹所の内面が上記端子の材質とは異なる部材によって表面処理されていることを特徴とする請求項１記載の電子部品パッケージ。
  3. 上記モールド樹脂から露出している上記端子の一端面は、上記端子の材質が露出するようにされたことを特徴とする請求項１または請求項２記載の電子部品パッケージ。
  4. ダイスパッド上に配設された電子部品の基板と、上記ダイスパッドの周囲に複数個配設された端子と、上記端子と上記電子部品の基板の信号端子とを接続するワイヤと、上記端子の下面及び一端面が露出するように、上記ダイスパッド、電子部品の基板及びワイヤを封止するモールド樹脂を備え、上記端子の一端面が上記モールド樹脂から突出しないようにすると共に、上記端子の上面に上記一端面に開口する凹所を形成し、この凹所に上記モールド樹脂が充填されるようにしたことを特徴とする電子部品パッケージ。
  5. 上記端子の上面にも上記一端面に開口する凹所を形成し、上面の凹所に上記モールド樹脂が充填されるようにしたことを特徴とする請求項１または請求項３記載の電子部品パッケージ。
  6. 上記端子の上面にも上記一端面に開口する凹所を形成し、上面及び下面の各凹所の内面が上記端子の材質とは異なる部材によって表面処理されると共に、上記上面の凹所に上記モールド樹脂が充填されるようにしたことを特徴とする請求項１記載の電子部品パッケージ。
JP2004245850A 2004-08-25 2004-08-25 電子部品パッケージ Pending JP2006066545A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004245850A JP2006066545A (ja) 2004-08-25 2004-08-25 電子部品パッケージ
TW094109743A TW200608551A (en) 2004-08-25 2005-03-29 Electronic component package
US11/094,165 US20060043566A1 (en) 2004-08-25 2005-03-31 Electronic component package
KR1020050060587A KR20060049873A (ko) 2004-08-25 2005-07-06 전자부품 패키지
CNA2005100825683A CN1741268A (zh) 2004-08-25 2005-07-08 电子部件封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004245850A JP2006066545A (ja) 2004-08-25 2004-08-25 電子部品パッケージ

Publications (1)

Publication Number Publication Date
JP2006066545A true JP2006066545A (ja) 2006-03-09

Family

ID=35941914

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004245850A Pending JP2006066545A (ja) 2004-08-25 2004-08-25 電子部品パッケージ

Country Status (5)

Country Link
US (1) US20060043566A1 (ja)
JP (1) JP2006066545A (ja)
KR (1) KR20060049873A (ja)
CN (1) CN1741268A (ja)
TW (1) TW200608551A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017038051A (ja) * 2015-08-10 2017-02-16 株式会社ジェイデバイス 半導体パッケージ及びその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101308830A (zh) * 2007-05-18 2008-11-19 飞思卡尔半导体（中国）有限公司 用于半导体封装的引线框
JP2008300594A (ja) * 2007-05-31 2008-12-11 Fujitsu Ltd 電子装置及び電子装置の製造方法
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
DE102009032253B4 (de) 2009-07-08 2022-11-17 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Elektronisches Bauteil
US10083866B2 (en) 2016-07-27 2018-09-25 Texas Instruments Incorporated Sawn leadless package having wettable flank leads
US9978668B1 (en) 2017-01-17 2018-05-22 Fairchild Semiconductor Corporation Packaged semiconductor devices with laser grooved wettable flank and methods of manufacture
US10892211B2 (en) 2017-08-09 2021-01-12 Semtech Corporation Side-solderable leadless package
JP6417466B1 (ja) * 2017-11-28 2018-11-07 アオイ電子株式会社 半導体装置およびその製造方法
US11430720B2 (en) * 2020-07-27 2022-08-30 Texas Instruments Incorporated Recess lead for a surface mount package
CN114566580A (zh) * 2022-03-04 2022-05-31 深圳市聚飞光电股份有限公司 一种led支架、led支架的制造方法和led发光装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW429494B (en) * 1999-11-08 2001-04-11 Siliconware Precision Industries Co Ltd Quad flat non-leaded package
US6696749B1 (en) * 2000-09-25 2004-02-24 Siliconware Precision Industries Co., Ltd. Package structure having tapering support bars and leads
US6608366B1 (en) * 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017038051A (ja) * 2015-08-10 2017-02-16 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
JP7148220B2 (ja) 2015-08-10 2022-10-05 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及びその製造方法

Also Published As

Publication number Publication date
US20060043566A1 (en) 2006-03-02
CN1741268A (zh) 2006-03-01
TW200608551A (en) 2006-03-01
KR20060049873A (ko) 2006-05-19

Similar Documents

Publication Publication Date Title
JP5122835B2 (ja) 半導体装置、リードフレームおよび半導体装置の製造方法
JP6650723B2 (ja) リードフレーム及びその製造方法、半導体装置
JP2022087155A (ja) 半導体装置
JP4860939B2 (ja) 半導体装置
JP2002076228A (ja) 樹脂封止型半導体装置
US20060043566A1 (en) Electronic component package
JP2005057067A (ja) 半導体装置およびその製造方法
JP3436159B2 (ja) 樹脂封止型半導体装置の製造方法
JP2005191240A (ja) 半導体装置及びその製造方法
KR20060121823A (ko) 가역 리드리스 패키지, 및 이를 제조 및 사용하기 위한방법
JP2008258411A (ja) 半導体装置および半導体装置の製造方法
JP2000058711A (ja) Ｃｓｐのｂｇａ構造を備えた半導体パッケージ
JP6357371B2 (ja) リードフレーム、半導体装置及びリードフレームの製造方法
JP3470111B2 (ja) 樹脂封止型半導体装置の製造方法
JP7144157B2 (ja) 半導体装置およびその製造方法
JP2003174131A (ja) 樹脂封止型半導体装置及びその製造方法
JP3660854B2 (ja) 半導体装置の製造方法
JP2007096042A (ja) 半導体装置
JP2005116687A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JP2006147918A (ja) 半導体装置
KR20210000777U (ko) 반도체 패키지
KR100778174B1 (ko) 반도체장치 및 그 제조방법
JP3503502B2 (ja) 樹脂封止型半導体装置およびその製造方法
JP2005311099A (ja) 半導体装置及びその製造方法
JP4294034B2 (ja) 半導体装置