CN101916752B - 多层印刷线路板 - Google Patents

多层印刷线路板 Download PDF

Info

Publication number
CN101916752B
CN101916752B CN2010102453328A CN201010245332A CN101916752B CN 101916752 B CN101916752 B CN 101916752B CN 2010102453328 A CN2010102453328 A CN 2010102453328A CN 201010245332 A CN201010245332 A CN 201010245332A CN 101916752 B CN101916752 B CN 101916752B
Authority
CN
China
Prior art keywords
via conductors
chip
under
spacing
processor core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2010102453328A
Other languages
English (en)
Other versions
CN101916752A (zh
Inventor
苅谷隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of CN101916752A publication Critical patent/CN101916752A/zh
Application granted granted Critical
Publication of CN101916752B publication Critical patent/CN101916752B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0352—Differences between the conductors of different layers of a multilayer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49139—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

一种多层印刷线路板，在积层布线层的表层上具有用于安装IC芯片等半导体元件的安装部，位于安装IC芯片等半导体元件的区域的正下方的通孔导体的间距小于位于其它区域的通孔导体的间距，从而抑制向所安装的IC芯片的处理器核心部的晶体管供给电源的延迟，难以发生误动作。

Description

多层印刷线路板
本申请是申请日为2006年12月27日、申请号为200680036225.6(PCT/JP2006/326376)、发明名称为“多层印刷线路板”的申请的分案申请。
技术领域
本发明涉及一种安装IC芯片等半导体元件的多层印刷线路板，尤其涉及可抑制在高频区域发生误动作的半导体元件安装基板。
背景技术
作为以往的半导体元件安装基板，有在形成有通孔导体的芯基板上交替层叠绝缘层和导体电路而成的积层基板(参照日本特开2002-374066)。
在现有技术的上述半导体元件安装用多层印刷线路板中，存在如下问题：将尺寸较大、且电极数较多的3GHz以上高速驱动的IC芯片安装于基板上时，安装后的IC芯片容易发生误动作。
发明内容
因此，本发明的目的在于提供一种安装后的IC芯片难以发生误动作的半导体元件安装用的多层印刷线路板。
即，本发明为：
一种多层印刷线路板，在具有通孔导体的芯基板的两面上形成有积层布线层，在该积层布线层的表层上具有用于安装IC芯片等半导体元件(以下简称为“IC芯片”)的安装部，上述积层布线层是交替层叠了导体电路和绝缘性树脂层而成的，
位于安装上述半导体元件的区域的正下方的通孔导体的间距小于位于其它区域的通孔导体的间距。
在本发明中，所安装的IC芯片主要由处理器核心部分和存储器部分构成，可以使设于处理器核心部正下方的通孔导体的间距(窄间距)小于设于除处理器核心部之外区域的通孔导体的间距。
另外，在本发明中，“通孔导体”不仅是在贯通孔内壁面形成导体层而成的这种形式的通孔导体，还包括在该贯通孔内完全填充金属镀层等而成的形式的通孔导体，其中该贯通孔贯通芯基板或印刷线路板的全层，将“通孔导体”定义为将形成于芯基板或印刷线路板的正面及反面的导体层电连接的导体层。
在本发明中，设配设于构成IC芯片的处理器核心部正下方的IC芯片安装用的焊盘数量为Bc，设配设于处理器核心部正下方区域的通孔导体数量为Tc，设连接于IC芯片电极的所有焊盘数量为Bp，设所有的通孔导体数量为Tp时，则能够以满足如下关系式所表示的那样来配设IC芯片安装用焊盘和通孔导体，即
Bc/Tc＜Bp-Bc/Tp-Tc。
此外，在本发明中，设配设于IC芯片的处理器核心部正下方区域的通孔导体的间距为Pc，设在安装IC芯片的区域正下方的、除了处理器核心部之外的部分的正下方区域所设置的通孔导体的间距为Pm，设除了安装IC芯片的区域之外的区域所设置的通孔导体的间距为Ps时，则可以使通孔导体的配置密度满足如下关系式，Pc＜Pm≤Ps。即，可以将通孔导体配置成：通孔导体的配置密度是随着自IC芯片的处理器核心部正下方区域向除了处理器核心部以外的部分的正下方区域去而逐渐减小。
此外，在本发明中，配设于处理器核心部正下方区域的通孔导体的间距Pc可以是125～250μm。此外，在IC芯片正下方的、除了处理器核心部之外的部分的正下方区域所设置的通孔导体的间距Pm可以是150～600μm。另外，除了IC芯片正下方之外的区域所设置的通孔导体的间距Ps可以是200～600μm。
此外，在本发明中，可以将通孔导体及焊盘配置成：设于构成IC芯片的处理器核心部正下方区域的通孔导体的间距Pc与设于处理器核心部正下方的焊盘的间距相同。
此外，在本发明中，上述芯基板是在芯材上交替层叠导体电路和绝缘性树脂层而成的多层芯基板，设在上述多层芯基板内部所设置的导体电路的厚度为T、在多层芯基板表面所设置的导体电路的厚度为t时，可以使T≥1.5t。
根据本发明的多层印刷线路板，使设于IC芯片正下方区域的通孔导体的间距小于设于除IC芯片正下方之外区域的通孔导体的间距，即将设于IC芯片正下方区域的通孔导体的间距做成窄间距，从而可以使电源用通孔导体与接地用通孔导体之间间距为窄间距，因此，可以减小互感。其结果，抑制了向IC芯片的处理器核心部的电源供给的延迟，难以引起IC芯片的误动作。
此外，由于对IC芯片的误动作有较大影响的是处理器核心部，因此，做成使设于处理器核心部正下方的通孔导体的间距小于设于除处理器核心部之外的通孔导体的间距，对于防止IC芯片的误动作是有效的。
附图说明
图1是用于说明本发明的多层印刷线路板中的通孔导体的排列的概略图。
图2(a)～(e)是表示制造本发明实施例1的多层印刷线路板的一部分工序的图。
图3(a)～(f)是表示制造本发明实施例1的多层印刷线路板的一部分工序的图。
图4(a)～(c)是表示制造本发明实施例1的多层印刷线路板的一部分工序的图。
图5是用于说明通孔导体形成时的冲孔和虚设连接盘的图。
具体实施方式
以下，参照附图说明本发明的多层印刷线路板的具体实施方式。
如图1所示，本发明的半导体元件安装用的多层印刷线路板的一实施方式是，多层印刷线路板形成有贯通芯基板的多个通孔导体，并形成有在该芯基板上交替层叠了导体电路和绝缘性树脂层而成的积层布线层，在该积层布线层的表层上具有用于安装IC芯片的安装部，其特征在于，位于安装IC芯片的区域的正下方的通孔导体的间距小于位于除了安装IC芯片区域之外的其它区域、即位于IC芯片安装区域外侧的周边区域的通孔导体的间距。
如此，使设于IC芯片安装区域正下方的通孔导体的间距小于设于除此之外的其它区域的通孔导体的间距，从而使连接于IC芯片电源电极的电源用通孔导体与连接于IC芯片接地电极的接地用通孔导体之间间距为变窄，因此，互感变小。其结果，抑制了向IC芯片的处理器核心部的电源供给的延迟，难以引起IC芯片的误动作。此时，优选是，电源用通孔导体和接地用通孔导体配置成格子状或交错状，电源用通孔导体和接地用通孔导体相邻配置。
在本发明的实施方式中，安装于基板上的IC芯片主要由处理器核心部分和存储器部分构成，优选是使设于处理器核心部正下方区域的通孔导体的间距(窄间距)小于设于存储器部分等除处理器核心部之外的部分的正下方区域的通孔导体的间距。
由于对IC芯片的误动作有较大影响的是处理器核心部，因此，若仅使设于处理器核心部正下方的通孔导体的间距为窄间距，也可不延迟地对处理器核心部供给电源，并可抑制误动作。此外，通常安装IC芯片的印刷线路板的尺寸是IC芯片尺寸的1.2～7倍左右。在这样的印刷线路板中，若使除了处理器核心部以外区域的通孔间距大于处理器核心部正下方的通孔间距，则可在印刷线路板的大致整面范围配置通孔，因此可以提高印刷线路板的强度。因此，印刷线路板的翘起等变小，从而提高了IC芯片的安装成品率、IC芯片安装后的连接可靠性。
此外，在本发明的实施方式中，设配设于构成IC芯片的处理器核心部正下方的焊盘数量为Bc，设配设于处理器核心部正下方区域的通孔导体数量为Tc，设所有焊盘数量为Bp，设所有的通孔导体数量为Tp时，则优选是以满足如下关系式所表示的那样来配设焊盘和通孔导体，即
Bc/Tc＜Bp-Bc/Tp-Tc。
由于使焊盘数量和通孔数量的关系为Bc/Tc＜Bp-Bc/Tp-Tc，因此，可在将处理器核心部正下方的通孔间距保持为窄间距不变的状态下，减少通孔相对于焊盘的数量。因此，可以减少自贯通电源用导体层的接地用通孔导体(连接于IC芯片的接地电极的通孔导体)、电源用导体层中的接地用通孔导体延伸出的导体电路，因此，可以增大电源用导体层的面积或体积。其结果，电源用导体层的电阻变小，所以可不延迟地向IC芯片进行电源供给。
此外，在本发明的实施方式中，设配设于IC芯片的处理器核心部正下方区域的通孔导体的间距为Pc，设在安装IC芯片的区域正下方的、除了处理器核心部之外的部分的正下方区域所设置的通孔导体的间距为Pm，设除了安装IC芯片的区域之外的区域所设置的通孔导体的间距为Ps时，则优选是使通孔导体的配置密度满足如下关系式，Pc＜Pm≤Ps。即，可以将通孔导体配置成：通孔导体的配置密度是随着自IC芯片的处理器核心部正下方区域向除了处理器核心部以外的部分的正下方区域去而逐渐减小。
例如，可以是，使配设于处理器核心部正下方区域的通孔导体的间距Pc是125～250μm，使在IC芯片正下方的、除了处理器核心部之外的部分的正下方区域所设置的通孔导体的间距Pm是150～600μm，并使除了IC芯片正下方之外的区域所设置的通孔导体的间距Ps是200～600μm。
这样配置是由于：由于将需要电源的IC芯片处理器核心部正下方设为窄间距，因此可顺利地向IC芯片供给电源。并且，由于在除此之外的区域是较宽的间距，因此可提高印刷线路板的强度。
此外，在本发明的实施方式中，优选是将通孔导体及焊盘配置成：设于构成IC芯片的处理器核心部正下方区域的通孔导体的间距Pc与设于处理器核心部正下方的焊盘的间距Bc相同。
由于可缩短布线长度，因此可进一步抑制向IC芯片供给电源的延迟。
此外，在本发明的实施方式中，优选是上述芯基板由在芯材上交替层叠导体电路和绝缘性树脂层而成的多层芯基板形成，设在上述多层芯基板内部所设置的导体电路的厚度为T、在多层芯基板表面所设置的导体电路的厚度为t时，使T≥1.5t。
这样设置是由于：在将设于多层芯基板内部的导体电路用作电源用导体层或接地用导体层时，导体电路的厚度较厚，因此电阻较低，电源供给较顺利。
在本发明的实施方式中，作为用于芯基板的绝缘性树脂基材，优选使用自玻璃布环氧树脂基材、玻璃布双马来酰亚胺三嗪树脂基材、玻璃布聚苯醚树脂基材、芳族聚酰胺无纺布-环氧树脂基材、芳族聚酰胺无纺布-聚酰亚胺树脂基材中选择的硬质基材，更优选使用玻璃布环氧树脂基材。
上述绝缘性树脂基材的厚度优选是30～800μm左右，其原因在于，若厚度小于30μm，则刚性不够，若厚度大于800μm，则布线长度变长，不利于电源供给。
如后述那样，优选是在向通孔导体用的贯通孔进行电镀填充之后，通过对贴附于绝缘性树脂基材两面上的金属箔及形成于金属箔上的电镀层进行蚀刻处理，来形成在该绝缘性树脂基材两面所形成的导体电路。
形成于上述绝缘性树脂基材两面的导体电路的厚度为10～40μm左右。其原因在于，若导体电路厚度小于10μm，则将该导体电路用作电源用导体层或接地用导体层时，成为高电阻，另一方面，若导体电路厚度大于40μm，则形成于基板上的积层布线层的平坦性变差。
由上述绝缘性树脂基材及金属箔构成的基板，尤其可以使用将预浸树脂布和铜箔层叠并加热加压而得到的单面覆铜层叠板，该预浸树脂布是使玻璃纤维布浸渗环氧树脂并制成B阶而成的。对于这样的基板，在将铜箔蚀刻后的处理中，不会出现布线图案、导通孔位置的错位，其位置精度优良。
在本发明的实施方式中，优选是在通过钻孔加工或激光加工形成了贯通孔后，对这些贯通孔填充金属镀层来形成通孔导体。
另外，为了提高激光加工中的照射激光的吸收效率，优选是预先对绝缘性树脂基板上的金属箔实施公知的黑化处理。
若要对上述绝缘性树脂基材使用激光来形成通孔形成用贯通孔，有直接激光法和保形法，在本发明中可使用任一方法。上述直接激光法是通过照射激光来同时将金属箔和绝缘性树脂基材穿孔的方法，上述保形法是在通过蚀刻除去了金属箔的相当于贯通孔的金属箔部分后，利用激光照射对绝缘性树脂基材穿孔的方法。
优选是通过脉冲振荡型二氧化碳气体激光加工装置来进行上述激光加工，其加工条件例如可以设为将脉冲宽度设为3～15μs、射击数为2～30的范围内。
另外，为了除去通过激光照射而形成的贯通孔的侧面所残留的树脂残渣，进行去污处理。通过酸或氧化剂(例如铬酸、高锰酸)的药液处理等湿式处理、氧等离子放电处理、电晕放电处理、紫外线激光处理或受激准分子激光处理等干式处理，来进行该去污处理。
从这些去污处理方法中选择哪一方法，是根据绝缘基材的种类、厚度、通孔导体用贯通孔的开口直径、激光照射条件等，并考虑到预想残留的污物量来选择的。
在本发明的实施方式中，若要对上述贯通孔进行电镀填充来形成通孔导体，可以是，首先，通过通常的无电解电镀处理在贯通孔内壁形成无电解电镀膜，然后，施加通常的电解电镀处理，在贯通孔内壁面形成金属镀层，或将贯通孔内完全电镀填充。
作为上述无电解电镀或电解电镀，优选是例如铜、锡、银、各种焊锡、铜/锡、铜/银等金属电镀，尤其是无电解镀铜或电解镀铜，较为理想。
在通过在上述贯通孔内壁面形成金属镀层来形成通孔导体的情况下，将树脂组成物等填充到贯通孔内后，使树脂组成物等干燥，根据需要，对被树脂组成物覆盖的基板表面进行研磨而使其平坦化，从而使导体电路表面及通孔导体的连接盘表面露出，然后进行加热固化处理，使填充用树脂组成物固化而做成树脂填充材料层。
在本发明的实施方式中，优选是通过对在形成通孔导体的同时所形成的导体层进行蚀刻处理，来形成在作为芯基板的绝缘性树脂基材两面上形成的导体电路。
该导体电路形成工序中，首先，在上述导体层的表面贴附感光性干膜抗蚀剂，然后沿规定的电路图案进行曝光、显影处理，形成抗蚀剂，对未形成抗蚀剂部分的导体层进行蚀刻，从而做成包括电极焊盘在内的导体电路图案。
在上述处理工序中，作为蚀刻液，可以使用从硫酸-过氧化氢、过硫酸盐、氯化铜、氯化亚铁的水溶液中选择的至少一种水溶液。
此外，作为对上述导体层进行蚀刻而形成导体电路的前处理，由于容易形成微细图案，因此，可以预先对导体层的整个表面进行蚀刻，将其厚度减薄至1～10μm，更优选是减薄至2～8μm左右。
优选是，将这样的印刷线路板作为芯基板，在该芯基板上形成积层布线层而形成多层印刷线路板，该积层布线层是通过通常方法交替形成导体层和树脂绝缘层而成的，将多层印刷线路板的最外侧的导体层的一部分以规定间距形成在凸块连接用焊盘上，并在这些焊盘上形成焊锡凸块。
以下，参照实施例，进一步详细说明本发明的多层印刷线路板。
实施例1
A.调制贯通孔填充用树脂组成物
通过将双酚F型环氧单体(油化シエル社制、分子量：310、YL983U)100重量份、在表面涂敷硅烷偶联剂的平均粒径为1.6μm、且最大粒子直径为15μm以下的SiO2球状粒子(アドテツク(Adotec)制、CRS 1101-CE)170重量份以及矫平剂(サンノプコ(Sannopuko)制、ペレノ一ル(Perenoru)S4)1.5重量份放入容器，并搅拌及混合，从而调制出其粘度是在23±1℃下为44～49Pa·s的树脂填充材料。另外，作为固化剂，使用6.5重量份咪唑固化剂(四国化成公司制、2E4MZ-CN)。作用用于填充贯通孔的树脂，也可以使用其它的环氧树脂(例如双酚F型、酚醛树脂型等树脂)、聚酰亚胺树脂、酚醛树脂等热固化性树脂。上述贯通孔用于形成通孔导体。
B.制造多层印刷线路板
制作多层印刷线路板
(1)作为初始材料，使用在厚度为0.6mm的由玻璃环氧树脂或BT(双马来酰亚胺三嗪树脂)树脂构成的绝缘性基板14的两面上层压了10～250μm铜箔16而成的双面覆铜层叠板10(图2(a))。在该实施例1中，使用了30μm的铜箔。
(2)接着，利用减去法对基板10正面侧的铜箔16进行蚀刻处理，在冲孔22内形成不具有虚设连接盘的下层导体电路16E，并对基板10反面侧的铜箔16进行蚀刻处理，在冲孔22内形成不具有虚设连接盘的下层导体电路16P(参照图2(b))。另外，上述冲孔(开口)22是对应于形成有通孔导体的位置而形成的。
通常，虚设连接盘形成为具有比通孔导体直径大150～250μm左右的口径，因此，做成不具有虚设连接盘的导体电路，从而与具有虚设连接盘的通常构造相比，可以使通孔导体之间的间隔以及电源用通孔导体与接地用导体层之间的间隔、接地用通孔导体与电源用导体层之间的间隔变窄。在此，如图5所示，虚设连接盘DL是指在多层芯基板内层，自通孔导体延伸出的、配设于冲孔22内的通孔周围的导体电路。
如此不设置虚设连接盘DL，从而可减少互感、或减少导体电阻。而且，还可以增加构成电源层、接地层的导体层的体积。
(3)其后，对该基板进行黑化处理以及还原处理，在下层接地用导体层16E、下层电源用导体层16P的表面上形成粗糙面。上述黑化处理使用包含NaOH(10g/l)、NaCIO2(40g/l)、Na3PO4(6g/l)的水溶液作为黑化溶液(氧化溶液)，上述还原处理使用包含NaOH(10g/l)、NaBH4(6g/l)的水溶液作为还原溶液。
另外，也可以在表层导体层上形成信号用导体电路。
(4)按200μm厚的预浸树脂布18和18μm厚的铜箔20这样的顺序将它们层叠于上述基板的两面上，然后进行加热加压，做成4层的多层芯基板30(参照图2(c)、(d))。
(5)对该多层芯基板30用钻孔机进行钻孔，穿孔设置通孔导体形成用贯通孔22(参照图2(e))。
在此，设于所安装的IC芯片的处理器核心部正下方区域的贯通孔35，是使用直径100μm的钻孔机、形成为这些贯通孔35之间的间距与IC芯片的电极间距(焊盘间距)相等，为125μm。
此外，在IC芯片正下方、除了处理器核心部以外部分的正下方区域所设置的贯通孔35，是使用直径100μm的钻孔机、形成为这些贯通孔35之间的间距为150～400μm。
此外，设于除了IC芯片正下方以外的区域的贯通孔35，是使用直径250μm的钻孔机、形成为这些贯通孔35之间的间距为300～600μm。另外，在除了IC芯片正下方以外的区域的整个印刷线路板上形成贯通孔35。
另外，可以以设于IC芯片的除了处理器核心部正下方以外的通孔导体的个数相对于位于除了处理器核心部正下方以外的焊盘的个数为10～50％的比例形成上述通孔导体，在本实施例中通孔导体个数与焊盘个数的比例为30％。
(6)接着，对在上述(5)中穿孔设置了贯通孔35的多层芯基板30实施无电解镀铜、电解镀铜，形成贯通多层芯基板的口径分别为100μm、100μm、250μm的通孔导体36(参照图3(a))，上述贯通孔35用于形成通孔导体。
另外，这些通孔导体36由信号用通孔导体(省略图示)、电源用通孔导体36P1(100μm)以及接地用通孔导体36E1(100μm)、电源用通孔导体36P2(100μm)以及接地用通孔导体36E2(100μm)、电源用通孔导体36P3(250μm)以及接地用通孔导体36E3(250μm)构成。
在此，优选是将电源用通孔导体和接地用通孔导体相邻配置成格子状或交错状。也可以仅将处理器核心正下方的电源用通孔导体和接地用通孔导体相邻配置成格子状或交错状。另外，附图标记36P1、36E1所示的部件是设于处理器核心部正下方区域的通孔导体。
(7)对上述(6)中形成了通孔导体36的多层芯基板30进行黑化处理以及还原处理，在通孔导体36的内壁上形成粗糙面(省略图示)。上述黑化处理使用包含NaOH(10g/l)、NaCIO2(40g/l)、Na3PO4(6g/l)的水溶液作为黑化溶液(氧化溶液)，上述还原处理使用包含NaOH(10g/l)、NaBH4(6g/l)的水溶液作为还原溶液。
(8)接着，使用刮板将在上述A.做成的贯通孔填充用树脂组成物40填充到各通孔导体36内后，在100℃、20分钟的条件下进行干燥。
对该基板30的表面进行研磨而使其平坦化，在100℃加热1小时、在150℃加热1小时，从而使贯通孔填充用树脂组成物40固化而形成了树脂填充材料层。其后，对基板表面(也包括贯通孔填充用树脂表面)施加无电解电镀和电解电镀，在多层芯基板的正面及反面形成了导体层46、46(参照图3(b))。
在该实施方式中，形成于多层芯基板的正面及反面的导体层厚度(铜厚度)为7.5～70μm。如此，优选是形成于多层芯基板30的正面及反面的导体层46的厚度(铜厚度)小于设于多层芯基板30内部的导体层16的厚度(铜厚度)。在本实施方式中，形成于多层芯基板的正面及反面的导体层厚度(铜厚度)为20μm。
由此，设于多层芯基板30外侧的导体层46可形成比设于多层芯基板内部的导体层16细微的电路，因此，可以减小通孔连接盘的直径、以及减少导体电路之间的间隙、减小通孔连接盘与导体电路之间的间隙。因此，设于多层芯基板30的正面及反面侧的通孔连接盘和导体电路不会妨碍减小通孔导体的间距。
(9)然后，利用公知的减去法，对多层芯基板的正面及反面的导体层进行图案形成，在正面形成了电源用导体层46P，在反面形成了接地用导体层46E(参照图3(c))。
(10)将上述基板水洗、酸性脱脂后，进行软蚀刻，接着，用喷雾器将蚀刻液喷到基板两面，对覆盖信号用导体电路(省略图示)、电源用导体电路46P以及接地用导体电路46E的表面、和各通孔导体36连接盘表面的导体层进行蚀刻，从而在导体电路表面形成了粗糙面(省略图示)。
作为蚀刻液，使用由10重量份咪唑铜(II)络合物、7.3重量份乙醇酸、5重量份氯化钾构成的蚀刻液(メツク社制，メツクエツチボンド)。
在覆盖导体电路和通孔导体连接盘表面的导体层(盖镀层)36L的表面形成粗糙层时，该导体与层间树脂绝缘层的密接性优良，因此，可抑制以覆盖导体电路和通孔导体连接盘的导体的侧面与树脂绝缘层之间的交界面为起点产生裂纹。另外，改善了覆盖通孔导体连接盘的导体层与被电连接的导通孔的密接性。
(11)将比基板稍大一些的层间树脂绝缘层用树脂膜(味之素社制的ABF系列)载置在基板的两面上，并在以压力0.45MPa、温度80℃、压接时间10秒的条件进行临时压接并将其裁断之后，再使用真空层压装置通过以下方法进行粘贴。
即，以真空度67Pa、压力0.47MPa、温度85℃、压接时间60秒的条件将层间树脂绝缘层用树脂膜正式压接到基板上，之后在170℃的条件下使其热固化40分钟(参照图3(d))。
(12)接着，通过形成有厚度1.2mm的贯通孔的掩模，用波长为10.4μm的CO2气体激光在光束直径为4.0mm、凹帽头模式、脉冲宽度为8.1μ秒、掩模的贯通孔直径为1.0mm、1～3次射击的条件下，在层间树脂绝缘层上形成了直径为60～100μm之间的导通孔用开口50a，使层间绝缘层用树脂膜固化而做成层间绝缘层50(参照图3(e))。
在该实施例中，形成直径为60μm、75μm的开口50a。
(13)将形成了导通孔用开口50a的基板浸渍在含有60g/l的高锰酸的80℃溶液中10分钟，除去存在于层间绝缘层50表面上的粒子，从而在包括导通孔用开口50a内壁在内的层间绝缘层50的表面上形成了粗糙面(省略图示)。
(14)接着，将完成了上述处理的基板浸渍在中和溶液(シプレイ(Shipley Company)社制)中之后，对其进行水洗。
然后，通过在进行了表面粗糙化处理(粗糙化深度3μm)的该基板表面上施加钯催化剂，使催化剂核附着在层间绝缘层表面及填充通孔用开口的内壁面上。即，通过将上述基板浸渍在含有氯化钯(PdCl2)和氯化亚锡(SnCl2)的催化剂溶液中，析出钯金属来施加催化剂。
(15)接着，将施加了催化剂的基板浸渍在以下组成的无电解镀铜水溶液中，在整个粗糙面上形成了厚度为0.3～3.0μm的无电解镀铜膜，从而得到了在包括导通孔用开口50a内壁在内的层间绝缘层50的表面上形成了无电解镀铜膜的基板。
(无电解镀铜液)
EDTA：0.200mol/L
硫酸铜：0.032mol/L
HCHO：0.1g/L
NaOH：0.100mol/L
α、α’-联吡啶：100mg/L
聚乙二醇(PEG)：0.10g/L
(无电解电镀条件)
液温：34℃
时间：45分钟
(16)在形成有无电解镀铜膜的基板上粘贴市场上销售的感光性干膜，并在其上载置掩模，以110mJ/cm2进行曝光、以0.8％碳酸钠水溶液进行显影处理，从而形成了厚度为25μm的阻镀层(省略图示)。
(17)接着，在用50℃的水将基板清洗干净、对其进行脱脂，并用25℃的水对其进行水洗之后，再用硫酸对其进行清洗，然后在以下条件下实施电解电镀，从而在未形成阻镀层部分形成了电解镀铜膜。
(电解镀铜液)
硫酸                     200g/l
硫酸铜                   80g/l
添加剂                   19.5ml/l
(アトテツクジヤパン(Atotech japan)制，カパラシドGL)
(电解电镀条件)
电流密度                 1A/dm2
时间                     70分钟
温度                     22±2℃
(18)在用5％KOH剥离并除去了上述阻镀层之后，用硫酸与过氧化氢的混合液对该阻镀层下面的无电解电镀膜进行蚀刻处理而将其溶解除去，做成了上层导体电路58及导通孔60(图3(f))。该上层导体电路58的厚度为15μm，但优选是在5～25μm的范围内。
(19)接着，进行与上述工序(11)～(18)相同的处理，进一步形成上层层间树脂绝缘层70、上层导体电路72以及导通孔74(图4(a))。
(20)调整阻焊剂组成物
接着，通过在二乙二醇二甲醚(DMDG)溶解成为60重量％的浓度并且将对甲酚醛清漆型环氧树脂(日本化药公司制)的环氧基50％进行丙烯基化的赋予感光性的低聚物(分子量：4000)45.67重量份、溶解于甲基乙基酮的80重量％的双酚A型环氧树脂(油化シエル制、商品名称：Epikote(エピコ-ド)1001)16.0重量份、咪唑固化剂(四国化成公司制、商品名称：2E4MZ-CN)1.6重量份、作为感光性单体的双官能团丙烯单体(acryl monomer)(日本化药公司制、商品名称：R604)4.5重量份、同样多价丙烯基单体(共荣化学公司制、商品名称：DPE6A)1.5重量份、以及分散系消泡剂(Sannopuko(サンノプコ)公司制、S-65)0.71重量份放置在容器进行搅拌及混合，调制其混合组成物，对该混合组成物加入作为光聚合引发剂的二苯甲酮(benzophenone)(关东化学公司制)1.8重量份、作为光敏剂的米蚩酮(关东化学公司制)0.2重量份，从而得到在25℃下的粘度调整成为2.0Pa·s的阻焊剂组成物。
此外，粘度测定是在B型粘度计(东京计器公司制、DVL-B型)，在60min-1时由辊No.4来进行，在6min-1时由辊No.3来进行的。
(21)接着，在多层电路基板的两面上，以20μm的厚度涂敷上述阻焊剂组成物，在以70℃、20分钟的条件以及70℃、30分钟的条件下进行干燥处理后，将描绘有阻焊剂开口部图案的厚度为5mm的光掩模紧密接合于阻焊剂层，用1000mJ/cm2的紫外线进行曝光，用DMTG溶液进行显影处理，形成200μm直径的开口。
接着，还分别在80℃下进行1小时的加热处理、在100℃下进行1小时的加热处理、在120℃下进行1小时的加热处理、在150℃下进行3小时的加热处理，使阻焊剂层固化，形成具有开口并且其厚度为15～25μm的阻焊剂图案层76。作为上述阻焊剂组成物也可以使用市面贩卖的阻焊剂组成物。
(22)接着，将形成有阻焊剂层76的基板浸渍在含有氯化镍(2.3×10-1mol/l)、次磷酸纳(2.8×10-1mol/l)和柠檬酸钠(1.6×10-1mol/l)的pH＝4.5的无电解镀镍液中20分钟，在开口部形成了厚度5μm的镀镍层。此外，将该基板在80℃的条件下浸渍于含有氰化金钾(7.6×10-3mol/l)、氯化铵(1.9×10-1mol/l)、柠檬酸钠(1.2×10-1mol/l)和次磷酸纳(1.7×10-1mol/l)的无电解镀金液中7.5分钟，在镀镍层上形成了厚度0.03μm镀金层。除了镍-金属以外，也可以形成锡、贵金属层(金、银、钯、铂等)的单层。
(23)然后，在载置基板的IC芯片的面上的阻焊剂层76的开口部印刷含有锡-铅的焊锡膏，并在另一面的阻焊剂层76的开口印刷含有锡-锑的焊锡膏，然后，在200℃进行回流焊而形成焊锡凸块(焊锡体)，制造具有焊锡凸块78U、78D的多层印刷线路板(图4(b))。
并且，在该多层印刷线路板上通过焊锡凸块78U连接有形成于印刷线路板上的IC芯片安装用的焊盘和IC芯片80的电极，并通过焊锡凸块78D安装于子插件82上(图4(c))。
如上所述，在本实施例中，位于IC芯片80的处理器核心部80a正下方的通孔导体的间距小于位于其它区域的通孔导体的间距，因此，对于向处理器核心部80a供给电源，减小了电感。此外，位于除了处理器核心部80a以外部分80b的通孔导体没有形成在与焊盘1∶1对应的位置，因此，可以增大电源层的面积，可以减小电源层的电阻。
实施例2
在实施例1的工序(5)中，改变了形成通孔导体的间距。在处理器核心部80a正下方，不是在所有焊盘正下方形成通孔导体(在处理器核心部正下方的相对于焊盘数量为50～100％的范围内可形成通孔导体)，而是每隔一个焊盘地形成通孔导体，因此，间距为250μm。在除了处理器核心部80a正下方以外的区域，以300～600μm的间距形成相对于除处理器核心部80a正下方以外的焊盘数量为10％的通孔导体。除此之外，与实施例1同样地制作出多层印刷线路板。
实施例3
在实施例1的工序(5)中，改变了形成通孔导体的贯通孔数量。在处理器核心部80a正下方，与实施例1相同。在除了处理器核心部正下方以外的区域，形成相对于除处理器核心部80a正下方以外的焊盘数量为50％的通孔导体。在IC芯片80的正下方，在除了处理器核心部80a以外的部分80b的正下方，以150～400μm的间距形成通孔导体，在除了IC芯片80正下方以外的部分，以300～600μm的间距形成通孔导体。除此之外，与实施例1同样地制作出多层印刷线路板。
实施例4
在实施例1的工序(1)中，铜箔16使用60μm的铜箔，除此之外，与实施例1同样地制作出多层印刷线路板。
实施例5
在实施例1的工序(1)中，铜箔16使用150μm的铜箔，除此之外，与实施例1同样地制作出多层印刷线路板。
实施例6
在实施例1的工序(1)中，改变了除处理器核心部80a正下方以外的通孔导体的数量，除此之外，与实施例1同样地制作出多层印刷线路板。在该实施例中，如实施例2所示，形成为在除处理器核心部80a正下方以外的通孔导体的数量相对于除处理器核心部80a正下方以外的焊盘数量为10％。
实施例7
将在除处理器核心部正下方以外的区域所设置的通孔导体数量从10％改变为30％，除此之外，与实施例2同样地制作出多层印刷线路板。
实施例8
在实施例1的工序(1)中，铜箔16使用20μm的铜箔，除此之外，与实施例1同样地制作出多层印刷线路板。
实施例9
在实施例1的工序(1)中，铜箔16使用300μm的铜箔，除此之外，与实施例1同样地制作出多层印刷线路板。
参考例1
在实施例1的工序(5)中，改变了形成通孔导体的钻孔机和间距。对所有通孔导体使用直径0.1mm的钻孔机，在所有焊盘正下方以125μm间距形成通孔导体，除此之外，与实施例1同样地制作出多层印刷线路板。
参考例2
在参考例1中，改变了形成通孔导体间距。在处理器核心部正下方，不是在所有焊盘正下方形成通孔导体，而是每隔一个焊盘地形成通孔导体，因此，以250μm间距形成了通孔导体。在I C芯片正下方，在除了处理器核心部以外的部分的正下方，在所有焊盘正下方形成了间距为250μm的通孔导体。
评价试验1
在实施例1～9以及参考例1～2中制作的各印刷线路板，安装具有表1所示的驱动频率及FSB(前端总线)的三种IC芯片(以下称为“IC芯片No.1～No.3”)中任一IC芯片，反复进行同时开关，例如使用脉冲型码发生器/错误检波器(pulsepattern generator/error detector)(advantest社制，商品名：D3186/3286)确认有无误动作。将该结果示于表2。将未观察到误动作的情况评价为“○”，将观察到误动作的情况评价为“×”。
表1
  IC芯片编号   驱动频率   FSB
  No.1   1.3GHz   400MHz
  No.2   3.0GHz   800MHz
  No.3   3.73GHz   1066MHz
表2
Figure BSA00000217253900211
评价试验2
在实施例1～7中制作的各印刷线路板，安装表1所示的No.3IC芯片，反复进行同时开关，测定IC芯片的晶体管的电压下降量。另外，由于难以直接测定IC芯片的晶体管的电压，因此在印刷线路板上形成可测定的电路来进行测定。
从该结果可知，在驱动频率进一步变快时，模拟在各实施例中，电压下降量(％)(电压下降量/驱动电压×100)会成为如何。将该结果示于表2。电压下降量越大，则越容易产生问题，若电压下降量(％)超过10％，则可能发生误动作。
从表3的结果可知，处理器核心部正下方的通孔导体为窄间距，在除此之外的区域的通孔导体的间距大于处理器核心部正下方的通孔导体的间距，在这样的印刷线路板中，电压下降量较小。另外，多层芯基板内层的导体厚度为60～150μm时(实施例4、5)，电压下降量较小。
表3
  实施例   1   2   3   4   5   6   7
  No.3   1.8   2.8   1.8   0.7   0.7   1.8   2.7
  5GHz   2   3   2   1   1   2   3
  10GHz   4   6   4   2   2   4   6
  15GHz   6   8   6   3   3   6   9
  20GHz   8   13   9   5   5   8   12
产业上的可利用性
如上所述，本发明适于应用于所安装的IC芯片难以发生误动作的半导体元件安装基板。

Claims (9)

1.一种多层印刷线路板，在具有通孔导体的芯基板的两面上形成有积层布线层，在其中一面的积层布线层的表层上具有用于安装IC芯片的安装部，上述积层布线层是交替层叠了导体电路和绝缘性树脂层而成的，其特征在于，
位于安装上述IC芯片的区域的正下方的通孔导体的间距小于位于其它区域的通孔导体的间距。
2.根据权利要求1所述的多层印刷线路板，其特征在于，使位于上述IC芯片的处理器核心部正下方的通孔导体的间距小于除此之外的通孔导体的间距。
3.根据权利要求1或2所述的多层印刷线路板，其特征在于，设配设于上述IC芯片的处理器核心部正下方的IC芯片安装用的焊盘数量为Bc，设配设于处理器核心部正下方区域的通孔导体数量为Tc，设所有的焊盘数量及所有的通孔导体数量分别为Bp及Tp时，则以满足如下关系式所表示的那样来配设焊盘和通孔导体，即
Bc/Tc＜Bp-Bc/Tp-Tc。
4.根据权利要求1或2所述的多层印刷线路板，其特征在于，设配设于上述IC芯片的处理器核心部正下方区域的通孔导体的间距为Pc，设在安装IC芯片的区域正下方的、除了处理器核心部之外的部分的正下方区域所设置的通孔导体的间距为Pm，设除了安装IC芯片的区域之外的区域所设置的通孔导体的间距为Ps，则通孔导体的配置密度满足如下关系式，即，
Pc＜Pm＜Ps。
5.根据权利要求1或2所述的多层印刷线路板，其特征在于，配设于上述IC芯片的处理器核心部正下方区域的通孔导体的间距是125～250μm。
6.根据权利要求1或2所述的多层印刷线路板，其特征在于，在安装上述IC芯片的区域正下方的、除了处理器核心部之外的部分的正下方区域所设置的通孔导体的间距是150～600μm。
7.根据权利要求1或2所述的多层印刷线路板，其特征在于，除了安装上述IC芯片的区域正下方之外的区域所设置的通孔导体的间距是200～600μm。
8.根据权利要求1或2所述的多层印刷线路板，其特征在于，设于上述IC芯片的处理器核心部正下方区域的通孔导体的间距与设于处理器核心部正下方的焊盘的间距相同。
9.根据权利要求1或2所述的多层印刷线路板，其特征在于，上述芯基板是在芯材上交替层叠导体电路和绝缘性树脂层而成的多层芯基板，设在上述多层芯基板内部所设置的导体电路的厚度为T、在多层芯基板表面所设置的导体电路的厚度为t时，则T≥1.5t。
CN2010102453328A 2005-12-27 2006-12-27 多层印刷线路板 Active CN101916752B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005373733A JP4824397B2 (ja) 2005-12-27 2005-12-27 多層プリント配線板
JP2005-373733 2005-12-27

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2006800362256A Division CN101278392B (zh) 2005-12-27 2006-12-27 多层印刷线路板

Publications (2)

Publication Number Publication Date
CN101916752A CN101916752A (zh) 2010-12-15
CN101916752B true CN101916752B (zh) 2012-08-22

Family

ID=38218157

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2006800362256A Active CN101278392B (zh) 2005-12-27 2006-12-27 多层印刷线路板
CN2010102453328A Active CN101916752B (zh) 2005-12-27 2006-12-27 多层印刷线路板

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2006800362256A Active CN101278392B (zh) 2005-12-27 2006-12-27 多层印刷线路板

Country Status (7)

Country Link
US (2) US7781681B2 (zh)
EP (1) EP1968113A4 (zh)
JP (1) JP4824397B2 (zh)
KR (1) KR100978774B1 (zh)
CN (2) CN101278392B (zh)
TW (2) TW201141344A (zh)
WO (1) WO2007074941A1 (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827266B1 (ko) * 2004-04-28 2008-05-07 이비덴 가부시키가이샤 다층 프린트 배선판
JP4824397B2 (ja) * 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
JPWO2010134511A1 (ja) * 2009-05-20 2012-11-12 日本電気株式会社 半導体装置及び半導体装置の製造方法
CN102783258B (zh) * 2010-02-26 2016-08-03 三菱电机株式会社 印刷线路板的制造方法以及印刷线路板
US8624127B2 (en) 2010-02-26 2014-01-07 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9048233B2 (en) * 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
JP5775747B2 (ja) * 2011-06-03 2015-09-09 新光電気工業株式会社 配線基板及びその製造方法
JP5730152B2 (ja) * 2011-07-26 2015-06-03 京セラサーキットソリューションズ株式会社 配線基板
US20130062210A1 (en) * 2011-09-13 2013-03-14 Hoya Corporation Manufacturing method of substrate and manufacturing method of wiring substrate
JP5797534B2 (ja) * 2011-11-24 2015-10-21 京セラサーキットソリューションズ株式会社 配線基板
WO2013168761A1 (ja) * 2012-05-10 2013-11-14 日立化成株式会社 多層配線基板
CN102711394B (zh) * 2012-06-25 2016-02-24 广州美维电子有限公司 一种用于电路板的电镀互连加工工艺
CN104685619A (zh) * 2012-09-25 2015-06-03 株式会社电装 电子装置
CN103153002B (zh) * 2013-02-21 2016-04-13 广州兴森快捷电路科技有限公司 具有三面包夹孔铜结构印制电路板的制造方法
JP6013960B2 (ja) * 2013-03-28 2016-10-25 京セラ株式会社 配線基板
JP5894221B2 (ja) * 2014-06-11 2016-03-23 京セラ株式会社 インターポーザー、それを用いた実装構造体及び電子機器
CN104141904B (zh) * 2014-07-22 2017-12-05 上海博恩世通光电股份有限公司 一种插入式双面固晶全周发光led功率型灯丝模组
US9325536B2 (en) 2014-09-19 2016-04-26 Dell Products, Lp Enhanced receiver equalization
US9317649B2 (en) 2014-09-23 2016-04-19 Dell Products, Lp System and method of determining high speed resonance due to coupling from broadside layers
US9313056B1 (en) 2014-11-07 2016-04-12 Dell Products, Lp System aware transmitter adaptation for high speed serial interfaces
TWI605733B (zh) * 2016-11-10 2017-11-11 南亞電路板股份有限公司 電路板及其製造方法
JP6263286B1 (ja) * 2017-01-13 2018-01-17 日本特殊陶業株式会社 スパークプラグの製造方法
KR20190041215A (ko) * 2017-10-12 2019-04-22 주식회사 아모그린텍 인쇄회로기판 제조 방법 및 이에 의해 제조된 인쇄회로기판
JP6984442B2 (ja) 2018-01-25 2021-12-22 富士通株式会社 基板、電子装置、及び基板の設計支援方法
WO2020137878A1 (ja) * 2018-12-25 2020-07-02 京セラ株式会社 電子部品実装用基板および電子装置
US20200343271A1 (en) * 2019-04-29 2020-10-29 Innolux Corporation Electronic device
WO2021142599A1 (zh) * 2020-01-14 2021-07-22 深圳市大疆创新科技有限公司 一种芯片封装结构及封装方法
US11956898B2 (en) * 2020-09-23 2024-04-09 Apple Inc. Three-dimensional (3D) copper in printed circuit boards

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005033176A (ja) * 2003-06-20 2005-02-03 Ngk Spark Plug Co Ltd コンデンサ及びコンデンサの製造方法
JP2005311182A (ja) * 2004-04-23 2005-11-04 Shinko Electric Ind Co Ltd 基板及び半導体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5543661A (en) * 1994-05-31 1996-08-06 Sumitomo Metal Ceramics Inc. Semiconductor ceramic package with terminal vias
JPH11289025A (ja) * 1998-04-01 1999-10-19 Ngk Spark Plug Co Ltd ビルドアップ多層配線基板
KR20090059173A (ko) * 1998-09-17 2009-06-10 이비덴 가부시키가이샤 다층빌드업배선판
US6333857B1 (en) * 1998-12-25 2001-12-25 Ngk Spark Plug Co., Ltd. Printing wiring board, core substrate, and method for fabricating the core substrate
US6538213B1 (en) * 2000-02-18 2003-03-25 International Business Machines Corporation High density design for organic chip carriers
US6534852B1 (en) * 2000-04-11 2003-03-18 Advanced Semiconductor Engineering, Inc. Ball grid array semiconductor package with improved strength and electric performance and method for making the same
JP2002374066A (ja) 2001-06-14 2002-12-26 Ibiden Co Ltd 多層プリント配線板の製造方法
US6566761B1 (en) * 2002-05-03 2003-05-20 Applied Micro Circuits Corporation Electronic device package with high speed signal interconnect between die pad and external substrate pad
JPWO2004091268A1 (ja) * 2003-04-07 2006-07-06 イビデン株式会社 多層プリント配線板
US6885541B2 (en) 2003-06-20 2005-04-26 Ngk Spark Plug Co., Ltd. Capacitor, and capacitor manufacturing process
JP2005033195A (ja) * 2003-06-20 2005-02-03 Ngk Spark Plug Co Ltd コンデンサ及びコンデンサの製造方法
US8021748B2 (en) * 2003-09-29 2011-09-20 Ibiden Co., Ltd. Interlayer insulating layer for printed wiring board, printed wiring board and method for manufacturing same
WO2005074340A1 (ja) 2004-01-30 2005-08-11 Ibiden Co., Ltd. 多層プリント配線板及びその製造方法
KR100827266B1 (ko) * 2004-04-28 2008-05-07 이비덴 가부시키가이샤 다층 프린트 배선판
JP4521223B2 (ja) * 2004-05-21 2010-08-11 イビデン株式会社 プリント配線板
JP4846572B2 (ja) 2004-05-27 2011-12-28 イビデン株式会社 多層プリント配線板
JP2006024698A (ja) * 2004-07-07 2006-01-26 Toshiba Corp 半導体装置及びその製造方法
JP3979405B2 (ja) * 2004-07-13 2007-09-19 セイコーエプソン株式会社 電気光学装置、実装構造体及び電子機器
DE102004047753B4 (de) * 2004-09-30 2009-01-02 Advanced Micro Devices, Inc., Sunnyvale Verbesserte Chip-Kontaktierungsanordnung für Chip-Träger für Flip-Chip-Anwendungen
TW200731886A (en) * 2005-06-13 2007-08-16 Ibiden Co Ltd Printed wiring board
JP4546415B2 (ja) * 2005-09-01 2010-09-15 日本特殊陶業株式会社 配線基板、セラミックキャパシタ
US7742314B2 (en) * 2005-09-01 2010-06-22 Ngk Spark Plug Co., Ltd. Wiring board and capacitor
JP4824397B2 (ja) * 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
US7462784B2 (en) 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US7843302B2 (en) 2006-05-08 2010-11-30 Ibiden Co., Ltd. Inductor and electric power supply using it
US7616470B2 (en) * 2006-06-16 2009-11-10 International Business Machines Corporation Method for achieving very high bandwidth between the levels of a cache hierarchy in 3-dimensional structures, and a 3-dimensional structure resulting therefrom
US8395054B2 (en) 2009-03-12 2013-03-12 Ibiden Co., Ltd. Substrate for mounting semiconductor element and method for manufacturing substrate for mounting semiconductor element
US8829355B2 (en) 2009-03-27 2014-09-09 Ibiden Co., Ltd. Multilayer printed wiring board

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005033176A (ja) * 2003-06-20 2005-02-03 Ngk Spark Plug Co Ltd コンデンサ及びコンデンサの製造方法
JP2005311182A (ja) * 2004-04-23 2005-11-04 Shinko Electric Ind Co Ltd 基板及び半導体装置

Also Published As

Publication number Publication date
CN101278392B (zh) 2010-09-29
EP1968113A1 (en) 2008-09-10
WO2007074941A8 (ja) 2009-08-27
CN101916752A (zh) 2010-12-15
JP4824397B2 (ja) 2011-11-30
EP1968113A4 (en) 2012-06-13
KR100978774B1 (ko) 2010-08-30
KR20080038204A (ko) 2008-05-02
US20100288544A1 (en) 2010-11-18
CN101278392A (zh) 2008-10-01
TWI387424B (zh) 2013-02-21
TW200742524A (en) 2007-11-01
WO2007074941A1 (ja) 2007-07-05
JP2007180076A (ja) 2007-07-12
US7781681B2 (en) 2010-08-24
TW201141344A (en) 2011-11-16
US8334466B2 (en) 2012-12-18
US20090000812A1 (en) 2009-01-01

Similar Documents

Publication Publication Date Title
CN101916752B (zh) 多层印刷线路板
CN101887880B (zh) 多层印刷电路板
CN1771771B (zh) 多层印刷电路板
JP4955263B2 (ja) プリント配線板
CN101352109B (zh) 印刷线路板及其制造方法
DE60031680T2 (de) Mehrschichtige, gedruckte leiterplatte und herstellungsmethode für eine mehrschichtige, gedruckte leiterplatte
CN1319157C (zh) 多层电路板和半导体装置
WO2006033315A1 (ja) めっき方法及びめっき装置
CN101232779A (zh) 印刷布线板及其制造方法
CN101521189B (zh) 多层印刷电路板
JP2005167141A (ja) プリント配線板の製造方法及び多層プリント配線板
KR20120048523A (ko) 배선기판 제조방법
JP2000077809A (ja) メッキ封止したテーパー状スルーホールを有するプリント配線 板及び製造法
CN101646301B (zh) 印刷电路板
CN101018452A (zh) 多层印刷布线板
JP2001160679A (ja) 配線基板の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant