KR100304396B1 - 반도체제조공정에서의평탄화를위한덴드라이트상호접속부재와그제조방법 - Google Patents

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사스와티 다타
마이클 에이 게인스
존 엠 라우퍼
제임스 알 윌콕스
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포만 제프리 엘
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Abstract

본 발명은 전자 회로 패키지내의 두 개의 도전면을 접속하기 위해 제공되는 방법으로서, 제 1 도전면의 선정 영역상에 덴드라이트를 형성하는 단계와, 제 1 도전면상에 유전체 절연 재료를 부착시켜 덴드라이트가 절연 재료를 통해 노출됨으로써, 노출된 덴드라이트의 표면이 실질적으로 평탄화되도록 하는 단계와, 제 2 도전면을 노출된 덴드라이트의 상부에 배치시키는 단계를 포함한다. 제 2 도전면은 표면 금속, 칩 범프 어레이, 또는 볼 그리드 어레이일 수 있다. 또한, 본 발명에 따라 제조되고, 전기적 상호접속과 평탄화에 사용된 덴드라이트와 결합된 전자 회로 패키지가 특허청구되고 있다.

Description

반도체 제조 공정에서의 평탄화를 위한 덴드라이트 상호접속 부재와 그 제조 방법{DENDRITE INTERCONNECT FOR PLANARIZATION AND METHOD FOR PRODUCING SAME}
본 발명은 두 개의 도전면(conductive surface)을 접속하는 덴드라이트를 구비하는 전자 회로 패키지와 그 제조 방법에 관한 것이다. 이 덴드라이트는 두 개의 도전면을 전기적으로 접속하고, 동시에 평탄화를 제공(to provide coplanarity)하므로, 평탄화 공정 단계가 제거될 수 있다.
전자 회로는 레지스터, 캐패시터, 인덕터, 다이오드, 전기기계적 스위치, 및 트랜지스터와 같은 여러(때로는 수백만개의) 구성요소들을 포함하고 있다. 전자 구성요소의 고집적 패키징은 컴퓨터에서 많은 양의 데이터를 고속으로 액세스하는데 특히 중요하다. 또한, 고집적 전자 회로 패키지는 고주파 디바이스 및 통신 디바이스에서도 중요하다. 구성요소들이 접속되어 회로들을 형성하며, 회로들은 접속되어 기능적 디바이스들을 형성한다. 이러한 접속은 전력 및 신호 분배를 수행한다. 다층 전자 회로 패키지에서는, 디바이스의 동작 요건에 따라, 패키지의 어떤 층은 전력 평면으로서 작동하고, 다른 층은 신호 평면으로서 작동한다. 이러한 디바이스들은 기계적인 보조 및 구조적인 보호가 필요하다. 회로들 자체는 기능 수행을 위해 전기적 에너지가 필요하다. 그러나, 기능성 디바이스는, 디바이스의 기능이 멈추지 않도록 방산(dissipate)되어야만 하는 열 에너지를 발생한다. 게다가, 다수의 구성요소들의 고집적 패키징이 디바이스의 성능을 향상시키더라도, 전력 소비 구성요소에 의해 열이 발생하여, 디바이스의 성능 및 신뢰성에 악영향을 끼친다. 이러한 악영향은 고유저항 증가와 같은 전기적인 문제 또는 열상승에 의한 열적 스트레스와 같은 기계적인 문제로부터 발생한다.
따라서, 칩, 모듈, 회로 카드, 회로 보드, 및 이들의 조합과 같은 전자 회로 패키지는 최적의 성능을 위해 많은 요구조건들을 충족시켜야만 한다. 패키지는 구성요소 및 배선을 충분히 지지하고 보호하도록 구조적으로 튼튼해야 한다. 또한, 패키지는 열을 방산할 수 있어야 하며, 구성요소의 그것과 양립할 수 있는 열팽창 계수를 지녀야만 한다. 끝으로, 상업적인 이용을 위해, 패키지는 생산 비용이 저렴해야 하며, 용이하게 제조할 수 있어야 한다.
고집적 패키지는 배선 밀도의 증가와 다층 전자 회로 패키지의 층간에 보다 얇은 유전체 코팅을 필수적으로 수반한다. 전형적으로, 다층 패키지내의 층들은 비아(via) 또는 관통홀(through-hall)에 의해 전기적으로 접속되어 있다. "비아"라는 용어는 다층 전자 회로 패키지에서의 인접층간의 도전 경로로 사용된다. "관통홀"이라는 용어는 비인접층으로 연장되는 도전 경로로 사용된다. 고집적 패키지의 경우, 관통홀은 그 지름이 점차 협소해지며, 각 층의 관통홀은 정확히 정렬되어야 한다. 본 발명은 대안적인 상호접속 수단―즉, 덴드라이트를 사용하는 전기적 상호접속 수단을 제공한다.
또한, 다층 전자 회로 패키지, 특히 유기 패키지(organic package)를 생성하는데 있어서, 표면상의 금속 회로는 제조 공정에서의 비평탄한 표면의 원인이 된다. 비평탄한 표면 문제를 해결하기 위해서, 종래의 많은 평탄화 기법들이 알려져 있다. 그러나, 이러한 기법들은 부수적인 공정 단계들을 필요로 한다. 본 발명의 목적은, 전자 회로 패키지의 도전층간을 상호접속하는데 이용되는 덴드라이트에 의한 "자동(automatic)" 평탄화를 제공함으로써, 전자 회로 패키지 제조 공정에서 필요한 부수적인 평탄화 단계를 제거하는데 있다.
본 발명의 목적은 제 1 도전층과 제 2 도전층간을 전기적으로 접속시키는 덴드라이트를 구비하는 전자 회로 패키지를 제공하는데 있다.
본 발명의 다른 목적은 덴드라이트를 이용하여 원천적으로 평탄화되는 전자 회로 기판을 제공함으로써, 전자 회로 패키지 제조 공정에서의 평탄화 단계에 대한 필요성을 제거하는데 있다.
본 발명의 제 3 목적은 제 1 도전층과 제 2 도전층간에 전기적인 접속을 형성하는 덴드라이트를 구비하는 전자 회로 패키지의 제조 방법을 제공하는데 있다.
본 발명의 제 4 목적은 전자 회로 패키지를 제공하며, 제 1 도전층과 볼 그리드 어레이인 제 2 도전층간에 전기적인 접속을 형성하는 덴드라이트를 구비하는 패키지를 제조하기 위한 방법을 제공하는데 있다.
따라서, 본 발명은 전자 회로 패키지내의 두 개의 도전층을 접속시키기 위해 제공되는 방법으로서, 제 1 도전층의 선정 영역상에 덴드라이트를 형성하는 단계와, 제 1 도전층상에 절연 재료를 부착시켜 덴드라이트가 절연 재료를 통해 노출됨으로써, 노출된 덴드라이트의 표면이 실질적으로 평탄화되도록 하는 단계와, 제 2 도전층을 노출된 덴드라이트의 상부에 배치시키는 단계를 포함한다. 또한, 본 발명에 따라 제조되고, 전기적 상호접속과 평탄화에 사용된 덴드라이트와 결합된 전자 회로 패키지가 특허청구된다.
본 발명의 장점은 덴드라이트가 전자 회로 패키지의 두 개의 도전층간에 전기적 접속을 제공한다는 것이다.
본 발명의 또다른 장점은 덴드라이트가 전자 회로 패키지 제조 공정에서 필요한 부수적인 평탄화 단계없이도 제 2 도전층의 부착을 위해 실질적으로 평탄한 표면을 제공한다는 것이다.
도 1은 본 발명에 따라, 전기적 접속 및 평탄화에 덴드라이트를 이용하는 다층 전자 회로 패키지의 단일층을 도시한 도면,
도 2는 본 발명에 따른 솔더 볼 어레이 및 덴드라이트 패드에 의해 기판으로 칩을 직접 접속시키는 것을 나타내는 다층 전자 회로 패키지의 단일층의 제 2 대안적 실시예를 도시한 도면,
도 3은 본 발명 방법의 흐름도.
도면의 주요 부분에 대한 부호의 설명
12 : 기판 14 : 제 1 표면 금속
16 : 덴드라이트 18 : 레지스트
20 : 제 2 표면 금속 32 : 어레이
34 : 칩 36 : 접착제
본 발명의 다른 특징 및 장점들은 첨부한 도면 및 일예와 함께, 이하 상세히 기술되는 본 발명의 바람직한 실시예로부터 명확하게 될 것이다.
본 발명은 두 개의 도전 회로간의 접속을 제공하는데 덴드라이트를 이용하고, 제조 공정에서의 평탄화 단계를 제거할 수 있도록 하는 원천적 평탄화라는 추가적인 이점을 얻기 위해 덴드라이트를 이용하는 전자 회로 패키지에 관한 것이다. 본 발명은 도면을 참조하여 가장 잘 이해될 수 있다.
도 1에는 본 발명에 따른 전자 회로 패키지의 표본층(10)이 도시된다. 도 1을 참조하면, 층(10)의 하부에는 PCB 코어 또는 부복합체(subcomposite)와 같은 기판(12)이 있다. 바람직하게는, 기판(12)은 에폭시/글래스(epoxy/glass), 비스말레이미드 트리아진(bismaleimide triazine), 시안산염 에스테르(cyanate ester), 폴리이미드(polyimide), 또는 PTFE와 같은 유기체이다. 제 1 표면 금속(14)은 기판(12)의 상부에 위치해 있으며, 기판(12)의 일부 상단면을 피복하고 있다. 제 1표면 금속(14)은 표면위로 대략 1 밀(mil) 정도 돌출되는 회로 배선 또는 비아(도시생략)에 이용된다. 제 1 표면 금속(14)은 제 1 도전면을 형성한다. 본 발명의 바람직한 실시예에 있어서, 제 1 표면 금속(14)은 대체로 0.5 내지 1.4 밀 두께의 구리 재료로 구성된다. 제 1 표면 금속(14)에 알맞는 다른 재료는, 구리로 도포된 니켈 또는 크롬(copper over nickel or chrome) 뿐만 아니라 니켈로 상층 도금된 또는 니켈 및 금으로 상층 도금된 구리(copper with nickel or nickel and gold overplate)를 포함하나, 이에 한정되는 것은 아니다.
덴드라이트(16)는 표면 금속(14)상의 선정된 위치에 부착된다. 바람직하게, 덴드라이트(16)는 팔라듐 금속으로 구성된다. 팔라듐 금속은 소정의 기계적 및 물리적 특성을 지니고 있다. 덴드라이트에 대한 적절한 다른 재료는 니켈, 구리, 플라티늄, 또는 텅스텐을 포함하나, 이에 한정되는 것은 아니다.
덴드라이트는 여러 가지 방법으로 형성될 수 있다. 이러한 방법중 하나는, 포토레지스트 재료를 표면 금속(14)의 소정 영역에 부착시킨 후, 포토리소그라피 공법에 의해 레지스트(도시 생략)를 노출 및 현상함으로써, 덴드라이트가 형성될 표면 금속(14)상의 노출 영역을 제공한다.
전형적인 포토레지스트 재료는, 쉬플리(Shipley) 또는 니폰 페인트(Nippon paint)로부터 얻을 수 있는 재료와 같은 메타크릴레이트 폴리메릭 레지스트 혼합물(methacrylate polymeric resist compositions) 및 전기영동 레지스트(electrophoretic resist)이다.
바람직한 방법에 따르면, 레지스트 재료의 부착후, 팔라듐의 중간층에 앞서니켈의 중간층(도시생략)이 제 1 표면 금속(14)상에서 전기 도금된다(electroplated).
전형적으로, 니켈층의 두께는 약 1 내지 2.5 미크론 정도이며, 보다 전형적으로는 2 미크론 정도이다. 니켈은 제 1 표면 금속(14)이 팔라듐 도금 혼합물을 오염시키지 못하도록 이를 피복한다.
또한, 이러한 팔라듐 중간층의 전형적인 두께는 약 1 내지 2.5 미크론 정도이며, 보다 전형적으로는 2 미크론 정도이다. 이러한 팔라듐층들을 전기 도금하기 위한 전형적인 혼합물 및 파라미터는 100 밀리몰(millimolar) 팔라듐 용액 및 10mA/sq·cm이다.
그후, 덴드라이트(16)는, 전형적으로 제 1 표면 금속(14)의 표면 영역의 대략 80 내지 100 milliamps/cm2로 초음파 팔라듐 도금과 같은 알려진 임의의 기법에 의해 팔라듐 중간층상에 형성된다. 전형적인 팔라듐 혼합물은 ph 9 및 약 30분 동안의 5mA/cm2의 전류밀도하에서의 150 밀리몰 팔라듐 테트라아민-클로라이드(tetrammine-chloride)이며, 이어서 간헐적으로 초음파 교반(agitation)을 가하면서 5 몰 암모늄 클로라이드내의 ph 9, 15 밀리몰 팔라듐 아민 클로라이드 용액내에서 소정의 덴드라이트 두께가 80%에 도달할 때까지, 800mA/cm2피크 전류 및 10% 듀티 사이클의 온 타임시의 1ms 펄스와 오프 타임시의 9ms 펄스로 펄스 도금이 행해진다. 그후, 덴드라이트를 제 1 조건하에 팔라듐으로 상층 도금(overplate)하여, 덴드라이트에 대한 기계적 강도를 제공한다. 덴드라이트는 2 밀 정도의 높이를 지니는 것이 바람직하다. 원한다면, 금속 결합이 형성되도록 공유 또는 확산될 수 있는 금속으로 각 덴드라이트(16)를 코팅시킨다. 예를 들어, 덴드라이트(16)를 순금 또는 주석으로 코팅할 수 있다.
그후, 프로필렌 카보네이트와 같은 적절한 용매하에서 스트립핑함으로써 포토레지스트를 제거한다.
다음으로, 경화가능(curable) 유전체 레지스트(18)의 층을 기판(12)의 상단면상에 부착시킨다. 따라서, 레지스트(18)는 기판(12), 제 1 표면 금속(14) 및 덴드라이트(16)의 하부 영역을 피복하게 된다. 본 발명의 바람직한 실시예에 있어서, 덴드라이트(16)는 전형적으로 레지스트(18)의 상부층을 넘어 연장되곤 한다. 본 발명의 바람직한 실시예에서의 돌출의 양은 대략 0.1 내지 0.5 밀이다.
유전체 레지스트(18)는 표준 액상 에폭시(standard liquid epoxy), 폴리이미드(polyimide), 테플론(Teflon), 시안산염 수지(cyanate resins), 분말 수지 재료(powdered resin materials), 또는 향상된 유전 상수를 나타내는 충진 수지 시스템(filled resin systems exhibiting enhanced dielectric constants)으로부터의 임의의 타입의 유전체 재료일 수 있다. 유전체 재료의 코팅은 롤러(roller), 드로우(draw), 파우더(powder) 또는 막코팅(curtain coating), 정전기(electrostatic) 또는 전기영동 침착(electrophoretic deposition), 스크린 프린팅(screen printing), 스프레잉(spraying), 건식 막(dry film)의 디핑(dipping) 또는 전사(transfer)와 같은 본 산업 분야에서 알려진 다양한 방법으로 수행된다. 이러한 코팅법중 어떠한 방법도 균일한 박막을 제공할 수 있다.본 발명의 바람직한 실시예에 있어서, 유전체는 진공 적층으로 부착된 모톤(Morton) LB 404이다. ASM은 2.5 밀 정도의 두께로 부착된다.
그후, 제 2 도전층을 형성하는 제 2 표면 금속(20)을 덴드라이트(16) 및 유전체 레지스트(18)의 상부에 부착시킨다. 덴드라이트(16)층의 상부는 본래 실질적으로 평면이다. 이러한 이유로, 제 2 표면 금속(20)이 용이하게 부착된다. 덴드라이트(16)를 수용하기 위해 제 2 도전층내 또는 유전체내에 사전 드릴된(pre-drilled) 홀을 제공할 필요가 없다. 스퍼터링, 도금, 또는 적층과 같은, 본 기술 분야에 알려진 기법이 제 2 표면 금속(20)을 부착하는데 이용될 수 있다. 제 2 표면 금속(20)은 구리 또는 구리로 도포된 니켈 혹은 크롬으로 구성된다. 본 발명의 바람직한 실시예에 있어서, 제 2 표면 금속(20)은 0.3 내지 2 밀 두께의 구리박(copper foil)이다.
제 2 표면 금속(20)의 부착후, 유전체 레지스트(18)는 적정 온도 및 시간에서 베이킹에 의해 완전히 경화된다. 모톤 LB 404의 경우에 있어서, 전형적인 경화 베이크 조건은 200℃에서 2시간이다.
그후, 제 2 표면 금속(20)은 포토 레지스트를 통하여 에칭함으로써 제 2 표면 금속(20)의 상단면상에 회로(도시하지 않음)가 형성되는 것과 같은 공정에 의해 회로 소자화될 수 있다.
이러한 전체 공정을 반복하면, 상술한 바와 같은 덴드라이트에 의해 상호접속된 층을 보다 많이 생성할 수 있다.
도 1에 도시한 덴드라이트(16)의 잇점은 두가지이다. 첫째는, 유전체(18)를 코팅한 후 덴드라이트(16)는 본래 평탄한 표면을 형성하기 때문에, 제 2 표면 금속(20)을 부착하기 이전의 제조 공정에서 평탄화 단계가 필요하지 않다는 점이다. 둘째는, 도금된 관통홀 또는 도금된 비아에 대한 필요없이 제 1 표면 금속(14)과 제 2 표면 금속(20)간의 전기적인 접속을 덴드라이트(16)가 제공한다는 점이다.
도 2에는 본 발명의 다른 실시예가 도시된다. 도 2는 다층 회로 기판의 단일층(30)을 도시한다. 도 2에서의, 기판(12), 제 1 표면 금속(14), 덴드라이트(16), 및 유전층(18)은 도 1과 동일하다. 그러나, 도 2에서의 제 2 도전층은 칩범프(chip bump) 어레이(32), 바람직하게는 C4 솔더 볼(solder ball)이다. 이와 달리, 이 어레이(32)는 볼 그리드 어레이일 수도 있다. 또한, 접속 범프는 금, 니켈 또는 적절한 도전성 접착제로 구성된다.
전자 모듈에서의 구형 모양의 볼(spherical shaped ball) 또는 범프의 사용은 종래 기술에서 잘 알려져 있다. 전자 디바이스, 예컨데 집적 회로로부터 연장되는 입/출력 리드(lead)의 수가 증가함에 따라, 볼 그리드 어레이(ball grid array;BGA)패키지가 개발되었다. BGA 패키지는 일종의 패키지화된 전자 디바이스인데, 이 디바이스내에는 집적회로 칩과 같은 적어도 하나의 전자 디바이스가 기판에 장착되어 있고, 패키지 전자 디바이스의 일부가 아닌 인쇄 회로 기판(PCB)과 같은 전기 도전성 재료에 대한 전기적 접속은 기판의 표면상에 위치하는 솔더 볼 어레이에 의해 이루어진다.
도 2에 도시한 바와 같이, 칩(34)은 어레이(32) 및 덴드라이트(16)에 의해제 1 표면 금속(14)에 전기적으로 접속될 수 있다. 칩(34)과 제 1 표면 금속(14)간의 접속은 기계적인 힘에 의해 이루어질 수 있다. 이와 달리, 칩(34) 하부 영역은 경화 가능 유기 접착제(36)로 충진될 수 있다. 접착제가 경화되면, 기계적인 힘은 그후 제거될 수 있다. 알맞은 접착제(36)는 세라믹 입자(ceramic particles)로 충진된 에폭시 또는 시안산염 에스테르이다. 바람직한 언더필(underfill) 재료는 덱스터(Dexter) FP 4511이다. C4 및 BGA 접속을 안정시키기 위한 언더필 재료의 사용은 잘 알려져 있다. 이와 달리, 금 스터드 범프(gold stud bump)를 갖는 칩은, 금 플래쉬 층(gold flash layer)을 갖는 팔라듐 덴드라이트에 열음파적으로(thermosonically) 직접 결합될 수 있으며, 따라서, 전기적 칩 접속이 한층 더 안정되게 된다. 이와 같이 개선됨으로써, 인가된 기계적인 힘 없이도 언더필 디스펜스 및 경화(underfill dispense and cure)가 가능하게 된다.
금속에 의한 칩 상호접속(metallurgical chip interconnection)을 이루기 위한 제 2 선택 사양은 팔라듐 덴드라이트로 직접 솔더링될 수 있는 주석 코팅 C4 솔더 범프의 사용을 포함한다. 또한, 이러한 선택 사양은 인가된 기계적인 힘 없이도 언더필 디스펜스 및 경화를 가능하게 한다.
도 2에 도시한 구성은 몇가지 잇점을 갖는다. 첫 번째 잇점은, 접속 패드를 정의하는데 솔더 마스크가 필요치 않으므로, 포토리소그라피 공정과 관련 정합 문제들(associated registration concerns)이 제거된다는 것이다. 두 번째 잇점은, 솔더 리플로우(solder reflow)에 대한 필요성을 제거하고 부수적인 열 스트레스(concomitant thermal stresses)를 피하면서, 적은 힘으로 접속이 형성된다는 것이다. 세 번째 잇점은, 알맞은 재가공 접착제로 칩을 재가공할 수 있다는 것이다.
도 3은 본 발명의 방법에 따른 흐름도이다.
비록, 특정 실시예들이 예시 목적으로 본 명세서에 기술되었지만, 본 발명의 사상 및 범주에 벗어남이 없이 다양한 변경이 이루어질 수 있을 것이다.
이상과 같이, 본 발명은 전자 회로 패키지의 도전층간을 상호접속하는데 이용되는 덴드라이트에 의한 평탄화를 제공함으로써, 전자 회로 패키지 제조 공정에서 필요한 부수적인 평탄화 단계를 제거할 수 있다.

Claims (30)

  1. 전자 회로 패키지에서의 두 개의 도전면을 전기적으로 접속시키기 위한 방법에 있어서,
    제 1 도전면을 형성하는 제 1 표면 금속을 기판에 부착하는 단계와,
    상기 제 1 표면 금속의 선택된 영역으로 덴드라이트(dendrite)를 부착하는 단계와,
    상기 제 1 표면 금속을 피복하도록 유전체 절연 재료를 부착하는 단계―상기 덴드라이트는 상기 유전체 절연 재료의 상부면을 넘어 돌출됨―,
    상기 덴드라이트의 상부면에 제 2 도전면을 부착하는 단계를 포함하는 두 도전면의 전기적 접속 방법.
  2. 제 1 항에 있어서,
    상기 제 1 표면 금속은 구리 재료로 이루어져 있는 두 도전면의 전기적 접속 방법.
  3. 제 1 항에 있어서,
    상기 기판은 유기 재료로 이루어져 있는 두 도전면의 전기적 접속 방법.
  4. 제 3 항에 있어서,
    상기 유기 재료는 유리 보강형 에폭시(glass reinforced epoxy)인 두 도전면의 전기적 접속 방법.
  5. 제 1 항에 있어서,
    상기 덴드라이트를 부착하는 단계는,
    상기 제 1 표면 금속의 영역에 포토레지스트 재료를 부착하는 단계와,
    상기 포토레지스트 재료를 노출 및 현상시키는 단계와,
    상기 제 1 표면 금속에 니켈층을 부착하는 단계와,
    상기 니켈층 상에 팔라듐층을 부착하는 단계와,
    초음파 팔라듐 도금(ultrasonic plating)으로 상기 팔라듐층상에 하부 덴드라이트(lower dendrite)를 형성하는 단계와,
    상기 포토레지스트 재료를 제거하는 단계를 더 포함하는 두 도전면의 전기적 접속 방법.
  6. 제 1 항에 있어서,
    상기 덴드라이트는 대략 2 밀의 높이로 형성되는 두 도전면의 전기적 접속방법.
  7. 제 1 항에 있어서,
    상기 덴드라이트는 팔라듐 재료로 이루어져 있는 두 도전면의 전기적 접속 방법.
  8. 제 1 항에 있어서,
    상기 덴드라이트는 상기 유전체 절연 재료의 상부면을 넘어 대략 0.5 밀 정도 돌출되는 두 도전면의 전기적 접속 방법.
  9. 제 1 항에 있어서,
    상기 유전체 절연 재료는 애폭시 기반 유전체인 두 도전면의 전기적 접속 방법.
  10. 제 1 항에 있어서,
    상기 유전체 절연 재료는 진공 적층(vacuum lamination)에 의해 부착되는 두도전면의 전기적 접속 방법.
  11. 제 1 항에 있어서,
    상기 제 2 도전면은 제 2 표면 금속인 두 도전면의 전기적 접속 방법.
  12. 제 11 항에 있어서,
    상기 제 2 표면 금속은 회로소자화되는 두 도전면의 전기적 접속 방법.
  13. 제 11 항에 있어서,
    상기 제 2 표면 금속은 구리 재료로 이루어져 있는 두 도전면의 전기적 접속 방법.
  14. 제 1 항에 있어서,
    상기 제 2 도전면은 C4 솔더 볼 어레이(C4 solder ball array)인 두 도전면의 전기적 접속 방법.
  15. 제 14 항에 있어서,
    상기 어레이에 칩을 직접 접속하는 단계를 더 포함하는 두 도전면의 전기적 접속 방법.
  16. 제 15 항에 있어서,
    상기 칩은 기계적인 힘에 의해 직접 접속되는 두 도전면의 전기적 접속 방법.
  17. 제 15 항에 있어서,
    상기 칩 하부의 상기 영역을 경화 가능 유기 밀봉재(organic curable encapsulant)로 충진(fill)하는 단계를 더 포함하는 두 도전면의 전기적 접속 방법.
  18. 제 17 항에 있어서,
    상기 밀봉재는 충진된 에폭시 기반 밀봉재인 두 도전면의 전기적 접속 방법.
  19. 제 1 항에 있어서,
    상기 제 2 도전면은 볼 그리드 어레이(ball grid array)인 두 도전면의 전기적 접속 방법.
  20. 제 19 항에 있어서,
    상기 어레이에 칩을 직접 접속하는 단계를 더 포함하는 두 도전면의 전기적 접속 방법.
  21. 제 20 항에 있어서,
    상기 칩은 기계적인 힘에 의해 직접 접속되는 두 도전면의 전기적 접속 방법.
  22. 제 20 항에 있어서,
    상기 칩 하부의 상기 영역을 경화 가능 유기 밀봉재로 충진하는 단계를 더 포함하는 두 도전면의 전기적 접속 방법.
  23. 제 22 항에 있어서,
    상기 밀봉재는 충진된 에폭시 기반 또는 시안산염 에스테르 밀봉재인 두 도전면의 전기적 접속 방법.
  24. 제 1 항에 있어서,
    상기 제 2 도전면은 금 범프 어레이(gold bump array)인 두 도전면의 전기적 접속 방법.
  25. 제 24 항에 있어서,
    상기 어레이에 칩을 직접 접속하는 단계를 더 포함하는 두 도전면의 전기적 접속 방법.
  26. 제 25 항에 있어서,
    상기 칩은 열음파적 결합(thermosonic bonding)에 의해 직접 접속되는 두 도전면의 전기적 접속 방법.
  27. 제 1 항에 있어서,
    상기 제 2 도전면은 주석 코팅된 C4 솔더 범프 어레이(tin coated C4 solder bump array)인 두 도전면의 전기적 접속 방법.
  28. 제 27 항에 있어서,
    상기 어레이에 칩을 직접 접속하는 단계를 더 포함하는 두 도전면의 전기적 접속 방법.
  29. 제 28 항에 있어서,
    상기 칩은 솔더링에 의해 직접 접속되는 두 도전면의 전기적 접속 방법.
  30. 전자 회로 패키지에 있어서,
    기판과,
    상기 기판의 상부면에 제 1 도전면을 형성하는 제 1 표면 금속과,
    상기 제 1 표면 금속의 선택된 영역상에 형성된 도전성 덴드라이트와,
    상기 제 1 표면 금속을 덮으며 상부면을 갖는 유전체 절연 재료―상기 덴드라이트의 상부는 상기 재료의 상기 상부면을 통하여 약 0.1 내지 0.5 밀 정도 돌출됨―와,
    상기 덴드라이트 상부면상의 제 2 도전면을 포함하는 전자 회로 패키지.
KR1019980028677A 1997-08-25 1998-07-15 반도체제조공정에서의평탄화를위한덴드라이트상호접속부재와그제조방법 KR100304396B1 (ko)

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