JP2006319237A - 半導体装置 - Google Patents
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Abstract
【課題】 2層配線構造を有するパッケージ基板の外部接続端子の数を少なくする。
【解決手段】 半導体装置は、2層のパッケージ基板2に半導体デバイス3を搭載して成る。2層のパッケージ基板2の外部接続端子を外周縁部と中央部の2種類の端子5E、5Cに分類する。パッケージ基板2の第1の配線層L1には、内部回路用電源端子VDDCと内部回路用グランド端子GNDCの内でアレイ状配置の最内周に多く配置されている方の端子に接続する第1の電極プレーンを形成する。第2の配線層L2には、上記とは逆に、アレイ状配置の最外周に多く配置されている方の端子に接続する第2の電極プレーンを第1の電源プレーンに重なる位置に形成する。配線層が2層の場合にも、内部回路用電源とそのグランドの夫々に電源プレーンとグランドプレーンを形成して電源の安定性を図るとき、配線層間を渡るスルーホールなどを介する配線の引き回しを少なくすることができる。
【選択図】 図1
Description
2 パッケージ基板
L1 第1の配線層
L2 第2の配線層
CRM コア層
3 半導体デバイス
5C 中央部配置したボール電極
5E 周縁部に周回配置したボール電極
8 スルーホール
9 導電部
10 ボンディングパッド
11 外部インタフェース回路
12 コア回路(内部回路)
VDDC コア回路用電源端子
GNDC コア回路用グランド端子
SIG 外部信号端子
VDDE 外部インタフェース回路用電源端子
GNDE 外部インタフェース回路用グランド端子
SIG 外部信号端子
20 コア回路用グランドプレーン(CORGP)
21 コア回路用グランドパッド
22 コア回路用電源パッド
24 外部インタフェース回路用電源パッド
25 外部インタフェース回路用電源プレーン(IOVP)
26 配線パターン
28 信号パッド28
30 コア回路用電源プレーン(CORVP)
31 コア回路用グランドプレーン(CORGPs)
32 外部インタフェース回路用グランドプレーン(IOGP)
32A メッシュ状に形成された部分
32B レプリカパターン部分
32C スリット形成部分
32D ブリッジパターン
40 給電線
Claims (14)
- 一方の面に第1配線層を有し他方の面に第2配線層を有するパッケージ基板と、前記パッケージ基板の一方の面に搭載された半導体デバイスと、前記パッケージ基板の他方の面に設けられた複数の個の外部接続端子とを備えた半導体装置であって、
前記半導体デバイスは外部と信号のインタフェースが可能にされた外部インタフェース回路と、前記外部インタフェース回路と信号のインタフェースが可能にされた内部回路とを有し、
前記外部接続端子は、パッケージ基板の中央部にアレイ状に配置された複数の第1の外部接続端子と、パッケージ基板の外周縁部に複数列で配置された複数の第2の外部接続端子とに分けられ、
前記第1の外部接続端子として、内部回路の動作用電源を供給するための内部回路用電源端子及び内部回路用グランド端子を有し、
前記第2の外部接続端子として、外部との信号インタフェースを行う外部信号端子、外部インタフェース回路の動作用電源を供給するための外部インタフェース回路用電源端子及び外部インタフェース回路用グランド端子を有し、
前記第1の配線層は、前記内部回路用電源端子と内部回路用グランド端子の内で前記アレイ状配置の最内周に多く配置されている方の端子に接続する第1の電極プレーンを有し、
前記第2の配線層は、前記第1の電源プレーンに重なる位置に中抜き状で形成された第2の電極プレーンを有し、
前記第2の電極プレーンは、前記内部回路用電源端子と内部回路用グランド端子の内で前記アレイ状配置の最外周に多く配置されている方の端子に接続する半導体装置。 - 前記第2の電極プレーンの中抜き部分に前記第1の電極プレーンに接続する第3の電極プレーンを有する請求項1記載の半導体装置。
- 前記第1の電極プレーンは前記内部回路用グランド端子に接続する内部回路用グランドプレーンであり、
前記第2の電極プレーンは内部回路用電源端子に接続する内部回路用電源プレーンである請求項1記載の半導体装置。 - 前記第2配線層は前記外部インタフェース回路用グランド端子に接続する外部インタフェース回路用グランドプレーンを前記内部回路用電源プレーンの外側に有する請求項3記載の半導体装置。
- 前記第1の配線層は複数のボンディングパッドを有し、前記ボンディングパッドは半導体デバイスにワイヤボンディングされ、
前記外部インタフェース回路用グランド端子の数は前記外部インタフェース回路用グランドプレーンに接続するボンディングパッドの数よりも少なくされた請求項4記載の半導体装置。 - 前記外部インタフェース回路用電源端子及び外部インタフェース回路用グランド端子は第2の外部接続端子の中で最も内周部に配置された請求項5記載の半導体装置。
- 前記ボンディングパッドとして、内部回路用電源端子に接続する内部回路用電源パッド、内部回路用グランド端子に接続する内部回路用グランドパッド、外部インタフェース回路用電源端子に接続する外部インタフェース回路用電源パッド、外部インタフェース回路用グランド端子に接続する外部インタフェース回路用グランドパッド、外部信号端子に接続する信号パッドを有し、
前記外部インタフェース回路用電源パッド及び前記信号パッドは前記外部インタフェース回路用グランドパッドよりも前記半導体デバイスからの距離が短くない配置を有し、
前記外部インタフェース回路用グランドパッドは前記内部回路用グランドパッド及び前記内部回路用電源パッドよりも前記半導体デバイスからの距離が短くない配置を有する請求項5記載の半導体装置。 - 前記第1の配線層は、前記内部回路用グランドプレーンの外側に、前記外部インタフェース回路用電源端子に接続する外部インタフェース回路用電源プレーンを有する請求項7記載の半導体装置。
- 前記内部回路用グランドプレーン、前記内部回路用電源プレーン、前記外部インタフェース回路用電源プレーンはメッシュ状に形成され、
前記外部インタフェース回路用グランドプレーンは、メッシュ状に形成された部分と、第1の配線層において外部インタフェース回路用電源プレーンの外側に形成された配線パターンに重なる当該配線パターンのレプリカパターン部分とを有する請求項8記載の半導体装置。 - 前記レプリカパターン部分は、対応する前記配線パターンに交差する方向に形成されたブリッジパターンを有する請求項9記載の半導体装置。
- 前記外部インタフェース回路用グランドプレーンは前記レプリカパターン部分に接続するスリット形成部分を更に有し、
前記スリット形成部分に前記外部インタフェース回路用グランド端子からの貫通導電部が結合する請求項9記載の半導体装置。 - 前記メッシュ状はパッケージ基板の縁辺の向に対して大凡45°の角度をもって形成された格子状パターンを有する請求項9記載の半導体装置。
- 一方の面に第1配線層を有し他方の面に第2配線層を有するパッケージ基板と、前記パッケージ基板の一方の面に搭載された半導体デバイスと、前記パッケージ基板の他方の面に設けられた複数の個の外部接続端子とを備えた半導体装置であって、
前記パッケージ基板は、前記他方の面に、前記第2配線層に形成された配線に接続する複数個の外部接続端子を有し、
外部接続端子の一部として電源端子とグランド端子を有し、
前記電源端子に接続される電源プレーン又は前記グランド端子に接続されるグランドプレーンの少なくとも一方が前記第1の配線層に形成され、少なくとも他方が前記第2の配線層に形成され、
前記電源プレーン及びグランドプレーンはメッシュ状に形成されている半導体装置。 - 前記メッシュ状はパッケージ基板の縁辺の向に対して大凡45°の角度をもって形成された格子状パターンを有する請求項12記載の半導体装置。
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---|---|---|---|---|
JP2008232768A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 評価用基板および故障箇所検出方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06216297A (ja) * | 1992-12-04 | 1994-08-05 | Sgs Thomson Microelectron Inc | 介挿体リードフレームを有する回路組立体 |
JP2000307005A (ja) * | 1999-04-19 | 2000-11-02 | Canon Inc | 半導体集積回路およびプリント配線基板ならびに電子機器 |
JP2001024084A (ja) * | 1999-07-09 | 2001-01-26 | Nec Corp | エリアアレイ型半導体装置 |
JP2003124383A (ja) * | 2001-10-18 | 2003-04-25 | Hitachi Ltd | 半導体装置と電子装置 |
-
2005
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06216297A (ja) * | 1992-12-04 | 1994-08-05 | Sgs Thomson Microelectron Inc | 介挿体リードフレームを有する回路組立体 |
JP2000307005A (ja) * | 1999-04-19 | 2000-11-02 | Canon Inc | 半導体集積回路およびプリント配線基板ならびに電子機器 |
JP2001024084A (ja) * | 1999-07-09 | 2001-01-26 | Nec Corp | エリアアレイ型半導体装置 |
JP2003124383A (ja) * | 2001-10-18 | 2003-04-25 | Hitachi Ltd | 半導体装置と電子装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008232768A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 評価用基板および故障箇所検出方法 |
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