JP2003124383A - 半導体装置と電子装置 - Google Patents

半導体装置と電子装置

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JP2003124383A JP2001320554A JP2001320554A JP2003124383A JP 2003124383 A JP2003124383 A JP 2003124383A JP 2001320554 A JP2001320554 A JP 2001320554A JP 2001320554 A JP2001320554 A JP 2001320554A JP 2003124383 A JP2003124383 A JP 2003124383A
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Atsushi Nakamura
篤 中村
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英士 福本
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Abstract

(57)【要約】 【課題】 電源ノイズを抑制しつつ、外部電源端子数を
削減し、小型化を実現した半導体装置、バイパスコンデ
ンサを効率よく搭載した電子装置を提供する。 【解決手段】 複数の出力回路、上記出力回路に対して
電圧を供給する電極を有する半導体チップを表面に搭載
し、裏面に外部端子が設けられ、複数の配線層を有する
パッケージ基板を備え、パッケージ基板の表面に上記半
導体チップの上記電極に一端が接続される第２電極、上
記表面配線層とは異なる配線層を含んで上記第２電極を
それぞれを共通に接続する第１配線手段、上記第１電極
と上記裏面に設けられた上記外部端子の対応するものと
を接続する第２配線手段、上記第１配線手段と上記裏面
に設けられた上記第２電極よりも少ない数に集約された
数の外部端子の複数に接続する複数の第３配線手段を設
ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置と電子
装置に関し、主にＢＧＡ（Ball Grid Array)構造の半導
体装置とそれが搭載される電子装置の電源供給技術に利
用して有効な技術に関する。
【０００２】
【従来の技術】本願発明を成した後の公知例調査におい
て、本願発明と関連するものと考えられるものとして特
開平９−２２９７７号（以下、文献１とう）と特開平１
１−３２４８８６号公報（以下、文献２という）の存在
が報告された。文献１では、信号パッド、グランドパッ
ド及び電源パッドを交互に配置し、ワイヤをほぼ平行、
ほぼ同じ長さにしてノイズ等を少なくするＢＧＡ構造が
提案されている。電源、グランド配線は内部端子から外
部端子の間で集約して外部端子数を減らすようにしてい
る。文献２では、チップ上に再配線層を用いてプレーン
層を形成し、プレーン層を用いて配線を統合し、半導体
チップ上のフリップチップパンプの数を低減している。
【０００３】また、上記半導体チップに設けられた電源
供給用電極に対して外部電源端子を減らす技術として、
ＤＲＡＭ等で用いられたリードフレームにより構成され
たバスバーの技術がある。このバスバーの技術では、半
導体チップに複数の電源供給用のパッドを設け、それぞ
れをボンデイングワイヤにより１本のリードフレーム上
にボンディングし外部電源端子数を低減している。つま
り、上記リードフレームを電源配線の一部として利用す
るものである。
【０００４】
【発明が解決しようとする課題】半導体装置では、それ
が実装基板に搭載されたときに出力端子に付加される比
較的大きな寄生容量等の負荷を高速に駆動するために比
較的大きな電流駆動能力を必要とする。このような大き
な電流を流す出力回路を設けた場合、出力回路の電源端
子に大きなノイズが発生することが知られている。この
ような大きなノイズの発生を低減させるために、電源イ
ンピーダンスを低く抑えることが必要である。また、出
力回路で発生した電源ノイズが他の回路に伝わらないよ
うにするために、半導体チップ上で出力回路の電源供給
線と、入力回路や内部回路の電源供給線を分離し、それ
ぞれに対応して電源パッドが設けられる。
【０００５】ＢＧＡ構造のパッケージにおいては、多数
の外部端子を設けることが可能であり、上記半導体チッ
プに設けられる電源供給用のパッドと一対一に対応させ
て外部端子を割り当てることについて格別な問題意識は
存在しなかった。逆にいうならば、半導体チップに設け
られる電源供給用のパッドと一対一に対応させて外部端
子を割り当てることによって、実装基板から上記外部端
子を介して半導体チップのそれぞれの電源供給用のパッ
ドに電圧を伝え、上記ノイズの原因となる寄生インダク
タンス成分の大幅な軽減によってノイズの発生を抑制
し、合わせて内部回路や入力回路に出力回路側からのノ
イズが伝わるのを防止することが優先されるものであ
る。
【０００６】例えば、電源ノイズの観点からみれば、前
記のようなバスバーを用いたものでは外部端子数は低減
できるものの寄生インダクタンスは逆に大きく増加して
しまう。ＤＲＡＭのパッケージでは、ボンディングワイ
ヤのインダクタンス成分は、ほぼ１ｎＨ程度である。こ
れに対しリードフレームのインダクタンス成分は、４ｎ
Ｈ程度である。例えば、１つのバスバーに対して半導体
チップにグランドパッドが５個存在したとすると、ボン
ディングワイヤ部分での合成のインダクタンスは、１／
５ｎＨに低減できるが、リードフレームは１本で共通化
するので、リードフレームのインダクタンス４ｎＨがそ
のまま存在するため、トータルのインダクタンスは、１
／５＋４＝４．２ｎＨのように改善されない。これに対
して、上記半導体チップのグランドパッドに一対一に対
応してリード及び外部端子を設けた場合には、（１＋
４）／５＝１ｎＨのように小さくできるのである。
【０００７】しかしながら、素子の微細化が進むに従
い、１つの半導体チップに形成される回路規模が大きく
なり、それに伴い外部端子数も増大する傾向にある。こ
の外部端子数の増大は、半導体チップ側においては素子
の微細化等によりそれほど問題にならないが、それが搭
載されるパッケージ基板においては上記外部端子数の増
大に対応して大きなサイズのものを用いることが必要と
なり、パッケージ基板のコストの増大、及び半導体装置
そのもののサイズも大きくなって電子装置の小型化を妨
げる要因になるという問題が生じる。前記文献１や文献
２では、電源供給経路での寄生インダクタンス成分につ
いての配慮、出力回路で発生するノイズについての配慮
を全く欠くものであり、前記電源ノイズの問題を解決す
る何等の示唆も与えるものではない。
【０００８】本発明の目的は、電源ノイズを抑制しつ
つ、外部電源端子数を削減した半導体装置を提供するこ
とにある。本発明の他の目的は、電源ノイズを抑制しつ
つ小型化を実現した半導体装置を提供することにある。
本発明の更に他の目的は、バイパスコンデンサを効率よ
く搭載した電子装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、内部回路で形成された信号
を出力する複数の出力回路、上記内部回路に対して動作
電圧を供給する第１電圧供給電極及び上記複数の出力回
路に対して動作電圧を供給する複数の第２電圧供給電極
を有する半導体チップを表面に搭載し、裏面に外部端子
が設けられ、複数の配線層を有するパッケージ基板を備
え、かかるパッケージ基板の表面に上記半導体チップの
上記第１電圧供給電極に一端が接続される第１電極及び
上記複数の第２電圧供給電極に一端がそれぞれ接続され
る複数の第２電極、上記表面配線層とは異なる配線層を
含んで上記第２電極をそれぞれを共通に接続する第１配
線手段、上記第１電極と上記裏面に設けられた上記外部
端子の対応するものとを接続する第２配線手段、上記第
１配線手段と上記裏面に設けられた上記第２電極よりも
少ない数に集約された数の外部端子の複数とをそれぞれ
接続する複数の第３配線手段を設ける。
【００１０】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、動作電圧を供給する複数の電源端子、回
路の接地電位を供給する複数の接地端子を有する半導体
装置が表面に搭載され、裏面にバイパスコンデンサが設
けられる実装基板とを備え、かかる実装基板の表面に上
記半導体装置の上記複数の電源端子一端がそれぞれ接続
される複数の第１電極、上記半導体装置の上記複数の接
地端子一端がそれぞれ接続される複数の第２電極、上記
第１電極が形成される配線層とは異なる配線層を含み、
上記第１電極を共通に接続する第１配線手段、及び上記
第２電極を共通に接続する第２配線手段、上記第１配線
手段と上記裏面に設けられた上記第１電極よりも少ない
数に集約された数の第３電極とを接続する第３配線手段
及び上記第２電極よりも少ない数に集約された数の第４
電極を接続する第４配線手段、上記第３電極と第４電極
間にバイパスコンデンサを設ける。
【００１１】
【発明の実施の形態】図１には、この発明に係る半導体
装置の一実施例のブロック図が示されている。この実施
例の半導体装置は、フリップチップタイプのＢＧＡパッ
ケージに向けられており、一般的な半導体装置のブロッ
ク図と異なり、半導体チップ部により構成される電子回
路の他に、ＰＫＧ（パッケージ）部の配線部も合わせて
示されている。
【００１２】上記半導体チップ（Ｃhip)部は、コア（Ｃ
ore)回路１とＩ／Ｏ回路２とから構成される。コア回路
１は内部回路を構成するものであり、論理回路等に構成
される。一般的にいうとＩ／Ｏ回路２は、入出力回路を
意味するものであるが、この実施例のＩ／Ｏ回路２は出
力回路のことを指している。
【００１３】上記ＰＫＧ部は、上記Ｉ／Ｏ回路２と外部
端子との間を接続するＰＫＧ内部信号線３と、上記内部
回路１及び上記Ｉ／Ｏ回路２に動作電圧を供給する電源
供給系から構成される。上記電源供給系としては、特に
制限されないが、内部回路１に対して１．８Ｖの動作電
圧を供給するＣore 用電源プレーン５と、Ｉ／Ｏ回路に
対して３．３Ｖと２．５Ｖの動作電圧をそれぞれ供給す
るＩ／Ｏ用電源プレーン４と、上記内部回路１とＩ／Ｏ
回路２に回路の接地電位ＧＮＤを供給するＧＮＤ用電源
プレーン６から構成される。
【００１４】この実施例の半導体装置では、電源として
上記のように１．８Ｖコア回路用電源、３．３Ｖ及び
２．５ＶのＩ／Ｏ用電源を有する。これらの電源ピン
は、それぞれグランドピンＧＮＤと対を成している。こ
の実施例の３．３Ｖ及び２．５ＶのＩ／Ｏ用電源端子に
は、上記のように３．３Ｖと２．５Ｖとを供給しなけれ
ばならないという意味ではない。例えば、半導体装置が
３．３Ｖで動作する他の半導体装置等との間でデータの
授受を行う場合には、上記２．５Ｖの端子に３．３Ｖを
供給し、全てのＩ／Ｏ回路を３．３Ｖのインターフェイ
ス回路として動作させてもよいし、逆に２．５Ｖで動作
する他の半導体装置等との間でデータの授受を行う場合
には、上記３．３Ｖの端子に２．５Ｖを供給し、全ての
Ｉ／Ｏ回路を２．５Ｖのインターフェイス回路として動
作させてもよい。
【００１５】上記のように３．３Ｖ及び２．５Ｖの２通
りの電源系を用意しておけば、３．３Ｖと２．５Ｖとの
２通りのインターフェイスを持つ２種類の半導体装置と
組み合わせてシステムを構成できることの他、３．３Ｖ
又は２．５Ｖに統一されたシステムを構成することがで
き、半導体装置の用途に柔軟性を持たせることができ
る。
【００１６】内部回路１は、素子の微細化や低消費電力
化及び動作の高速化のために１．８Ｖのような低電圧で
動作させられることが望ましいが、必ずしも上記Ｉ／Ｏ
回路２と異なる電圧、つまりＩ／Ｏ回路２の電源電圧よ
りも低くする必要はなく、Ｉ／Ｏ回路２と同じ電圧が供
給されてもよい。ただし、Ｉ／Ｏ回路２の出力動作のと
きに発生するノイズの影響を受けないようにするため
に、電源供給線及びそれに対応された電源パッド及びＰ
ＫＧ内の配線（プレーン）や外部端子は、上記Ｉ／Ｏ回
路２に対応した電源供給経路とは別々に設けられる。ま
た、内部回路１において、上記のような１．８Ｖのよう
な低電圧を用いる場合、上記Ｉ／Ｏ回路２用の電源電圧
３．３Ｖ又は２．５Ｖを降圧して上記１．８Ｖのような
降圧電圧を内部電源回路で形成するものであってもよ
い。
【００１７】図２には、この発明に係るＢＧＡ構成の半
導体装置の一実施例の概略断面図が示されている。半導
体チップは、搭載基板（パッケージ基板）の一方を主面
側に搭載される。半導体装置の外部端子は、パッケージ
基板の他方の主面側（裏面）に配置される。半導体チッ
プは、いわゆるベアチップから構成され、パッケージ基
板に面付け可能なような複数のバンプ電極を持つ。
【００１８】特に制限されないが、半導体チップは、必
要に応じて、エリア・アレイ・パッドと称されるような
技術、すなわち、素子及び配線が完成された半導体チッ
プ上にポリイミド樹脂からなるような絶縁膜を介してパ
ッド電極の再配置を可能とする配線を形成し、かかる配
線にパッド電極を形成するような技術によって構成され
てもよい。エリア・アレイ・パッド技術によって、半導
体チップにおける外部端子としての数十μｍないし１０
０μｍピッチのような比較的小さいピッチに配列された
パッド電極は、０．１ｍｍ〜０．２ｍｍのような径とさ
れ、かつ４００μｍ〜６００μｍピッチのような比較的
大きなピッチのパンプ電極配列に変換される。
【００１９】パッケージ基板は、ガラスエポキシもしく
はガラスからなるような絶縁基板と、かかる絶縁基板上
に形成された多層配線構成からなるような比較的微細な
内部配線と、半導体チップのパンプ電極に電気的結合さ
れるべき複数のランド（接続電極）と、複数の外部端子
とを持つ。パッケージ基板は、より好適には半導体チッ
プ搭載側の主面に、上記ランド上を除いて、有機レジス
ト材からなるような絶縁保護被覆が施される。
【００２０】外部端子は、絶縁基板に形成された孔を介
して内部配線に電気接続されるようなバンプ電極から構
成される。半導体チップにおけるバンプ電極がマイクロ
バンプと称されても良い比較的小さいサイズ、比較的小
さいピッチとされるのに対して、パッケージ基板におけ
る外部端子としてのバンプ電極は比較的大きいサイズと
比較的大きいピッチとされる。パッケージ基板上には上
記半導体チップが面付け技術によって搭載される。面付
けされた半導体チップとパッケージ基板との間には、い
わゆるアンダーフィルと称される保護材が充填される。
【００２１】この実施例では、一対の電源供給経路が代
表として例示的に示されている。半導体チップのグラン
グ電極及び電源電極とは、パッケージ基板のグランド配
線及び電源配線（ランド）に面付けされる。上記パッケ
ージ表面に設けられたグランド配線は、コンタクトホー
ル（ビア）を介してグランドプレーンに接続される。同
様に、電源配線も、上記同様なビアを介して上記グラン
ドプレーンとは異なる配線層で構成された電源プレーン
に接続される。そして、かかるグランドプレーン及び電
源プレーンと、上記パッケージ基板の裏面に設けられた
グランドピン及び電源ピンとしてのパンプ電極とがそれ
ぞれ上記コンタクトホールを介して接続される。
【００２２】図３には、この発明における電源ノイズを
説明するための等価回路図が示されている。同図には、
出力回路の貫通電流モードに向けられている。この実施
例の半導体装置は、電源電圧と回路の接地電位との間
に、電源電圧安定化のためのパスコンが設けられ、出力
回路の出力端子には信号配線が接続され、そこには負荷
（ＬＯＡＤ）としての寄生容量が存在する。
【００２３】電源電圧は前記電源プレーン導体上で共通
化され同電位となる。半導体チップの出力回路には、こ
の導体プレーンから前記のようなパッケージ基板上の配
線、チップ電極及びチップ内配線を通して動作電圧が伝
えられる。同様に、回路の接地電位も、前記グランドプ
レーン導体上で共通化され同電位され、半導体チップの
出力回路には、この導体プレーンから前記のようなパッ
ケージ基板上の配線、チップ電極及び内部配線を通して
伝えられる。
【００２４】同図において、２０１は上記電源電圧供給
経路での寄生インダクタンス成分であり、２０２は上記
回路の接地電位供給経路での寄生インダクタンス成分で
ある。これらの寄生インダクタンスに電流が流れること
により電源ノイズが発生する。同図において、貫通電流
モードとは、出力回路の入力信号がロウレベルからハイ
レベル又はハイレベルからロウレベルに変化するとき
に、ＣＭＯＳ出力回路ではＰチャンネル型ＭＯＳＦＥＴ
とＮチャンネル型ＭＯＳＦＥＴとが同時にオン状態とな
って上記電源電圧と回路の接地電位との間に流れる電流
のことをいう。
【００２５】図４には、上記貫通電流モードでの上記電
源供給経路での実効インダクタンスの特性図が示されて
いる。同図において、縦軸にはインダクタンス成分が、
横軸にはパッケージ電源・グランド端子ペア数が示され
ている。つまり、同図においては、前記ＢＧＡパッケー
ジの裏面に設けられる電源供給用のバンプ電極の数と、
そのときの実効インダクタンスの関係を示している。
【００２６】端子対を１から４対のように増加するに従
い、インダクタンス成分は低下する。しかしながら、５
〜１０対のように増加し、さらには２０や３０対のよう
に増加させてもインダクタンス成分はそれほど低下しな
いことが判る。つまり、前記のような貫通電流モードで
のノイズの低減のためには、外部端子数をそれほど増加
させても意味がないことが判る。
【００２７】図５には、この発明における電源ノイズを
説明するための等価回路図が示されている。同図には、
出力回路の負荷充電モードに向けられている。負荷充電
モードとは、入力信号のハイレベルからロウレベルへの
変化に応答して、出力回路の出力がロウレベルからハイ
レベルに切り替わるときの電流経路を考慮したモードで
ある。ノイズが発生する原因となるパッケージの実効イ
ンダクタンスは電源側インダクタンス２０１となる。
【００２８】図６には、上記負荷充電モードでの上記電
源供給経路での実効インダクタンスの特性図が示されて
いる。端子対を１から４対のように増加するに従い、イ
ンダクタンス成分は低下する。しかしながら、５〜１０
対のように増加し、さらには２０や３０対のように増加
させてもインダクタンス成分はそれほど低下しないこと
が判る。つまり、前記のような負荷充電モードでのノイ
ズの低減のためには、外部端子数をそれほど増加させて
も意味がないことが判る。
【００２９】図７には、この発明における電源ノイズを
説明するための等価回路図が示されている。同図には、
出力回路の負荷放電モードに向けられている。負荷放電
モードとは、入力信号のロウレベルからハイレベルへの
変化に応答して、出力回路の出力がハイレベルからロウ
レベルに切り替わるときの電流経路を考慮したモードで
ある。ノイズが発生する原因となるパッケージの実効イ
ンダクタンスは接地電位側インダクタンス２０２とな
る。
【００３０】図８には、上記負荷放電モードでの上記電
源供給経路での実効インダクタンスの特性図が示されて
いる。端子対を１から４対のように増加するに従い、イ
ンダクタンス成分は低下する。しかしながら、５〜１０
対のように増加し、さらには２０や３０対のように増加
させてもインダクタンス成分はそれほど低下しないこと
が判る。つまり、前記のような負荷充電モードでのノイ
ズの低減のためには、外部端子数をそれほど増加させて
も意味がないことが判る。
【００３１】図９には、この発明に係る半導体装置の一
実施例の概略裏面図が示されている。半導体装置１０１
の裏面には、前記のようなバンプ電極からなる外部端子
が設けられる。この実施例では、半導体チップに形成さ
れる前記出力回路に電源電圧と接地電位とを供給する電
源ピン１０２とグランドピン１０３のペアを、特に制限
されないが、チップの４つの辺のそれぞれの中央部内側
に２対ずつ、合計８対の電源ピンを設けるようにする。
つまり、前記説明したように、４対以上ではノイズの原
因となるインダクタンス成分の減少率が極端に小さくな
るので、外部端子数を無駄に増加させない範囲として上
記のように８対を設けるようにするものである。
【００３２】なお、前記図１の実施例のように電源ピン
としては、前記のようなＩ／Ｏ回路用の電源の他に、内
部回路（Ｃore)用の電源ピンも設けられるが、これらの
電源供給経路でノイズが発生することは少ないので同図
では省略されている。つまり、内部回路では多数のゲー
ト回路においてスイッチ動作するが、全体としてみたと
きの電流はほぼ直流電流とみなすことができる。それ
故、内部回路における電源経路でのインダクタンス成分
が、前記Ｉ／Ｏ回路の電源経路のインダクタンス成分に
比べて大きくなっても、そこには上記のように直流電流
とみなせるような電流しか流れないからノイズ発生の原
因にはならない。
【００３３】ＬＳＩ（大規模集積回路）のような半導体
装置において、ＬＳＩ消費電流の変動とパッケージのイ
ンダクタンスによる発生する電位変動、つまりは電源ノ
イズがＬＳＩ誤動作の原因となる。このため、従来のＢ
ＧＡパッケージにおける電源系の設計では、パッケージ
自身のインダクタンスを低く抑えるように設計されてい
る。つまり、半導体チップに設けられる電源系のパッド
とほぼ一対一に対応して電源端子を設けるものである。
この結果、ＢＧＡパッケージにおいては、全バップ電極
のうち電源電圧及びグランド端子が約３割も占める製品
もある。
【００３４】電子部品の小型化や及び実装の高密度化が
望まれる中で、上記ＢＧＡパッケージに占める電源、グ
ラング端子の数が無視できない存在になりつつある。そ
こで、本願発明者においては、電源系の上記インダクタ
ンスを貫通電流モード、負荷充電モード及び負荷放電モ
ードのそれぞれについて詳細に検討し、最低でも４対あ
ればほぼ問題ない程度に実効インダクタンス成分を抑え
ることができるという解を得たのである。
【００３５】例えば、前記図１に示したようなマイクロ
プロセッサＣＰＵを構成する半導体装置において、半導
体チップ側のパッド数（電極）は、信号用３３０、グラ
ンド用７０、コアコア用電源８、２．５ＶのＩ／Ｏ用電
源２２、３．３ＶのＩ／Ｏ用電源２７の合計４５７ピン
である。これに対して、ＢＧＡ側のパンプ電極（外部端
子）数は、本願発明の適用によって最外周２８ピン４列
まわしの３８４ピンである。この内、信号用に３３０ピ
ン、グランドは集約して１６、コア用電源８、２．５Ｖ
のＩ／Ｏ用電源は集約して４、３．３ＶのＩ／Ｏ用電源
も集約して６ピン、他ＮＣピンに構成できる。ピンピッ
チ１ｍｍの時、パッケージサイズは、約２９ｍｍ口に小
型化できる。
【００３６】ちなみに、従来のＢＧＡパッケージのよう
に、バンプ電極数を半導体チップのパッド（電極）数で
ある４５７個設ける構成とすると、４列回しの時、最外
周３３ピンとなり、１ｍｍピッチの時には、パッケージ
サイズは、約３４ｍｍ口となる。つまり、同等の性能を
維持しつつ、本発明の技術を用いる事により、約５ｍｍ
のパツケージサイズシュリンクが可能となる。
【００３７】ある導体に電流が密度ｊ（ｒ）で流れてい
る場合、この導体を含む空間に蓄えられる磁気的エネル
ギーＥｍは、次式（１）となる。
【式１】
【００３８】図１０には、この発明を説明するための電
流経路の説明図が示されている。同図に示すように、任
意の角度で離れた電流路とがある場合、式（１）
は、式（２）のように電流路に起因する成分と、電流
路に起因する成分及び電流路−間の相互作用成分
に分けることができる。
【式２】
【００３９】電流路及びに同量の電流Ｉが流れてい
る場合、磁場エネルギーは上記式（２）より表されるこ
とより、それぞれのインダクタンスは次式（３）で表さ
れる。
【式３】 ここで、ｉ１、ｉ２はそれぞれ電流路、の単位方向
ベクトルを表す。
【００４０】図１１には、この発明を説明するための電
流経路の説明図が示されている。同図には、電流路と
の角度Θが、１）としてΘ＝９０°、２）としてΘ＜
９０°、３）として９０°＜Θ＜２７０°のそれぞれ場
合が示されている。
【００４１】１）のΘ＝９０°の場合、電流路の方向
ベクトルｉ（ｒ１）と電流路の方向ベクトルｉ（ｒ
２）の内積は常にゼロ（０）となる。すなわち、次式
（４）の関係がある。
【式４】
【００４２】これにより、電流路に起因するインダク
タンスＬ１と、電流路に起因するインダクタンスＬ２
は互いに独立となる。すなわち、相互インダクタンスＭ
１２は０となる。これよりトータルのインダクタンスは
式（５）となる。
【式５】
【００４３】２）のΘ＜９０°の場合、電流路の方向
ベクトルｉ（ｒ１）と電流路の方向ベクトルｉ（ｒ
２）の内積は常に＞０となる。これより、相互インダク
タンスＭ１２は正となり、トータルのインダクタンスは
式（６）となる。
【式６】
【００４４】３）の９０°＜Θ＜２７０°の場合、電流
路の方向ベクトルｉ（ｒ１）と電流路の方向ベクト
ルｉ（ｒ２）の内積は常に＜０となる。これより、相互
インダクタンスＭ１２は負となり、トータルのインダク
タンスは式（７）となる。
【式７】 式（７）より、Θ＝９０°の場合に比べて、インダクタ
ンスは減少している。ただし、電流路間の距離が離れて
いるためＭ１２は小さい。
【００４５】以上をまとめると、ＢＧＡパッケージにお
いて、０°→９０°→１８０°→２７０°と電源ピンを
４対まで設置した場合、９０°及び２７０°では電流路
間の相互インダクタンスが存在せず、１８０°において
は電流路間の距離が離れているためＭ１２は０とみなす
ことができため、設置したピン数に比例してインダクタ
ンスは減少していく。ピン数が４対を超えると、角度Θ
＜９０°となる電流路が存在するため、相互インダクタ
ンスによりインダクタンスの減少はピン数に比例しなく
なる。
【００４６】図１２ないし図１５は、この発明に係るパ
ッケージ基板の一実施例の配線パターン図が示されてい
る。この実施例は、前記図１に示した半導体装置に対応
している。図１２は半導体チップが搭載される第１層
目、図１３はＧＮＤ（グランド）プレーンが形成される
第２層目、図１４は電源プレーンが形成される第３層
目、図１５はバンブ電極が設けられる裏面（第４層目）
の各パターンが示されている。
【００４７】図１２においては、図１のＰＫＧ内部信号
３のパターンが示されており、半導体チップの各信号端
子に接続される信号線が、ほぼ放射状にパッケージ基板
の周辺部に向かって延びている。図１３においては、全
面がグラングＧＮＤ用のプレーンとされる。回路の接地
電位は、前記１．８Ｖ、２．５Ｖあるいは３．３Ｖの電
源電圧に対して同じ０Ｖとされるので、１つのプレーン
で形成される。それ故、同図に示されたのパターンは、
スルーホール等のように接地電位に接続されない他の配
線のパターンが示される。
【００４８】図１４においては、前記のように１．８
Ｖ、２．５Ｖ及び３．３Ｖの３通りの電源電圧を供給す
るために、これらの各電圧１．８Ｖ、２．５Ｖ及び３．
３Ｖのそれぞれに対応した３つの電源プレーンからな
る。内部回路用の電源１．８Ｖは、チップが搭載される
位置に対応した中心部と、そこから８方向に伸びる配線
パターンから構成される。Ｉ／Ｏ回路用の２．５Ｖ用の
電源プレーンは、右上部に設けられ、Ｉ／Ｏ回路用の
３．３Ｖ用の電源プレーンは、下半分から左上部にけけ
て設けられる。
【００４９】前記図１３のようにグランドプレーンは、
全面に設けられるから、前記１４の電源プレーンに対応
して図１５に設けられる１．８Ｖのバンプ電極は、グラ
ングピンとを合わせて８対設けられる。同様に、２．５
Ｖのバンプ電源は、２．５Ｖのプレーンに対応してほぼ
均等に４対設けられ、３．３Ｖのバンプ電極は、３．３
Ｖのプレーンに対応してほぼ均等に６対設けられる。ま
た、信号線の一部が裏面に設けられる。つまり、図１２
に形成できない信号線が裏面を利用して形成される。
【００５０】本実施例では、外部端子は図１５に示すよ
うに半導体チップの配置に対して外周部にのみ設けられ
る。この為、コア用の電源も外周ピンから取る必要が有
る為、図１４の第３層目パターンに示す通りにコア用電
源パターンにより、Ｉ／Ｏ用電源パターンが分断されて
いる。また、Ｉ／Ｏ用電源パターンも、３．３Ｖ用と
２．５Ｖ用にほぼ２：１の割合で分断されている。
【００５１】半導体チップの全Ｉ／Ｏ用電源ピンに所望
の電圧を供給するには、分断された１エリアに少なくと
も１対のＩ／Ｏ用電源／グランドピンが必要であるが、
上記のように分断されていることを考慮して、本発明の
解析結果からインダクタンスを低減させるために、それ
ぞれにＩ／Ｏ用電源ピンを最低でも２ピン程度あれば十
分である。
【００５２】図１６には、この発明を説明するための測
定結果図が示されている。同図においては、ＬＳＩにつ
いて電源マージンの度合いを調査する為に、Ｉ／Ｏ用電
源電圧と動作周波数を変化させ、ＬＳＩの動作を確認し
た実験結果の例である。このＬＳＩでは、Ｉ／Ｏ用電源
電圧は、３．３ＶがＴypical値である。
【００５３】ａ）は初期状態である。３１対電源・グラ
ンドピンがある場合であり、ｂ）は同一のデバイスの電
源・グランドピンを４対まで削除した場合の測定結果で
ある。ａ）の場合、例えばＩ／Ｏ用電源電圧２．７Ｖの
時、動作周波数が１１０ＭＨｚから１１２．５ＭＨｚに
変化したときテストパターンが通らなくなる。即ち、グ
ラフ左上のエリアでは、テスト不合格、その他のエリア
では、テスト合格である。
【００５４】このデバイスのＩ／Ｏ用電源ピンを削除
し、４対のみ残し、同様のテストを行なった結果が、
ｂ）である。ａ）とｂ）を比較すると、テストパスの領
域とテストＮＧの領域の境界線は変化が無い事がわかっ
た。このことから、Ｉ／Ｏ用電源ピン数を削除しても、
電源マージンに変化が無い事がわかり、電源ピン数削減
の可能なことが実測結果からも確認された。
【００５５】図１７ないし図２０は、この発明に係るパ
ッケージ基板の他の一実施例の配線パターン図が示され
ている。この実施例は、前記図１に示した半導体装置に
対応している。図１７は半導体チップが搭載される第１
層目、図１８はＧＮＤ（グランド）プレーンが形成され
る第２層目、図１９は電源プレーンが形成される第３層
目、図２０はバンブ電極が設けられる裏面（第４層目）
の各パターンが示されている。バンプ電極における各電
源ピンは、前記図１５と同様である。
【００５６】本実施例では、パッケージ裏面の中央部に
おいて、センタピンを追加した場合が示されている。こ
の実施例では、センタピンにコア用電源ピンとそれと対
を成すグランドピンが設けられる。このため、コア用電
源（１．８Ｖ）は、上記センタピンから供給する事がで
きるので、図１９の第３層目のＩ／Ｏ用電源プレーンが
コア用電源パターンにより分割する必要はない。上記セ
ンタピンは、コア用電源ピンとそれと対をなすグランド
ピンのみからなることが望ましい。
【００５７】図２１には、この発明に係るＢＧＡ構成の
半導体装置の他の一実施例の概略断面図が示されてい
る。半導体チップは、パッケージ基板の一方を主面側に
搭載される。半導体装置の外部端子は、パッケージ基板
の他方の主面側（裏面）に配置される。半導体チップの
電極と、基板パッケージの電極とは、ボンディングワイ
ヤにより接続される。つまり、ワイヤボンディングタイ
プのＢＧＡパッケージに向けられている。パッケージ基
板側は、上記ボンディングワイヤが設けられる部分を除
いて、前記図２の実施例と同様であるので、その説明を
省略する。
【００５８】図２２には、上記ボンディングワイヤの一
実施例のパターン図が示されている。半導体チップの電
極とパッケージ基板の電極とは、同図の示すようなパタ
ーンによりボンディングワイヤにより接続される。
【００５９】図２３ないし図２６は、上記図２２の実施
例に対応したパッケージ基板の一実施例の配線パターン
図が示されている。図２３は半導体チップが搭載される
第１層目、図２４はＧＮＤ（グランド）プレーンが形成
される第２層目、図２５は電源プレーンが形成される第
３層目、図２６はバンブ電極が設けられる裏面（第４層
目）の各パターンが示されている。バンプ電極における
各電源ピンは、前記図１５と同様である。
【００６０】この実施例の半導体チップ上のパッド数
は、及びＢＧＡ側のピン数は、前記図の実施例と同じで
ある。本実施例より、ワイヤボンディングタイプのＬＳ
Ｉにも適用可能であることがわかる。
【００６１】図２７には、この発明に係るＢＧＡ構成の
半導体装置の更に他の一実施例の概略断面図が示されて
いる。この実施例の半導体装置は、マルチチップモジュ
ール（Multi Chip Module)に向けられている。このマル
チチップモジュールは、ベアチップと称されるような著
しく小型の形態にされた複数の半導体チップを一つのパ
ッケージの形態の半導体装置とするものである。
【００６２】特に制限されないが、２つの半導体チップ
７０２は、パッケージ基板の一方を主面側に搭載され
る。半導体装置７０１の外部端子（バンプ電極）７０
９，７１０は、パッケージ基板の他方の主面側（裏面）
に配置される。半導体チップ７０２の電極と、基板パッ
ケージの電極７０４とは、ボンディングワイヤ７０３に
より接続される。つまり、ワイヤボンディングタイプの
ＢＧＡパッケージにより構成される。
【００６３】図２８には、上記図２７に示した半導体装
置の一実施例の上面図が示されている。図２９には、上
記図２７に示した半導体装置の一実施例の裏面図が示さ
れている。図２８及び図２９においては、出力回路（Ｉ
／Ｏ回路）に動作電圧を供給する電源系が代表として例
示的に示されている。
【００６４】図２８に示すように、半導体チップ７０２
のそれぞれにおいて、電源／グランドピンは、４つの辺
においてそれぞれ２対ずつの２つの半導体チップ７０２
により合計８対あるのに対し、図２９に示すように外部
端子の電源／グランドビンは４対のように集約される。
この実施例では、上記出力回路は、３．３Ｖ又は２．５
Ｖのような一種類の電源電圧にされるが、前記実施例の
ように２種類を用意する場合には、それぞれに対応して
増加させられる。ただし、半導体チップ７０２に設けら
れる電源供給用電極よりは少なくなるように集約させら
れる。この実施例のように、最大の電源／グランド対数
を有するチップの電源／グランドピン数の半分以下で
も、本発明によるノイズ低減の効果は得られる。
【００６５】図３０には、この発明により得られた半導
体装置を実装基板に搭載した場合の一実施例の概略断面
図が示されている。実装基板の表面には、前記ＢＧＡパ
ッケージのＬＳＩが搭載され、実装基板に形成された配
線に接続される。このうち、電源経路としては、前記パ
ッケージ基板と同様に内部にＧＮＤプレーンと電源プレ
ーンが設けられて、ＬＳＩの対応する電源ピンと接続さ
れる。この実施例では、上記ＧＮＤプレーンと電源プレ
ーンを介在させて、実装基板の裏面側に集約させられた
電源端子が設けられ、そこに電源安定化のたのパスコン
（バイパスコンデンサ）が接続される。
【００６６】図３１には、上記実装基板の表面部の一実
施例のパターン図が示されている。同図において、〇で
示した電極が前記バンブ電極と接続される接続端（ＢＧ
Ａ受けランド）であり、それから信号線や電源線を構成
する配線が延びている。
【００６７】図３２には、実装基板の裏面部の一実施例
のパターン図が示されている。この実施例のように、実
装基板の裏面側で電源グランド対を少ない数に集約する
と、バイパスコンデンサを１対の電源／グランド対に１
つ設置する事ができる。この為、電源／グランド対数と
同数の少ない数のバイパスコンデンサの実装とすること
ができる。
【００６８】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 内部回路で形成された信号を出力する複数の出
力回路、上記内部回路に対して動作電圧を供給する第１
電圧供給電極及び上記複数の出力回路に対して動作電圧
を供給する複数の第２電圧供給電極を有する半導体チッ
プを表面に搭載し、裏面に外部端子が設けられ、複数の
配線層を有するパッケージ基板を備え、かかるパッケー
ジ基板の表面に上記半導体チップの上記第１電圧供給電
極に一端が接続される第１電極及び上記複数の第２電圧
供給電極に一端がそれぞれ接続される複数の第２電極、
上記表面配線層とは異なる配線層を含んで上記第２電極
をそれぞれを共通に接続する第１配線手段、上記第１電
極と上記裏面に設けられた上記外部端子の対応するもの
とを接続する第２配線手段、上記第１配線手段と上記裏
面に設けられた上記第２電極よりも少ない数に集約され
た数の外部端子の複数とをそれぞれ接続する複数の第３
配線手段を設けることにより、電源ノイズを抑制しつ
つ、外部電源端子数を削減しあるいは小型化を実現した
半導体装置を得ることができるという効果が得られる。
【００６９】（２） 上記に加えて、上記パッケージ基
板に上記第１及び第２電極が形成される配線層とは異な
る配線層を含んで上記半導体チップの内部回路及び複数
の出力回路に対して回路の接地電位を共通に与える第４
配線手段及びこれらの第４配線手段を介して接続される
複数の外部端子を設けることより、簡単な構成で上記電
源用端子とペアの接地端子を配置することがきるという
効果が得られる。
【００７０】（３） 上記に加えて、上記第２電極より
も少ない数に集約された数を４以上とし、これら４以上
の外部端子を上記裏面に外部端子が形成される領域を４
等分した領域に分散して配置させることにより、電源ノ
イズを低減しつつ効果的に外部端子数を減らすことがで
きるという効果が得られる。
【００７１】（４） 上記に加えて、上記第２電極をそ
れぞれを共通に接続する第１配線手段を電気的に分離し
て２以上の組に分割し、それぞれの組に対して外部端子
から異なる動作電圧の供給を可能とすることにより、柔
軟なシステム構成に向けた半導体装置を得ることができ
るという効果が得られる。
【００７２】（５） 上記に加えて、上記半導体チップ
と上記パッケージ基板の対応する電極同士の接続をフリ
ップチップ構成とすることにより、小型化が可能になる
という効果が得られる。
【００７３】（６） 上記に加えて、上記半導体チップ
と上記パッケージ基板の対応する電極同士の接続をワイ
ヤボンディング構成にすることにより組み立てを簡単に
行うことができるという効果が得られる。
【００７４】（７） 上記に加えて、上記半導体チップ
が搭載された位置に対応した裏面の内側に上記内部回路
に動作電圧を供給する外部端子を設け、上記半導体チッ
プが搭載された位置に対応した裏面の外側に上記出力回
路に動作電圧を供給する外部端子及び信号の入力又は出
力用の外部端子を設けることにより、出力回路用の電源
プレーンの分離が無くなり、実効インダクタンスを低減
させることができるという効果が得られる。
【００７５】（８） 上記に加えて、上記半導体チップ
を２以上とすることにより、高性能の半導体装置あるい
はシステムの小型化を実現できるという効果が得られ
る。
【００７６】（９）動作電圧を供給する複数の電源端
子、回路の接地電位を供給する複数の接地端子を有する
半導体装置が表面に搭載され、裏面にバイパスコンデン
サが設けられる実装基板とを備え、かかる実装基板の表
面に上記半導体装置の上記複数の電源端子一端がそれぞ
れ接続される複数の第１電極、上記半導体装置の上記複
数の接地端子一端がそれぞれ接続される複数の第２電
極、上記第１電極が形成される配線層とは異なる配線層
を含み、上記第１電極を共通に接続する第１配線手段、
及び上記第２電極を共通に接続する第２配線手段、上記
第１配線手段と上記裏面に設けられた上記第１電極より
も少ない数に集約された数の第３電極とを接続する第３
配線手段及び上記第２電極よりも少ない数に集約された
数の第４電極を接続する第４配線手段、上記第３電極と
第４電極間にバイパスコンデンサを設けることにより、
効率よくバイパスコンデンサを効率よく搭載しすること
ができるという効果が得られる。
【００７７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、前記
図１４において、コア用の電圧１．８Ｖは、前記のよう
にほぼ直流電流した流れないから、端子削減を優先させ
るなら２個程度まで削減することも可能である。Ｉ／Ｏ
用の電源は１種類でもよし、３種類以上に増加させても
よい。上記パッケージ基板を構成する材料は、種々の実
施形態を採ることができる。マルチチップ構成の半導体
装置は、パッケージ基板上に第１半導体チップを搭載
し、その上に第２半導体チップを搭載する構成のもので
あってもよい。また、外部端子と、チップ表面が同方向
にあるキャビティダウンタイプのＢＧＡパッケージにも
適用可能である。この発明は、半導体装置及び電子装置
として広く利用できるものである。
【００７８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。内部回路で形成された信号を出力する
複数の出力回路、上記内部回路に対して動作電圧を供給
する第１電圧供給電極及び上記複数の出力回路に対して
動作電圧を供給する複数の第２電圧供給電極を有する半
導体チップを表面に搭載し、裏面に外部端子が設けら
れ、複数の配線層を有するパッケージ基板を備え、かか
るパッケージ基板の表面に上記半導体チップの上記第１
電圧供給電極に一端が接続される第１電極及び上記複数
の第２電圧供給電極に一端がそれぞれ接続される複数の
第２電極、上記表面配線層とは異なる配線層を含んで上
記第２電極をそれぞれを共通に接続する第１配線手段、
上記第１電極と上記裏面に設けられた上記外部端子の対
応するものとを接続する第２配線手段、上記第１配線手
段と上記裏面に設けられた上記第２電極よりも少ない数
に集約された数の外部端子の複数とをそれぞれ接続する
複数の第３配線手段を設けることにより、電源ノイズを
抑制しつつ、外部電源端子数を削減しあるいは小型化を
実現した半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体装置の一実施例を示すブ
ロック図である。
【図２】この発明に係るＢＧＡ構成の半導体装置の一実
施例を示す概略断面図である。
【図３】この発明における電源ノイズを説明するための
等価回路図である。
【図４】上記図３の貫通電流モードでの上記電源供給経
路での実効インダクタンスの特性図である。
【図５】この発明における電源ノイズを説明するための
等価回路図である。
【図６】図５の負荷充電モードでの上記電源供給経路で
の実効インダクタンスの特性図である。
【図７】この発明における電源ノイズを説明するための
等価回路図である。
【図８】図７の負荷放電モードでの上記電源供給経路で
の実効インダクタンスの特性図である。
【図９】この発明に係る半導体装置の一実施例を示す概
略裏面図である。
【図１０】この発明を説明するための電流経路の説明図
である。
【図１１】この発明を説明するための電流経路の説明図
である。
【図１２】この発明に係るパッケージ基板の第１層目
（表面）の一実施例を示す配線パターン図である。
【図１３】この発明に係るパッケージ基板の第２層目の
一実施例を示す配線パターン図である。
【図１４】この発明に係るパッケージ基板の第３層目の
一実施例を示す配線パターン図である。
【図１５】この発明に係るパッケージ基板の第４層目
（裏面）の一実施例を示す配線パターン図である。
【図１６】この発明を説明するための半導体装置の測定
結果図である。
【図１７】この発明に係るパッケージ基板の第１層目
（表面）の他の一実施例を示す配線パターン図である。
【図１８】この発明に係るパッケージ基板の第２層目の
他の一実施例を示す配線パターン図である。
【図１９】この発明に係るパッケージ基板の第３層目の
他の一実施例を示す配線パターン図である。
【図２０】この発明に係るパッケージ基板の第４層目
（裏面）の他の一実施例を示す配線パターン図である。
【図２１】この発明に係るＢＧＡ構成の半導体装置の他
の一実施例を示す概略断面図である。
【図２２】図２１のボンディングワイヤの一実施例を示
すパターン図である。
【図２３】図２２の実施例に対応したパッケージ基板の
第１層目（表面）の一実施例を示す配線パターン図であ
る。
【図２４】図２２の実施例に対応したパッケージ基板の
第２層目の一実施例を示す配線パターン図である。
【図２５】図２２の実施例に対応したパッケージ基板の
第３層目の一実施例を示す配線パターン図である。
【図２６】図２２の実施例に対応したパッケージ基板の
第４層目（裏面）の一実施例を示す配線パターン図であ
る。
【図２７】この発明に係るＢＧＡ構成の半導体装置の更
に他の一実施例を示す概略断面図である。
【図２８】図２７に示した半導体装置の一実施例を示す
上面図である。
【図２９】図２７に示した半導体装置の一実施例を示す
裏面図である。
【図３０】この発明を電子装置を構成する実装基板に適
用した場合の一実施例を示す概略断面図である。
【図３１】図３０の実装基板の表面部の一実施例を示す
パターン図である。
【図３２】図３０の実装基板の裏面部の一実施例を示す
パターン図である。
【符号の説明】
１…内部回路、２…Ｉ／Ｏ回路、３…ＰＫＧ内信号線、
４…Ｉ／Ｏ用電源プレーン、５…内部回路用電源プレー
ン、６…ＧＮＤ用電源プレーン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 篤 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 福本 英士 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップが搭載され、複数の外部端
    子とそれに接続される複数の配線層を有するパッケージ
    基板とを備え、 上記半導体チップは、 内部回路と、 上記内部回路で形成された信号を出力する複数の出力回
    路と、 上記内部回路に対して動作電圧を供給する第１電圧供給
    電極と、 上記複数の出力回路に対して動作電圧を供給する複数の
    第２電圧供給電極とを備え、 上記パッケージ基板は、 上記半導体チップの搭載面に設けられ、上記半導体チッ
    プの上記第１電圧供給電極に一端が接続される第１電極
    と、 上記半導体チップの搭載面に設けられ、上記半導体チッ
    プの上記複数の第２電圧供給電極に一端がそれぞれ接続
    される複数の第２電極と、 上記第１及び第２電極が形成される配線層とは異なる配
    線層を含み、上記第２電極をそれぞれを共通に接続する
    第１配線手段と、 上記第１電極と上記外部端子の対応するものとを接続す
    る第２配線手段と、 上記第１配線手段と上記第２電極よりも少ない数に集約
    された数の外部端子の複数とをそれぞれ接続する複数の
    第３配線手段とを備えてなることを特徴とする半導体装
    置。
  2. 【請求項２】 半導体チップが表面に搭載され、裏面に
    外部端子が設けられた複数の配線層を有するパッケージ
    基板とを備え、 上記半導体チップは、 内部回路と、 上記内部回路で形成された信号を出力する複数の出力回
    路と、 上記内部回路に対して動作電圧を供給する第１電圧供給
    電極と、 上記複数の出力回路に対して動作電圧を供給する複数の
    第２電圧供給電極とを備え、 上記パッケージ基板は、 上記半導体チップが搭載される基板表面に設けられ、上
    記半導体チップの上記第１電圧供給電極に一端が接続さ
    れる第１電極と、 上記半導体チップが搭載される基板表面に設けられ、上
    記半導体チップの上記複数の第２電圧供給電極に一端が
    それぞれ接続される複数の第２電極と、 上記第１及び第２電極が形成される配線層とは異なる配
    線層を含み、上記第２電極をそれぞれを共通に接続する
    第１配線手段と、 上記第１電極と上記裏面に設けられた上記外部端子の対
    応するものとを接続する第２配線手段と、 上記第１配線手段と上記裏面に設けられた上記第２電極
    よりも少ない数に集約された数の外部端子の複数とをそ
    れぞれ接続する複数の第３配線手段とを備えてなること
    を特徴とする半導体装置。
  3. 【請求項３】 請求項１又は２において、 上記パッケージ基板には、上記第１及び第２電極が形成
    される配線層とは異なる配線層を含み、上記半導体チッ
    プの内部回路及び複数の出力回路に対して回路の接地電
    位を共通に与える第４配線手段及びこれらの第４配線手
    段を介して接続される複数の外部端子を備えてなること
    を特徴とする半導体装置。
  4. 【請求項４】 請求項１又は２において、 上記第２電極よりも少ない数に集約された数は４以上で
    あり、 これら４以上の外部端子は上記裏面に外部端子が形成さ
    れる領域を４等分した領域に分散して配置されるもので
    あることを特徴とする半導体装置。
  5. 【請求項５】 請求項４において、 上記第２電極をそれぞれを共通に接続する第１配線手段
    は、電気的に分離して２以上の組に分割され、それぞれ
    の組に対して外部端子から異なる動作電圧の供給を可能
    とすることを特徴とする半導体装置。
  6. 【請求項６】 請求項５において、 上記半導体チップと上記パッケージ基板の対応する電極
    同士の接続は、フリップチップ構成にされるものである
    ことを特徴とする半導体装置。
  7. 【請求項７】 請求項５において、 上記半導体チップと上記パッケージ基板の対応する電極
    同士の接続は、ワイヤボンディング構成にされるもので
    あることを特徴とする半導体装置。
  8. 【請求項８】 請求項６において、 上記半導体チップが搭載された位置に対応した裏面の内
    側に、上記内部回路に動作電圧を供給する外部端子が設
    けられ、 上記半導体チップが搭載された位置に対応した裏面の外
    側に、上記出力回路に動作電圧を供給する外部端子及び
    信号の入力又は出力用の外部端子が設けられるものであ
    ることを特徴とする特徴とする半導体装置。
  9. 【請求項９】 請求項２において、 上記半導体チップは、２以上からなることを特徴とする
    半導体装置。
  10. 【請求項１０】 請求項９において、 上記２以上の半導体チップは、上記パッケージ基板上の
    表面にそれぞれが搭載されるものであることを特徴とす
    る半導体装置。
  11. 【請求項１１】 請求項２において、 上記外部端子は、グリットアレイタイプであることを特
    徴とする半導体装置。
  12. 【請求項１２】 半導体装置と、上記半導体装置が表面
    に搭載され、裏面にバイパスコンデンサが設けられる実
    装基板とを備え、 上記半導体装置は、 動作電圧を供給する複数の電源端子と、 回路の接地電位を供給する複数の接地端子とを備え、 上記実装基板は、 上記半導体装置が搭載される基板表面に設けられ、上記
    半導体装置の上記複数の電源端子一端がそれぞれ接続さ
    れる複数の第１電極と、 上記半導体装置が搭載される基板表面に設けられ、上記
    半導体装置の上記複数の接地端子一端がそれぞれ接続さ
    れる複数の第２電極と、 上記第１電極が形成される配線層とは異なる配線層を含
    み、上記第１電極を共通に接続する第１配線手段と、 上記第２電極が形成される配線層とは異なる配線層を含
    み、上記第２電極を共通に接続する第２配線手段と、 上記第１配線手段と上記裏面に設けられた上記第１電極
    よりも少ない数に集約された数の第３電極とを接続する
    第３配線手段と、 上記第２配線手段と上記裏面に設けられた上記第２電極
    よりも少ない数に集約された数の第４電極を接続する第
    ４配線手段と、 上記第３電極と第４電極間に設けられたバイパスコンデ
    ンサとを備えてなることを特徴とする電子装置。
  13. 【請求項１３】 請求項１２において、 上記半導体装置は、外部端子がグリットアレイタイプで
    あることを特徴とする電子装置。
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